JPS5941308B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5941308B2 JPS5941308B2 JP6858780A JP6858780A JPS5941308B2 JP S5941308 B2 JPS5941308 B2 JP S5941308B2 JP 6858780 A JP6858780 A JP 6858780A JP 6858780 A JP6858780 A JP 6858780A JP S5941308 B2 JPS5941308 B2 JP S5941308B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にウオールド
・エミッタ構造の半導体素子の製造方法の改良に関する
。
・エミッタ構造の半導体素子の製造方法の改良に関する
。
ＩＣ、ＬＳＩ等を構成するバイポーラ素子を形成するに
当り、第１図に示すようにＰ型半一体基板１の表面のｎ
型のエピタキシャル成長層２の素子形成領域を画定する
素子間絶縁分離領域、例えば選択酸化法により形成され
たフィールド酸化膜３の端部にｎ型エミッタ領域４の少
なくとも一端を接触させて配設した所謂ウオールド・エ
ミッタ構造がしばしば用いられている。
当り、第１図に示すようにＰ型半一体基板１の表面のｎ
型のエピタキシャル成長層２の素子形成領域を画定する
素子間絶縁分離領域、例えば選択酸化法により形成され
たフィールド酸化膜３の端部にｎ型エミッタ領域４の少
なくとも一端を接触させて配設した所謂ウオールド・エ
ミッタ構造がしばしば用いられている。
なお同図において５はｐ型ベース領域、６はｎ型コレク
タ領域、Ｔはコレクタ領域の一部であるｎ型の高不純物
濃度の埋没層、８はｐ型の素子分離領域、９Ｅ、９Ｂ、
９Ｃはそれぞれエミッタ、ベース及びコレクタ電極であ
る。上記ウオールド・エミッタ構造素子は、エミッタ領
域４及びベース領域５をフィールド酸化膜３と自己整合
させて形成するので位置合せ余裕を設ける必要がなく、
従つて素子が微細化され、高い集積度が得られる。
タ領域、Ｔはコレクタ領域の一部であるｎ型の高不純物
濃度の埋没層、８はｐ型の素子分離領域、９Ｅ、９Ｂ、
９Ｃはそれぞれエミッタ、ベース及びコレクタ電極であ
る。上記ウオールド・エミッタ構造素子は、エミッタ領
域４及びベース領域５をフィールド酸化膜３と自己整合
させて形成するので位置合せ余裕を設ける必要がなく、
従つて素子が微細化され、高い集積度が得られる。
その反面、ｐ型のベース領域５の端部５ａはフィールド
酸化膜３と接触しているので両者の界面にｎチャネルが
形成され易く、そのためエミッタ領域４とコレクタ領域
６との間にｎチャネルが橋絡された状態となり、コレク
タ・エミッタ間の逆方向耐圧が低下或いは短絡するとい
う問題がある。
酸化膜３と接触しているので両者の界面にｎチャネルが
形成され易く、そのためエミッタ領域４とコレクタ領域
６との間にｎチャネルが橋絡された状態となり、コレク
タ・エミッタ間の逆方向耐圧が低下或いは短絡するとい
う問題がある。
上述のｎチャネルは上記界面におけるｐ型不純物濃度が
約１０”７〔Ｃｍ−３〕以下になると容易に生成、され
るのであるが、上記ベース領域５の不純物濃度はエミッ
タ・ベース接合１０が形成される深さのあたりで既に１
０１７〔儂−３〕近くまで低下しているので、第１図に
示す従来のウオールド・エミッタ構造ではチャネル形成
を防止できない。そこでかねてより上記問題点を解消す
るための方法が種々提唱されているが、いずれも自己整
合されない或いは煩雑な工程を必要とするという難点を
有し、必ずしも満足し得るものではなかつた。本発明の
目的は上記チャネル形成を防止し、且つ自己整合し得る
ウオールド’・エミッタ構造素子の形成方法を提供する
ことにある。本発明の特徴は、一導電型を有する半導体
基板上に素子形成領域を被覆する第１の薄膜と該第１の
薄膜の上に形成されかつ該第１の薄膜上にありかつ該第
１の薄膜より狭い領域を被覆する第２の薄膜とからなる
二重層を形成し、該二重層をマスクとしてフイールド絶
縁膜を形成し、上記二重層の上記フイールド絶縁膜に隣
接する一端を含むエミツタ形成区域を除く他の部分を除
去し、イオン注入法により逆導電型不純物を素子形成領
域に導入してベース領域を形成し、上記素子形成領域の
二重層を除去した部分に第３の薄膜を形成し、上記残留
せる二重層を除去して形成された第３の薄膜の開口部内
に一導電型不純物を導入してエミツタ領域を形成する工
程を含むことにある。
約１０”７〔Ｃｍ−３〕以下になると容易に生成、され
るのであるが、上記ベース領域５の不純物濃度はエミッ
タ・ベース接合１０が形成される深さのあたりで既に１
０１７〔儂−３〕近くまで低下しているので、第１図に
示す従来のウオールド・エミッタ構造ではチャネル形成
を防止できない。そこでかねてより上記問題点を解消す
るための方法が種々提唱されているが、いずれも自己整
合されない或いは煩雑な工程を必要とするという難点を
有し、必ずしも満足し得るものではなかつた。本発明の
目的は上記チャネル形成を防止し、且つ自己整合し得る
ウオールド’・エミッタ構造素子の形成方法を提供する
ことにある。本発明の特徴は、一導電型を有する半導体
基板上に素子形成領域を被覆する第１の薄膜と該第１の
薄膜の上に形成されかつ該第１の薄膜上にありかつ該第
１の薄膜より狭い領域を被覆する第２の薄膜とからなる
二重層を形成し、該二重層をマスクとしてフイールド絶
縁膜を形成し、上記二重層の上記フイールド絶縁膜に隣
接する一端を含むエミツタ形成区域を除く他の部分を除
去し、イオン注入法により逆導電型不純物を素子形成領
域に導入してベース領域を形成し、上記素子形成領域の
二重層を除去した部分に第３の薄膜を形成し、上記残留
せる二重層を除去して形成された第３の薄膜の開口部内
に一導電型不純物を導入してエミツタ領域を形成する工
程を含むことにある。
以下本発明の一実施例を図面により説明する。
第４図ａ−ｇは本発明の一実施例を工程の順に示す要部
断面図で、第１図に示したコレクタ領域等は示していな
い。先ず同図ａに見られるごとく、例えばｎ型シリコン
エピタキシヤル層２上に二酸化シリコン（ＳｉＯ２）膜
と窒化シリコン（Ｓｉ３Ｎ４）膜からなる第１の薄膜１
１を全面に形成する。
断面図で、第１図に示したコレクタ領域等は示していな
い。先ず同図ａに見られるごとく、例えばｎ型シリコン
エピタキシヤル層２上に二酸化シリコン（ＳｉＯ２）膜
と窒化シリコン（Ｓｉ３Ｎ４）膜からなる第１の薄膜１
１を全面に形成する。
このＳＩＯ２膜はシリコン基板１表面を加熱酸化して３
００〔λ〕程の厚さに形成したもので、シリコン基板１
とＳｌ３Ｎ４膜との間に発生する歪応力に対する緩衝層
として介在せしめた。Ｓｌ３Ｎ４膜はその酸化レートが
シリコンエピタキシヤル層２より小さい薄膜で後述のフ
イールド酸化膜形成工程のマスク層として用いるもので
、厚さは凡そ５００〔人〕とした。上記第１の薄膜１１
上に化学気相成長（ＣＶＤ）法を用いて燐シリケートガ
ラス（ＰＳＧ）層１２のような第１の薄膜１１及び後述
のフイールド酸化膜より被エツチレートの速い材質より
なる第２の薄膜１２を凡そ２５００〔人〕の厚さに被着
して薄膜の二重層を形成する。
００〔λ〕程の厚さに形成したもので、シリコン基板１
とＳｌ３Ｎ４膜との間に発生する歪応力に対する緩衝層
として介在せしめた。Ｓｌ３Ｎ４膜はその酸化レートが
シリコンエピタキシヤル層２より小さい薄膜で後述のフ
イールド酸化膜形成工程のマスク層として用いるもので
、厚さは凡そ５００〔人〕とした。上記第１の薄膜１１
上に化学気相成長（ＣＶＤ）法を用いて燐シリケートガ
ラス（ＰＳＧ）層１２のような第１の薄膜１１及び後述
のフイールド酸化膜より被エツチレートの速い材質より
なる第２の薄膜１２を凡そ２５００〔人〕の厚さに被着
して薄膜の二重層を形成する。
第２の薄膜１２としては上記ＰＳＧ層に代えてプラズマ
ＣＶＤ法或いは蒸着法により形成したＳｌＯ２膜等を用
いることができる。そしてさらにフオトレジスト１３を
塗布し、上記第１及び第２の薄膜１１，１２を通常のプ
ラズマエツチング法或いはスパツタエツチング法等によ
り素子形成領域を除く他の部分を選択的に除去し、更に
第２の薄膜１２を弗酸系の薬品により所望の寸法（約１
μｍ）だけサイド・エツチングして、第１の薄膜１１よ
り稍小さな寸法とする。
ＣＶＤ法或いは蒸着法により形成したＳｌＯ２膜等を用
いることができる。そしてさらにフオトレジスト１３を
塗布し、上記第１及び第２の薄膜１１，１２を通常のプ
ラズマエツチング法或いはスパツタエツチング法等によ
り素子形成領域を除く他の部分を選択的に除去し、更に
第２の薄膜１２を弗酸系の薬品により所望の寸法（約１
μｍ）だけサイド・エツチングして、第１の薄膜１１よ
り稍小さな寸法とする。
これは第２の薄膜が第１の薄膜より被エツチレートが速
いため可能である。次いで同図ｂに示すように、シリコ
ンエピタキシヤル層２を高圧酸化法を用いて選択的に酸
化してフイールド酸化膜３を形成する。
いため可能である。次いで同図ｂに示すように、シリコ
ンエピタキシヤル層２を高圧酸化法を用いて選択的に酸
化してフイールド酸化膜３を形成する。
前述のごとくＳｉ３Ｎ４膜は本工程におけるマスク層と
して働く。また本工程において高圧酸化法を用いるのは
、第２の薄膜１２の融点より低い温度で酸化処理を行な
うためである。次いで同図ｃに示すようにプラズマエツ
チング法或いはスパツタエツチング法を用いて上記第１
及び第２の薄膜１１，１２を選択的に除去する。
して働く。また本工程において高圧酸化法を用いるのは
、第２の薄膜１２の融点より低い温度で酸化処理を行な
うためである。次いで同図ｃに示すようにプラズマエツ
チング法或いはスパツタエツチング法を用いて上記第１
及び第２の薄膜１１，１２を選択的に除去する。
本工程において残留せしめた第１、第２の薄膜１１，１
２は、フイールド酸化膜３の端部に接触する一端を含み
かつその部分１４では階段状になつており、シリコンエ
ピタキシヤル層２のエミツタ形成領域表面を被覆するよ
うに形成され、エミツタとコレクタの境界部１５では同
一垂直面を有するよう形成されている。次いで同図ｄに
示すようにボロンＢのようなｐ型不純物をイオン注入法
を用いてシリコンエピタキシヤル層２表面に導入してベ
ース領域５を形成する。
２は、フイールド酸化膜３の端部に接触する一端を含み
かつその部分１４では階段状になつており、シリコンエ
ピタキシヤル層２のエミツタ形成領域表面を被覆するよ
うに形成され、エミツタとコレクタの境界部１５では同
一垂直面を有するよう形成されている。次いで同図ｄに
示すようにボロンＢのようなｐ型不純物をイオン注入法
を用いてシリコンエピタキシヤル層２表面に導入してベ
ース領域５を形成する。
周知のごとくシリコン（Ｓｉ）及びＳｉＯ！，Ｓｉ３Ｎ
４，ＰＳＧ等のＳｉ化合物のイオン注入に対する阻止力
はほぼ等しいので、注入されたボロン（Ｂ＋）の到達深
さはエピタキシヤル層２表面の最上面からの深さがほぼ
同一となり、従つてベース・コレクタ接合１６は図示の
ごとき形状となる。即ち接合１６の深さは第１及び第２
の薄膜１１，１２を透過してボロンが注入されるエミツ
タ形成領域部で最も浅く、エピタキシヤル層２表面が露
出せる部分で最も深く、フイールド酸化膜３端部近傍で
は両者の中間となる。本実施例では注入エネルギを１０
０〔ＫｅＶ）、ボロンのドーズ量を２×１０１４〔？−
２〕とし、上記接合１６のエピタキシヤル層２表面から
の深さを最深部が約６３００〔入〕、エミツタ形成領域
で約２５００〔λ〕とした。
４，ＰＳＧ等のＳｉ化合物のイオン注入に対する阻止力
はほぼ等しいので、注入されたボロン（Ｂ＋）の到達深
さはエピタキシヤル層２表面の最上面からの深さがほぼ
同一となり、従つてベース・コレクタ接合１６は図示の
ごとき形状となる。即ち接合１６の深さは第１及び第２
の薄膜１１，１２を透過してボロンが注入されるエミツ
タ形成領域部で最も浅く、エピタキシヤル層２表面が露
出せる部分で最も深く、フイールド酸化膜３端部近傍で
は両者の中間となる。本実施例では注入エネルギを１０
０〔ＫｅＶ）、ボロンのドーズ量を２×１０１４〔？−
２〕とし、上記接合１６のエピタキシヤル層２表面から
の深さを最深部が約６３００〔入〕、エミツタ形成領域
で約２５００〔λ〕とした。
次いで同図ｅに示すように、第２の薄膜１２を除去した
後、加熱処理を施こしてボロンを注入されたベース領域
をアニールすると共に、シリコンニピタキシヤル層２の
表面を酸化してＳｌＯ２膜（第３の薄膜）１７を形成す
る。
後、加熱処理を施こしてボロンを注入されたベース領域
をアニールすると共に、シリコンニピタキシヤル層２の
表面を酸化してＳｌＯ２膜（第３の薄膜）１７を形成す
る。
この工程においても前述と同様に第１の薄膜１１の下に
はＳＩＯ２膜は形成されない。そこで上記第１の薄膜１
１を除去することにより同図ｆに示すように開口１８を
形成し、該開口１８を通して廓Ｐ）或いは砒素（Ａｓ）
のようなｎ型不純物を拡散法またはイオン注入法により
シリコンエピタキシヤル層２の表面に導入してエミツタ
領域４を形成する。
はＳＩＯ２膜は形成されない。そこで上記第１の薄膜１
１を除去することにより同図ｆに示すように開口１８を
形成し、該開口１８を通して廓Ｐ）或いは砒素（Ａｓ）
のようなｎ型不純物を拡散法またはイオン注入法により
シリコンエピタキシヤル層２の表面に導入してエミツタ
領域４を形成する。
該エミツタ領域４は前記第１の薄膜１１を除去して得ら
れた開口１８の部分に形成されるので、図示のごとく一
端がフイールド酸化膜３に接触して形成される。このあ
とは通常の工程に従つて進めてよく、即ち同図ｇに示す
ごとくＳｉＯ２膜１７にベース電極窓を開口し、エミツ
タ電極９Ｅ１ベース電極９Ｂ及びコレクタ電極（図示せ
ず）を形成してウオールド・エミツタ構造の半導体素子
が完成する。
れた開口１８の部分に形成されるので、図示のごとく一
端がフイールド酸化膜３に接触して形成される。このあ
とは通常の工程に従つて進めてよく、即ち同図ｇに示す
ごとくＳｉＯ２膜１７にベース電極窓を開口し、エミツ
タ電極９Ｅ１ベース電極９Ｂ及びコレクタ電極（図示せ
ず）を形成してウオールド・エミツタ構造の半導体素子
が完成する。
なお最終的な素子の断面図を第３図に示し、図に付した
番号は各々第１図に対応するものである。上述の工程に
おいて重要なことはベース領域５形成のためのイオン注
入を行なうに当り、第１及び第２の薄膜１１，１２の厚
さ及びイオンの注入エネルギを制御して注入されたイオ
ン分布の最大値の位置がエミツタ・ベース接合１０の位
置近傍に来るようにすること、及びエミツタ・ベース接
合１０の位置におけるベース領域５の不純物濃度を１０
１７〔α−３〕以上とすることである。このようにする
ことによりベース領域５の端部５ａとフイールド酸化膜
３との界面のボロン濃度を、エミツタ・ベース接合１０
の近傍において１０１７〔？−３〕以上に保つことがで
きるので、上記界面におけるｎ型反転チヤネルの生成を
防止できる。しかもフイールド酸化膜３に沿つたエミツ
タ領域４とコレクタ領域５との間隔は前述のごとく従来
の製造方法により製作されたウオールド・エミツタ構造
の素子よりも遥かに長いものとされる。この２つの効果
によりエミツタ領域３とコレクタ領域間がｎ型チヤネル
により橋絡されることがなく、従つてエミツタ・コレク
タ間耐圧が低下したり短絡したりすることがない。この
ようにエミツタ・コレクタ間の耐圧低下や短絡の危険が
ないので、エミツタ領域４直下の活性ベース領域の巾を
従来の製造方法により製作された素子と同等或いはそれ
以下とすることが可能である。
番号は各々第１図に対応するものである。上述の工程に
おいて重要なことはベース領域５形成のためのイオン注
入を行なうに当り、第１及び第２の薄膜１１，１２の厚
さ及びイオンの注入エネルギを制御して注入されたイオ
ン分布の最大値の位置がエミツタ・ベース接合１０の位
置近傍に来るようにすること、及びエミツタ・ベース接
合１０の位置におけるベース領域５の不純物濃度を１０
１７〔α−３〕以上とすることである。このようにする
ことによりベース領域５の端部５ａとフイールド酸化膜
３との界面のボロン濃度を、エミツタ・ベース接合１０
の近傍において１０１７〔？−３〕以上に保つことがで
きるので、上記界面におけるｎ型反転チヤネルの生成を
防止できる。しかもフイールド酸化膜３に沿つたエミツ
タ領域４とコレクタ領域５との間隔は前述のごとく従来
の製造方法により製作されたウオールド・エミツタ構造
の素子よりも遥かに長いものとされる。この２つの効果
によりエミツタ領域３とコレクタ領域間がｎ型チヤネル
により橋絡されることがなく、従つてエミツタ・コレク
タ間耐圧が低下したり短絡したりすることがない。この
ようにエミツタ・コレクタ間の耐圧低下や短絡の危険が
ないので、エミツタ領域４直下の活性ベース領域の巾を
従来の製造方法により製作された素子と同等或いはそれ
以下とすることが可能である。
従つて周波数特性も従来と同等或いはそれ以上とするこ
とができる。更に前述の説明により既に明らかなごとく
、本実施例では最初に形成した第１及び第２の薄膜の二
重層を用いてフイールド酸化膜、ベース領域及びエミツ
タ領域を形成するので、この三者の位置は完全に自己整
合され、従つて位置合せ余裕を設ける必要がない。
とができる。更に前述の説明により既に明らかなごとく
、本実施例では最初に形成した第１及び第２の薄膜の二
重層を用いてフイールド酸化膜、ベース領域及びエミツ
タ領域を形成するので、この三者の位置は完全に自己整
合され、従つて位置合せ余裕を設ける必要がない。
以上説明したごとく本発明によればウオールド・エミツ
タ構造素子のエミツタ・コレクタ間耐圧を他の特性に影
響を及ぼすことなく十分高くすることができ、しかもそ
の製作に当つては完全に自己整合法を用いることが可能
となるので、素子を微細化して集積度を高めようとする
ウオールド・エミツタ構造の目的を達成することができ
る。
タ構造素子のエミツタ・コレクタ間耐圧を他の特性に影
響を及ぼすことなく十分高くすることができ、しかもそ
の製作に当つては完全に自己整合法を用いることが可能
となるので、素子を微細化して集積度を高めようとする
ウオールド・エミツタ構造の目的を達成することができ
る。
本発明は前記実施例に限定されることなく、更に種々変
形して実施できる。例えば前記実施例ではＮＰＮ構造の
場合について説明したが、ＰＮＰ構造の場合にも適用し
得る。
形して実施できる。例えば前記実施例ではＮＰＮ構造の
場合について説明したが、ＰＮＰ構造の場合にも適用し
得る。
その場合には前記実施例において述べたｎ型、ｐ型をす
べて逆にすればよい。また薄膜二重層の構成及び厚さも
前記実施例に限定されるものではなく、イオン注入の際
のマスキング効果及び薄膜のエツチング方法等を考慮し
て適宜選択し得るものである。
べて逆にすればよい。また薄膜二重層の構成及び厚さも
前記実施例に限定されるものではなく、イオン注入の際
のマスキング効果及び薄膜のエツチング方法等を考慮し
て適宜選択し得るものである。
第１図は従来の製造方法により製作されたウオールド・
エミツタ構造の素子を示す要部断面図、第２図は本発明
の一実施例を示す要部工程断面図、第３図は本発明によ
り形成された素子の要部断面図である。 １・・・・・・半導体基板、２・・・・・・エピタキシ
ヤル層、３・・・・・・フイールド絶縁膜、４・・・・
・・エミツタ領域、５・・・・・・ベース領域、５ａ・
・・・・・ベース領域端部、１１・・・・・・第１の薄
膜、１２・・・・・・第２の薄膜、１６・・・・・・ベ
ース・コレクタ接合、１０・・・・・・エミツタ・ベー
ス接合。
エミツタ構造の素子を示す要部断面図、第２図は本発明
の一実施例を示す要部工程断面図、第３図は本発明によ
り形成された素子の要部断面図である。 １・・・・・・半導体基板、２・・・・・・エピタキシ
ヤル層、３・・・・・・フイールド絶縁膜、４・・・・
・・エミツタ領域、５・・・・・・ベース領域、５ａ・
・・・・・ベース領域端部、１１・・・・・・第１の薄
膜、１２・・・・・・第２の薄膜、１６・・・・・・ベ
ース・コレクタ接合、１０・・・・・・エミツタ・ベー
ス接合。
Claims (1)
- １ エミッタ領域の少なくとも一端を素子間絶縁分離領
域に接触させて配設する構造の半導体装置の製造方法に
おいて、表面が一導電型を有する半導体基板上の所定の
領域を被覆する第１の薄膜と該第１の薄膜上にありかつ
該第１の薄膜より狭い領域を被覆する第２の薄膜とから
なる二重層を形成する工程と、該二重層をマスクとして
フィールド絶縁膜を形成する工程と、前記二重層を選択
的に除去して該二重層の前記フィールド絶縁膜に隣接せ
る一端を含む所定の区域を残留せしめる工程と、該残留
せる二重層をマスクとして逆導電型不純物をイオン注入
法により前記半導体基板表面に選択的に導入してベース
領域を形成する工程と、前記二重層が被着せる領域にエ
ミッタ領域を形成する工程を含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6858780A JPS5941308B2 (ja) | 1980-05-23 | 1980-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6858780A JPS5941308B2 (ja) | 1980-05-23 | 1980-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164576A JPS56164576A (en) | 1981-12-17 |
| JPS5941308B2 true JPS5941308B2 (ja) | 1984-10-05 |
Family
ID=13378067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6858780A Expired JPS5941308B2 (ja) | 1980-05-23 | 1980-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941308B2 (ja) |
-
1980
- 1980-05-23 JP JP6858780A patent/JPS5941308B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56164576A (en) | 1981-12-17 |
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