JPH04213836A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04213836A JPH04213836A JP40099090A JP40099090A JPH04213836A JP H04213836 A JPH04213836 A JP H04213836A JP 40099090 A JP40099090 A JP 40099090A JP 40099090 A JP40099090 A JP 40099090A JP H04213836 A JPH04213836 A JP H04213836A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方法
に係り，特に，ＭＯＳデバイスのソース・ドレイン拡散
層の形成方法に関する。
に係り，特に，ＭＯＳデバイスのソース・ドレイン拡散
層の形成方法に関する。
【０００２】目覚ましいスピードで発展を続ける大容量
，高密度の集積回路においては，その集積度の向上に伴
い，それを構成するトランジスタのより微細化が要求さ
れている。
，高密度の集積回路においては，その集積度の向上に伴
い，それを構成するトランジスタのより微細化が要求さ
れている。
【０００３】本発明は，こうした分野の要求を満たすこ
とを目的とする。
とを目的とする。
【０００４】
【従来の技術】図４は従来例の説明図である。図におい
て，２６はシリコン（Ｓｉ）基板， ２７はフィールド
二酸化シリコン（ＳｉＯ２）膜， ２８はゲートＳｉＯ
２膜， ２９は低濃度ソースドレイン拡散層， ３０は
ゲート電極， ３１はサイドウォールＳｉＯ２膜， ３
２はソース・ドレイン拡散層， ３３はＳｉＯ２膜，
３４はソース・ドレイン電極である。
て，２６はシリコン（Ｓｉ）基板， ２７はフィールド
二酸化シリコン（ＳｉＯ２）膜， ２８はゲートＳｉＯ
２膜， ２９は低濃度ソースドレイン拡散層， ３０は
ゲート電極， ３１はサイドウォールＳｉＯ２膜， ３
２はソース・ドレイン拡散層， ３３はＳｉＯ２膜，
３４はソース・ドレイン電極である。
【０００５】従来の代表的なＬＤＤ（Ｌｉｇｈｔ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）ＭＯＳトランジスタの構造を図４
に示す。従来のＬＤＤＭＯＳトランジスタでは，ソース
・ドレイン層３２の形成は，直接Ｓｉ基板２６にイオン
注入を行なって， 半導体不純物をドープし， その後
の熱処理によってＳｉ基板２６中に不純物の拡散を行っ
ていた。
ｐｅｄ Ｄｒａｉｎ）ＭＯＳトランジスタの構造を図４
に示す。従来のＬＤＤＭＯＳトランジスタでは，ソース
・ドレイン層３２の形成は，直接Ｓｉ基板２６にイオン
注入を行なって， 半導体不純物をドープし， その後
の熱処理によってＳｉ基板２６中に不純物の拡散を行っ
ていた。
【０００６】ところが，この方法では更なる素子の微細
化に伴うソース・ドレイン拡散層３２のシャロー化を行
う場合に，イオン注入時の結晶欠陥の発生等，Ｓｉ基板
２６のダメージによる接合部のリークが問題となってい
た。
化に伴うソース・ドレイン拡散層３２のシャロー化を行
う場合に，イオン注入時の結晶欠陥の発生等，Ｓｉ基板
２６のダメージによる接合部のリークが問題となってい
た。
【０００７】更に，ソース・ドレイン層３２の電極用コ
ンタクト部の開口は，ゲート電極３０，及び，フィール
ド酸化膜２７に対して，位置合わせが必要となり，その
精度が問題となっていた。
ンタクト部の開口は，ゲート電極３０，及び，フィール
ド酸化膜２７に対して，位置合わせが必要となり，その
精度が問題となっていた。
【０００８】
【発明が解決しようとする課題】従って，ソース・ドレ
イン層のシャロー化，及び現状のリソグラフィ技術の位
置合わせ精度の限界のこの二つの問題点により，微細化
が困難となっていた。
イン層のシャロー化，及び現状のリソグラフィ技術の位
置合わせ精度の限界のこの二つの問題点により，微細化
が困難となっていた。
【０００９】本発明は，以上の点を鑑み，これらの問題
を完全し，ＭＯＳトランジスタの微細化を実現させるこ
とを目的として提供されるものである。
を完全し，ＭＯＳトランジスタの微細化を実現させるこ
とを目的として提供されるものである。
【００１０】
【課題を解決するための手段】図１に本発明の原理説明
図を示す。図において，１は半導体基板，２は第１の導
電層，３は開口部，４は耐酸化性被膜，５は低濃度ソー
ス・ドレイン拡散層，６は耐イオン性被膜，７は不純物
，８は絶縁膜，９はソース・ドレイン拡散層，１０はゲ
ート絶縁膜， １１は第２の導電層（ゲート電極） で
ある。
図を示す。図において，１は半導体基板，２は第１の導
電層，３は開口部，４は耐酸化性被膜，５は低濃度ソー
ス・ドレイン拡散層，６は耐イオン性被膜，７は不純物
，８は絶縁膜，９はソース・ドレイン拡散層，１０はゲ
ート絶縁膜， １１は第２の導電層（ゲート電極） で
ある。
【００１１】上記，従来技術の問題点を解決するために
は，下記の工程によって行う。即ち，第１の問題点の解
決は，イオン注入法を用いずに，ポリＳｉ膜等の第１の
導電層に半導体不純物を導入し，耐酸化性被膜を利用し
て，シャローなソースドレイン拡散層を形成する。
は，下記の工程によって行う。即ち，第１の問題点の解
決は，イオン注入法を用いずに，ポリＳｉ膜等の第１の
導電層に半導体不純物を導入し，耐酸化性被膜を利用し
て，シャローなソースドレイン拡散層を形成する。
【００１２】また，第２の問題点の解決も，耐酸化性被
膜と第１の導電層を利用して，ゲート酸化膜，或いはゲ
ート電極の形成を自己整合により形成する。即ち，本発
明の目的は，シャローなソース・ドレイン拡散層とゲー
ト電極等を自己整合により形成するに際して，図１（ａ
）に示すように，一導電型の半導体基板１上に， 反対
導電型の不純物を含む第１の導電層２を形成し，該第１
の導電層２をエッチングして，該半導体基板１の表層に
達する開口部３を形成する工程と，図１（ｂ）に示すよ
うに，該半導体基板１上に耐酸化性被膜４を形成し，該
半導体基板１の熱処理を行って該半導体基板１中に低濃
度のソース・ドレイン拡散層５を形成する工程と， 図
１（ｃ）示すように，該耐酸化性被膜４を異方性エッチ
ングして，該開口部３の底辺部のみに該耐酸化性被膜４
を残す工程と， 図１（ｄ）に示すように，該第１の導
電層２の表面を一部，等方性エッチングして，該第１の
導電層２と該耐酸化性被膜４との間に間隙を設ける工程
と，図１（ｅ）に示すように，該半導体基板１上に，該
開口部３を埋めて耐イオン性被膜６を塗布し，図１（ｆ
）に示すように，該耐イオン性被膜６を異方性エッチン
グして，該開口部３のみに該耐イオン性被膜６を埋め込
み，続いて，該耐イオン性被膜６をマスクとして，イオ
ン注入法により該第１の導電層２中に該半導体基板１と
反対導電型の不純物７を注入する工程と，図１（ｇ）に
示すように，該半導体基板１上の該耐イオン性被膜６を
除去した後，該半導体基板１及び該第１の導電層２の表
面を熱酸化して，絶縁膜８を形成すると同時に，該第１
の導電層２より該半導体基板１と反対導電型の不純物を
拡散して，ソース・ドレイン拡散層５より高濃度のソー
ス・ドレイン拡散層９を形成する工程と，図１（ｈ）に
示すように，該耐酸化性被膜４を除去した後，該半導体
基板１の開口部３内にゲート絶縁膜１０を形成し，続い
て，該半導体基板１上に第２の導電層１１を形成し，該
第２の導電層１１をパタニングして該開口部３を含む領
域にゲート電極を形成する工程とを含むことにより達成
される。
膜と第１の導電層を利用して，ゲート酸化膜，或いはゲ
ート電極の形成を自己整合により形成する。即ち，本発
明の目的は，シャローなソース・ドレイン拡散層とゲー
ト電極等を自己整合により形成するに際して，図１（ａ
）に示すように，一導電型の半導体基板１上に， 反対
導電型の不純物を含む第１の導電層２を形成し，該第１
の導電層２をエッチングして，該半導体基板１の表層に
達する開口部３を形成する工程と，図１（ｂ）に示すよ
うに，該半導体基板１上に耐酸化性被膜４を形成し，該
半導体基板１の熱処理を行って該半導体基板１中に低濃
度のソース・ドレイン拡散層５を形成する工程と， 図
１（ｃ）示すように，該耐酸化性被膜４を異方性エッチ
ングして，該開口部３の底辺部のみに該耐酸化性被膜４
を残す工程と， 図１（ｄ）に示すように，該第１の導
電層２の表面を一部，等方性エッチングして，該第１の
導電層２と該耐酸化性被膜４との間に間隙を設ける工程
と，図１（ｅ）に示すように，該半導体基板１上に，該
開口部３を埋めて耐イオン性被膜６を塗布し，図１（ｆ
）に示すように，該耐イオン性被膜６を異方性エッチン
グして，該開口部３のみに該耐イオン性被膜６を埋め込
み，続いて，該耐イオン性被膜６をマスクとして，イオ
ン注入法により該第１の導電層２中に該半導体基板１と
反対導電型の不純物７を注入する工程と，図１（ｇ）に
示すように，該半導体基板１上の該耐イオン性被膜６を
除去した後，該半導体基板１及び該第１の導電層２の表
面を熱酸化して，絶縁膜８を形成すると同時に，該第１
の導電層２より該半導体基板１と反対導電型の不純物を
拡散して，ソース・ドレイン拡散層５より高濃度のソー
ス・ドレイン拡散層９を形成する工程と，図１（ｈ）に
示すように，該耐酸化性被膜４を除去した後，該半導体
基板１の開口部３内にゲート絶縁膜１０を形成し，続い
て，該半導体基板１上に第２の導電層１１を形成し，該
第２の導電層１１をパタニングして該開口部３を含む領
域にゲート電極を形成する工程とを含むことにより達成
される。
【００１３】
【作用】上述のように，本発明の製造方法を用いること
により，従来のＬＤＤＭＯＳトランジスタの製造方法と
比べて，次のような利点がある。
により，従来のＬＤＤＭＯＳトランジスタの製造方法と
比べて，次のような利点がある。
【００１４】■ソース・ドレイン電極の形成と，ゲート
電極の窓の形成が自己整合で形成されるために，フォト
リソグラフィ技術の位置合わせ精度の問題がなくなり，
より微細化が可能となる。
電極の窓の形成が自己整合で形成されるために，フォト
リソグラフィ技術の位置合わせ精度の問題がなくなり，
より微細化が可能となる。
【００１５】■第１の導電層を介して半導体基板中に半
導体不純物を導入するために，半導体基板表面が注入イ
オンによって叩かれ，結晶欠陥が発生して接合リークが
生ずるといった問題がなくなり，シャローなソース・ド
レイン層の形成が可能となる。
導体不純物を導入するために，半導体基板表面が注入イ
オンによって叩かれ，結晶欠陥が発生して接合リークが
生ずるといった問題がなくなり，シャローなソース・ド
レイン層の形成が可能となる。
【００１６】
【実施例】図２，図３は本発明の一実施例の工程順模式
断面図である。図において，１２はＳｉ基板， １３は
フィールドＳｉＯ２膜，１４は第１のポリＳｉ膜，１５
は開口部，１６は Ｓｉ３Ｎ４膜， １７は低濃度ソー
ス・ドレイン拡散層， １８はレジスト膜， １９はＡ
ｓ＋ ， ２０はＳｉＯ２膜， ２１は高濃度ソース・
ドレイン拡散層， ２２はゲートＳｉＯ２膜， ２３は
ソース・ドレインコンタクト引出し電極， ２４はゲー
ト電極， ２５はソース・ドレイン電極である。
断面図である。図において，１２はＳｉ基板， １３は
フィールドＳｉＯ２膜，１４は第１のポリＳｉ膜，１５
は開口部，１６は Ｓｉ３Ｎ４膜， １７は低濃度ソー
ス・ドレイン拡散層， １８はレジスト膜， １９はＡ
ｓ＋ ， ２０はＳｉＯ２膜， ２１は高濃度ソース・
ドレイン拡散層， ２２はゲートＳｉＯ２膜， ２３は
ソース・ドレインコンタクト引出し電極， ２４はゲー
ト電極， ２５はソース・ドレイン電極である。
【００１７】図２（ａ）に示すようにｐ型のＳｉ基板１
２を用い，Ｓｉ基板１２全面に図示しない約２００Åの
ＳｉＯ２膜と約 １，５００ÅのＣＶＤ による Ｓｉ
３Ｎ４膜を順に成長した後， 能動素子形成領域を残し
て， それ以外の領域のＳｉ３Ｎ４膜をレジストパター
ニングによりエッチング除去し， フィールドＳｉＯ２
膜１３を熱酸化により約 ５，０００Åの厚さに成長す
る。続いて， Ｓｉ３Ｎ４膜を燐酸ボイルにより除去
し，２００ÅのＳｉＯ２膜を弗酸のコントロールエッチ
ングで除去し，ＬＯＣＯＳ工程を完了する。
２を用い，Ｓｉ基板１２全面に図示しない約２００Åの
ＳｉＯ２膜と約 １，５００ÅのＣＶＤ による Ｓｉ
３Ｎ４膜を順に成長した後， 能動素子形成領域を残し
て， それ以外の領域のＳｉ３Ｎ４膜をレジストパター
ニングによりエッチング除去し， フィールドＳｉＯ２
膜１３を熱酸化により約 ５，０００Åの厚さに成長す
る。続いて， Ｓｉ３Ｎ４膜を燐酸ボイルにより除去
し，２００ÅのＳｉＯ２膜を弗酸のコントロールエッチ
ングで除去し，ＬＯＣＯＳ工程を完了する。
【００１８】図２（ｂ）に示すように，燐（Ｐ） がド
ープしてある第１のポリＳｉ膜１４を，約４，０００〜
５，０００ Åの厚さに成長し， レジストパターニン
グにより第１のポリＳｉ膜１４の中央部にあたるゲート
形成領域に開口部１５を形成すると，この第１のポリＳ
ｉ膜１４がそのままソース・ドレインのコンタクト引出
し電極となる。
ープしてある第１のポリＳｉ膜１４を，約４，０００〜
５，０００ Åの厚さに成長し， レジストパターニン
グにより第１のポリＳｉ膜１４の中央部にあたるゲート
形成領域に開口部１５を形成すると，この第１のポリＳ
ｉ膜１４がそのままソース・ドレインのコンタクト引出
し電極となる。
【００１９】図２（ｃ）に示すように，Ｓｉ基板１２上
にＣＶＤ による Ｓｉ３Ｎ４膜１６を，約 ７００〜
１，５００ Åの厚さに成長した後熱処理を１，０００
℃で２０秒間行ない， 第１のポリＳｉ膜１４より燐
をＳｉ基板１２中に拡散して，低濃度のソース・ドレイ
ン層１７を形成する。
にＣＶＤ による Ｓｉ３Ｎ４膜１６を，約 ７００〜
１，５００ Åの厚さに成長した後熱処理を１，０００
℃で２０秒間行ない， 第１のポリＳｉ膜１４より燐
をＳｉ基板１２中に拡散して，低濃度のソース・ドレイ
ン層１７を形成する。
【００２０】図２（ｄ）に示すように，図示しないレジ
スト膜を開口部１５が完全に埋まるように約 ７，００
０〜８，０００ Åの厚さに塗布して， レジスト膜の
表面を平坦化し， レジスト膜の異方性エッチングを行
って， 開口部１５内にのみレジスト膜を埋め込む。そ
して， そのレジスト膜をマスクとして Ｓｉ３Ｎ４膜
１６を異方性エッチングエッチングを行って， 開口部
１５の底辺のみにＳｉ３Ｎ４膜１６を残す。その後，
マスク材のレジスト膜を除去する。
スト膜を開口部１５が完全に埋まるように約 ７，００
０〜８，０００ Åの厚さに塗布して， レジスト膜の
表面を平坦化し， レジスト膜の異方性エッチングを行
って， 開口部１５内にのみレジスト膜を埋め込む。そ
して， そのレジスト膜をマスクとして Ｓｉ３Ｎ４膜
１６を異方性エッチングエッチングを行って， 開口部
１５の底辺のみにＳｉ３Ｎ４膜１６を残す。その後，
マスク材のレジスト膜を除去する。
【００２１】図２（ｅ）に示すように，第１のポリＳｉ
膜１４の表面を １，０００〜２，０００ Å程，等法
性エッチングを行ない， 開口部１５の底辺の Ｓｉ３
Ｎ４膜１６と第１のポリＳｉ膜１４の間に約 １，００
０〜２，０００ Åの間隙を形成する。
膜１４の表面を １，０００〜２，０００ Å程，等法
性エッチングを行ない， 開口部１５の底辺の Ｓｉ３
Ｎ４膜１６と第１のポリＳｉ膜１４の間に約 １，００
０〜２，０００ Åの間隙を形成する。
【００２２】続いて，図３（ｆ）に示すように，レジス
ト膜１８を開口部１５が完全に埋まるように約 ７，０
００〜８，０００ Åの厚さに塗布して， レジスト膜
１８の表面を平坦化する。図３（ｇ）に示すように，レ
ジスト膜１８の異方性エッチングを行って， 開口部１
５内にのみレジスト膜１７を埋め込む。そして，レジス
ト膜１８をマスクとして第１のポリＳｉ膜１４に，高濃
度のソース・ドレイン層形成用として，イオン注入法に
より，砒素イオン（Ａｓ ＋ ） １９を加速電圧
３５ｋｅＶ， ドーズ量４ｘ１０１５／ｃｍ２ の
条件で注入した後， レジスト膜１８を除去する。
ト膜１８を開口部１５が完全に埋まるように約 ７，０
００〜８，０００ Åの厚さに塗布して， レジスト膜
１８の表面を平坦化する。図３（ｇ）に示すように，レ
ジスト膜１８の異方性エッチングを行って， 開口部１
５内にのみレジスト膜１７を埋め込む。そして，レジス
ト膜１８をマスクとして第１のポリＳｉ膜１４に，高濃
度のソース・ドレイン層形成用として，イオン注入法に
より，砒素イオン（Ａｓ ＋ ） １９を加速電圧
３５ｋｅＶ， ドーズ量４ｘ１０１５／ｃｍ２ の
条件で注入した後， レジスト膜１８を除去する。
【００２３】図３（ｈ）に示すように，開口部１５の底
辺の Ｓｉ３Ｎ４膜１６をマスクとして，Ｓｉ基板１２
及び第１のポリＳｉ膜１４の熱酸化を行ない，第１のポ
リＳｉ膜１４の表面並びに側壁と一部露出しているＳｉ
基板１２の表面にＳｉＯ２膜２０を約 １，０００〜２
，０００ Åの厚さに形成する。これにより， 第１の
ポリＳｉ膜１４はゲート形成部分から完全に絶縁されて
，ソース・ドレインコンタクト引出し電極２３となる。
辺の Ｓｉ３Ｎ４膜１６をマスクとして，Ｓｉ基板１２
及び第１のポリＳｉ膜１４の熱酸化を行ない，第１のポ
リＳｉ膜１４の表面並びに側壁と一部露出しているＳｉ
基板１２の表面にＳｉＯ２膜２０を約 １，０００〜２
，０００ Åの厚さに形成する。これにより， 第１の
ポリＳｉ膜１４はゲート形成部分から完全に絶縁されて
，ソース・ドレインコンタクト引出し電極２３となる。
【００２４】同時に，この熱酸化によるＳｉ基板１２の
熱処理によって，第１のポリＳｉ膜１４にドープされて
いた砒素１９がＳｉ基板１２中に拡散して，高濃度のソ
ース・ドレイン拡散層２１を形成する。この後，開口部
１５の底辺の Ｓｉ３Ｎ４膜１６を燐酸ボイルによりエ
ッチングして除去する。
熱処理によって，第１のポリＳｉ膜１４にドープされて
いた砒素１９がＳｉ基板１２中に拡散して，高濃度のソ
ース・ドレイン拡散層２１を形成する。この後，開口部
１５の底辺の Ｓｉ３Ｎ４膜１６を燐酸ボイルによりエ
ッチングして除去する。
【００２５】図３（ｉ）に示すように，開口部１５の底
辺に熱酸化によりゲートＳｉＯ２膜２２を約２００Åの
厚さに形成する。その後， 燐がドープしてある第２の
ポリＳｉ膜をＳｉ基板１２上に約 ２，０００〜４，０
００ Åの厚さに成長し， レジストパターニングを行
って， ゲート電極２４を形成する。
辺に熱酸化によりゲートＳｉＯ２膜２２を約２００Åの
厚さに形成する。その後， 燐がドープしてある第２の
ポリＳｉ膜をＳｉ基板１２上に約 ２，０００〜４，０
００ Åの厚さに成長し， レジストパターニングを行
って， ゲート電極２４を形成する。
【００２６】続いて， ＳｉＯ２膜２０にソース・ドレ
イン電極コンタクト用の開口部を形成し， アルミニウ
ム（Ａｌ）膜を約８，０００ Åの厚さにスパッタ蒸着
し， レジストパターニングによりソース・ドレイン電
極２５を形成して，ＬＤＤ−ＭＯＳトランジスタを完成
する。
イン電極コンタクト用の開口部を形成し， アルミニウ
ム（Ａｌ）膜を約８，０００ Åの厚さにスパッタ蒸着
し， レジストパターニングによりソース・ドレイン電
極２５を形成して，ＬＤＤ−ＭＯＳトランジスタを完成
する。
【００２７】
【発明の効果】以上説明したように，本発明によれば，
ソース・ドレイン電極の形成と，ゲート電極の窓の形成
が自己整合で形成されるために，位置合わせ精度の問題
がなくなり，より微細化が可能となる。また，第１の導
電層を介して半導体基板中に半導体不純物を導入するた
めに，半導体基板表面が注入イオンによって叩かれ，結
晶欠陥が発生して接合リークが生ずるといった問題がな
くなり，シャローなソース・ドレイン層の形成が可能と
なる。
ソース・ドレイン電極の形成と，ゲート電極の窓の形成
が自己整合で形成されるために，位置合わせ精度の問題
がなくなり，より微細化が可能となる。また，第１の導
電層を介して半導体基板中に半導体不純物を導入するた
めに，半導体基板表面が注入イオンによって叩かれ，結
晶欠陥が発生して接合リークが生ずるといった問題がな
くなり，シャローなソース・ドレイン層の形成が可能と
なる。
【００２８】これによって，本発明の製造方法は，高集
積，超微細化された半導体集積回路の開発に寄与すると
ころが大である。
積，超微細化された半導体集積回路の開発に寄与すると
ころが大である。
【図１】 本発明の原理説明図，
【図２】 本発明の一実施例の工程順模式断面図（そ
の１）
の１）
【図３】 本発明の一実施例の工程順模式断面図（そ
の２）
の２）
【図４】 従来例の説明図
１ 半導体基板
２ 第１の導電層
３ 開口部
４ 耐酸化性被膜
５ 低濃度ソース・ドレイン拡散層
６ 耐イオン性被膜
７ 不純物
８ 絶縁膜
９ ソース・ドレイン拡散層
１０ ゲート絶縁膜
１１ 第２の導電層（ゲート電極） １２ Ｓｉ基
板 １３ フィールドＳｉＯ２膜 １４ 第１のポリＳｉ膜 １５ 開口部 １６ Ｓｉ３Ｎ４膜 １７ 低濃度ソース・ドレイン拡散層１８ レジス
ト膜 １９ Ａｓ＋ ２０ ＳｉＯ２膜 ２１ 高濃度ソース・ドレイン拡散層２２ ゲート
ＳｉＯ２膜 ２３ ソース・ドレインコンタクト引出し電極２４
ゲート電極 ２５ ソース・ドレイン電極
板 １３ フィールドＳｉＯ２膜 １４ 第１のポリＳｉ膜 １５ 開口部 １６ Ｓｉ３Ｎ４膜 １７ 低濃度ソース・ドレイン拡散層１８ レジス
ト膜 １９ Ａｓ＋ ２０ ＳｉＯ２膜 ２１ 高濃度ソース・ドレイン拡散層２２ ゲート
ＳｉＯ２膜 ２３ ソース・ドレインコンタクト引出し電極２４
ゲート電極 ２５ ソース・ドレイン電極
Claims (1)
- 【請求項１】 一導電型の半導体基板（１） 上に，
反対導電型の不純物を含む第１の導電層（２） を形
成し，該第１の導電層（２） をエッチングして，該半
導体基板（１） の表層に達する開口部（３） を形成
する工程と，該半導体基板（１） 上に耐酸化性被膜（
４） を形成し， 該半導体基板（１） の熱処理を行
って該半導体基板（１） 中に低濃度のソース・ドレイ
ン拡散層（５） を形成する工程と，該耐酸化性被膜（
４） を異方性エッチングして，該開口部（３） の底
辺部のみに該耐酸化性被膜（４） を残す工程と， 該
第１の導電層（２） の表面を一部，等方性エッチング
して，該第１の導電層（２）と該耐酸化性被膜（４）
との間に間隙を設ける工程と，該半導体基板（１） 上
に，該開口部（３） を埋めて耐イオン性被膜（６）
を塗布し，該耐イオン性被膜（６） を異方性エッチン
グして，該開口部（３） のみに該耐イオン性被膜（６
） を埋め込み，続いて，該耐イオン性被膜（６） を
マスクとして，イオン注入法により該第１の導電層（２
） 中に該半導体基板（１） と反対導電型の不純物（
７） を注入する工程と，該半導体基板（１） 上の該
耐イオン性被膜（６） 除去した後，該半導体基板（１
） 及び該第１の導電層（２） の表面を熱酸化して，
絶縁膜（８） を成すると同時に，該第１の導電層（２
） より該半導体基板（１） と反対導電型の不純物を
拡散して，ソース・ドレイン拡散層（５） より高濃度
のソース・ドレイン拡散層（９） を形成する工程と，
該耐酸化性被膜（４） を除去した後，該半導体基板（
１） の第１の開口部（３） 内にゲート絶縁膜（１０
）を形成し，続いて，該半導体基板（１） 上に第２の
導電層（１１）を形成し，該第２の導電層（１１）をパ
タニングして該開口部（３） を含む領域にゲート電極
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40099090A JP2887902B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40099090A JP2887902B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213836A true JPH04213836A (ja) | 1992-08-04 |
| JP2887902B2 JP2887902B2 (ja) | 1999-05-10 |
Family
ID=18510853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40099090A Expired - Fee Related JP2887902B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2887902B2 (ja) |
-
1990
- 1990-12-10 JP JP40099090A patent/JP2887902B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2887902B2 (ja) | 1999-05-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
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