CN100472807C - 用于金属栅极集成的栅极堆叠及栅极堆叠蚀刻顺序 - Google Patents

Abstract

本发明在一实施例中提供一种为一半导体装置(205)制作一金属栅极堆叠(200)的方法。所述方法包括在一位于一半导体衬底(220)上的栅极介电层(215)上沉积一金属层(210)。所述方法进一步包括在所述金属层(210)上形成一多晶硅层(225)并在所述多晶硅层(225)上形成一保护层(230)。所述方法还包括在所述保护层(230)上施加一无机减反射涂层(235)。其他实施例包括一种金属栅极堆叠前驱体结构及一种制造一集成电路的方法。

Description

用于金属栅极集成的栅极堆叠及栅极堆叠蚀刻顺序

技术领域

本发明大体而言涉及半导体装置及半导体装置的制造，且更具体而言，涉及半导体装置的金属栅极堆叠结构的制造。

背景技术

长期以来，人们一直在制造金属氧化物硅(MOS)晶体管中使用由经掺杂的多晶硅制成的晶体管栅电极。然而，随着栅极及栅极介电质的尺寸的减小，使用经掺杂的多晶硅栅极开始出现问题。多晶硅栅极只能容纳有限量的掺杂剂。当装置的栅电极承受偏压从而使沟道反相时，此种限制可导致栅极与栅极介电质之间界面处的栅极载荷子耗尽。结果，栅极介电质的电气厚度会显著增大，从而使晶体管的性能特性变差，例如使驱动电流及开关速度降低。例如，在某些pMOS晶体管中，栅极介电质的电气厚度可从积聚模式期间的约1.0纳米增大至在反相模式期间的约1.8纳米。多晶硅栅极的耗尽是一限制进一步按比例缩放MOS装置的基本问题。

金属栅极堆叠是一种用于替代多晶硅栅极的颇具吸引力的方式，这是因为其具有比经掺杂的多晶硅栅极更大的载荷子供应源。金属栅极堆叠具有一下部金属层及一上部多晶硅层。当使金属栅极堆叠反相时，在金属栅极层与栅极介电质之间的界面处不存在明显的载荷子耗尽。相应地，由于栅极堆叠的电气厚度不会增大，因而晶体管性能不会变差。然而，用于在现有的半导体晶体管内制作金属栅极堆叠的制造工艺的集成一直非常麻烦。例如，考虑传统的栅极制造工艺。此种工艺通常涉及到使用光刻技术将多晶硅层图案化来形成一多晶硅栅极。

在多晶硅层上沉积一光阻剂层及下伏的无机减反射涂层(IARC)。将光阻剂层图案化以界定栅极的周界，并随后移除光阻剂，从而在多晶硅层上留下IARC。然后使用IARC作为一蚀刻掩模将多晶硅层图案化以形成多晶硅栅极。然后，使用一湿蚀刻工艺(例如含有金属移除剂的热的磷酸溶液)来剥除IARC。如果使用相同的工艺来制作金属栅极堆叠，会遇到非常大的问题。当然，可仍旧使用IARC作为蚀刻掩模来将多晶硅及金属层图案化以形成金属栅极堆叠。然而，用于移除IARC的湿蚀刻工艺对金属栅极堆叠中的金属具有非常强的腐蚀性，从而会对栅极中的金属部分造成明显的底切。受到底切的金属栅极层又会造成多种问题，包括栅极长度发生改变，对源极/漏极及浅结结构的界定较差、及在后续处理步骤过程中金属栅极堆叠剥落的趋势增大。相应地，在所属领域中需要一种不会出现与传统的栅极制作工艺相同的问题且仍易于并入一种半导体装置制造方法中的工艺。

发明内容

为解决现有技术的上述缺陷，本发明的一个实施例涉及一种用于为半导体装置制作一金属栅极堆叠的方法。所述方法包括在一位于一半导体衬底上的栅极介电层上沉积一金属层。所述方法进一步包括在所述金属层上形成一多晶硅层并在所述多晶硅层上形成一保护层。所述方法还包括在所述保护层上施加一无机减反射涂层。

另一实施例涉及一种金属栅极堆叠前驱体结构。所述金属栅极堆叠前驱体结构包括一上面具有一栅极介电层的衬底及一位于所述栅极介电层上的金属层。所述金属栅极堆叠前驱体结构还具有一位于所述金属层上的多晶硅层。一保护层位于所述多晶硅层上且一无机减反射涂层位于所述保护层上。

又一实施例涉及一种制造一集成电路的方法。所述方法包括如上文所述在一有源装置中形成一金属栅极堆叠。所述集成电路的制造进一步包括将所述有源装置连接至一条位于一个或多个位于所述有源装置上的绝缘层上的互连金属线，以形成一有效的集成电路。

上面概述了本发明的较佳的及替代的特征，以使所属领域中的技术人员可更好地理解下文对本发明的详细说明。下文所述的本发明的其他特征也可形成本发明权利要求书的标的物。所属领域中的技术人员应了解，其可很容易地使用所揭示的概念及具体实施例作为基础来设计或修改其他用于实现本发明相同目的的结构。所属领域中的技术人员还应认识到，这些等价的构造并不背离本发明的范畴。

附图说明

图1显示一根据本发明原理制成的金属栅极堆叠前驱体结构；

图2A至2J显示在一种根据本发明原理来形成半导体装置的金属栅极堆叠结构的方法中所选步骤的剖面图；

图3A至3C显示一种用于根据本发明原理制造集成电路的方法的剖面图。

具体实施方式

本发明提出使用一种非传统工艺来形成半导体装置中的金属栅极堆叠结构。所述非传统工艺的特征是提前剥除IARC、使用干化学蚀刻来剥除IARC、及在多晶硅层上形成一保护层。这些特征一同形成所述金属栅极堆叠，同时避免了对栅极中金属部分、以及对半导体装置中其他组件的破坏。在将金属层图案化以形成金属栅极堆叠中的金属栅极层之前剥除IARC。在工艺流程中提前剥除IARC及使用干化学蚀刻来剥除IARC均有助于防止金属栅极层受到底切。在所述工艺中将剥除步骤提前还有助于避免半导体衬底出现原本与干化学蚀刻方法相关联的明显的凹陷。位于多晶硅层与IARC之间的保护层用作一蚀刻掩模，从而防止在金属层图案化期间移除多晶硅层。

图1中所示的本发明一实施例是一金属栅极堆叠前驱体结构100。前驱体结构100可如下文所述经过进一步处理来形成传统半导体装置101(包括例如pMOS及nMOS晶体管等MOS晶体管)中的金属栅极堆叠。前驱体结构100包括一上面具有一栅极介电层110的衬底105。衬底105较佳为单晶硅，尽管也可使用其他半导体衬底。前驱体结构100进一步包括一位于栅极介电层110上的金属层115、及一位于金属层115上的多晶硅层120。如在图1中所进一步显示，前驱体结构100还具有一位于多晶硅层120上的保护层125、及一位于保护层125上的IARC 130。

可使用任何传统的栅极绝缘材料作为栅极介电层110。在某些实例中，例如，栅极介电层110为二氧化硅。在其他实例中，栅极介电层110为高k介电材料，例如氧氮化铪硅或二氧化铪。更佳地，栅极介电质由氧氮化硅(SiON)制成。

出于多种原因，氧氮化硅栅极介电层110较佳位于二氧化硅栅极介电层上。氧氮化硅会阻止掺杂剂从金属栅极堆叠的多晶硅部分向所述栅极介电层内渗透。氧氮化硅栅极介电质的泄漏电流低于二氧化硅栅极介电质。此外，与二氧化硅栅极介电质相比，氧氮化硅栅极介电质具有更高的栅极电容，从而使等效的栅极氧化物厚度较小。

如所属技术领域中的技术人员众所周知，薄的栅极介电层110有益于改善半导体装置的性能特性。例如，在某些较佳实施例中，栅极介电层110的厚度小于约2.0纳米，且更佳地介于约0.8纳米与约2.0纳米之间。然而，薄的栅极介电层110也更易于在装置制造过程中被无意间移除或受到破坏。作为一实例，用于剥除IARC130的工艺也可显著地移除栅极介电质、以及衬底105中的某些部分，结果造成凹陷。衬底105在金属栅极堆叠100附近的凹陷将使装置性能变差，这是由于半导体装置的浅结与沟道区域之间的距离增大，致使驱动电流降低。在本发明中，如下文所进一步说明，通过在金属栅极堆叠制作工艺中使IARC剥除比迄今所实施的工艺提前来避免出现这些不利的影响。

在某些较佳实施例中，多晶硅层120的厚度介于约50与约200纳米之间，且金属层的厚度介于约1与10纳米之间。金属层115较佳包含一种难熔金属。对本发明而言，将难熔金属定义为元素周期表中第4-6族及第4-6周期中的任何元素、以及镧系及锕系中的元素。更佳地，所述金属层是一种难熔金属的氮化物或硅化物，例如氮化钛。保护层125可为任一种比IARC 130更能耐受IARC剥除程序的移除的材料。当IARC 130是由例如氧氮化硅制成时，较佳使保护层125基本上不含氮。由于不含氮的保护层125可具有明显低于氧氮化硅的蚀刻速率，因而用于进行IARC剥除的干化学蚀刻可选择性地移除IARC 130，而使保护层125基本上完好无损。适用于保护层125的材料的实例包括碳化硅、且更佳地包括二氧化硅。二氧化硅保护层125具有易于通过传统的湿蚀刻工艺(例如HF水溶液浴，其不会影响金属栅极堆叠中所剩余的金属层115)来移除的额外优点。较佳地，保护层125的厚度足以在金属层115的蚀刻过程中用作一蚀刻掩模并保护多晶硅层120免遭破坏。在某些较佳的实施例中，保护层的厚度介于约10与20纳米之间，尽管其他厚度值也归属于本发明的范畴内。此外，所属技术领域的技术人员将了解如何调整保护层125的厚度以便在半导体装置制造工艺过程期间仍可容易地移除保护层125、或者避免影响IARC 130的光学特性。

较佳地，IARC 130是由氧氮化硅制成。如所属技术领域中的技术人员众所周知，氧氮化硅是一种较佳的减反射性材料。例如，可通过调整IARC 130中硅、氧及氮的比例来调整氧氮化硅的光学特性以适合于不同的光刻工艺。在某些较佳实施例中，IARC 130的厚度介于约10与约50纳米之间。

图2A至2J显示本发明的另一实施例，一种用于为半导体装置205制作金属栅极堆叠200的方法。图2A至2J显示一种根据本发明的原理的实例性方法中所选步骤的剖面图。上文结合图1所述的任一金属栅极前驱体结构实施例均可用于图2A至2J中所示的方法中，或者用于该方法的其他实施例中。

参见图2A，其显示在位于一半导体衬底220上的栅极介电层215上沉积一金属层210之后所局部制成的金属栅极堆叠200。在继续参见图2A的同时，图2B绘示在金属层210上形成一多晶硅层225、在多晶硅层225上形成一保护层230并在保护层230上施加IARC 235之后所局部制成的金属栅极堆叠200。可使用任一种传统方法来沉积金属层210、栅极介电层215、及多晶硅层225、保护层230以及IARC 235。此种方法包括原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、及旋涂、或者所属技术领域中的技术人员众所周知的其他程序。

例如，在其中栅极介电层215与IARC 235二者均由氧氮化硅制成的某些实施例中，可热生长二氧化硅并随后通过NH₃退火或等离子体氮化工艺来进行氮化。当然，栅极介电层215与IARC 235中硅、氧及氮的比例可彼此迥异，以便适应栅极介电层215及IARC 235的不同功能。此外，可使用两种完全不同的程序来形成栅极介电层215及IARC 235。

在继续参见图2B的同时，图2C显示在IARC 235上沉积一抗蚀剂层240之后所局部制成的金属栅极堆叠200。在继续参见图2C的同时，图2D显示在将抗蚀剂层240图案化以形成金属栅极堆叠200的经图案化结构245之后所局部制成的金属栅极堆叠200。所属技术领域的技术人员将了解，可使用任意数量的传统技术来进行图案化。这些技术包括通常用于制作例如集成电路装置、光学装置、微机电(MEMS)装置等等的微影工艺。在一种典型的微影工艺中，是界定一经图案化的结构并在一种也称作抗蚀剂的能量敏感性材料中对其进行显影。然后，使用所述经图案化结构作为一蚀刻掩模来将图案转移至抗蚀剂下面的一层材料上。可使用任意数量的辐射源(例如可见光或紫外光)来实现图案转移。

现在参见图2E，其显示一使用经图案化结构245作为一掩模以提供IARC掩模250来蚀刻IARC 235之后所局部制成的金属栅极堆叠200。可使用任何传统工艺来移除IARC 235中不处于经图案化结构245下面的那些部分。在某些实施例中，较佳使用一种各向异性干化学蚀刻工艺(例如下文所进一步说明的工艺)来蚀刻IARC 235。

在继续参见图2E的同时，图2F绘示在进行如下作业之后所局部制成的金属栅极堆叠200：移除经图案化结构245并使用IARC掩模250作为掩模来将保护层230及多晶硅层225图案化以提供一在上面具有保护层掩模260的多晶硅栅极层255。在某些较佳实施例中，在一个步骤中，使用IARC掩模250作为一掩模来仅将保护层230图案化，且在另一步骤中，使用IARC掩模250及经图案化的保护层掩模260作为掩模来将多晶硅层225图案化。此种两步骤式移除工艺可有利地避免在对保护层230进行图案化期间使IARC掩模250受到侵蚀。

可使用任何传统工艺来移除保护层230及多晶硅层225中未被IARC掩模250覆盖的部分。如上文所述，保护层230及多晶硅层225既可在一个步骤中一同移除也可在单独的步骤中分别移除。在某些其中保护层230包含二氧化硅的情形中，可使用湿HF蚀刻来实现对保护层230的图案化。然而，更佳地，使用一种各向异性等离子体蚀刻工艺来实现对保护层230的图案化，因为这有益于保持保护层掩模260的尺寸以由此界定所制成的金属栅极堆叠200的尺寸。

在某些实施例中，也可使用一种等离子体蚀刻工艺将多晶硅层225图案化。如所属技术领域中的技术人员所熟知，使多晶硅的等离子体蚀刻工艺包含HBr、氧或其他元素可能较佳。在某些较佳实施例中，多晶硅层225的等离子体蚀刻工艺为一种多步骤式工艺，例如一有利于大块地移除多晶硅的快速移除步骤、后随一个或多个较慢的移除步骤。

在继续参见图2F的同时，图2G显示在剥除IARC掩模250以由此暴露出保护层掩模260之后所局部制成的金属栅极堆叠200。较佳在使金属层210基本上保持完好无损的同时剥除IARC掩模250，这是因为金属层可保护下面的栅极介电层215及衬底不会因IARC剥除程序而出现凹陷。如上文所述，较佳使进行剥除所用的程序选择性地移除IARC掩模250而不移除保护层掩模260，以使保护层掩模260基本上保持完好无损。

在某些实施例中，使用一种干化学蚀刻工艺来实施移除。作为一实例，所述干化学蚀刻工艺可包括在微波等离子体中混合氟碳化合物(例如四氟甲烷)、氧气及氮气。所属技术领域中的技术人员将知道如何调整干化学蚀刻工艺的选择性，以与对保护层掩模260的蚀刻速率相比，使对IARC掩模250的蚀刻速率更高。例如，在某些较佳实施例中，干化学蚀刻工艺具有一使IARC掩模250的蚀刻速率对保护层掩模260的蚀刻速率之比至少约为2:1且更佳至少约为10:1的选择性蚀刻速率。尽管是根据选择性地移除IARC掩模250来进行说明，然而应了解，也可使用基本相同的干化学蚀刻工艺来将图2E中所示的IARC 235图案化。

在继续参见图2G的同时，图2H显示在使用保护性掩模260作为蚀刻掩模将金属层210图案化从而提供一金属栅极层265之后所局部制成的金属栅极堆叠200。可使用任何传统的蚀刻工艺来进行金属图案化。在某些较佳实施例中，使用一种等离子体蚀刻工艺，其包括一第一氩气等离子体蚀刻并随后使用卤素干蚀刻化学品(例如HBr)来进行一第二等离子体蚀刻。当然，所属技术领域中的技术人员将知道如何将金属层蚀刻工艺调整成对金属层210而不对栅极介电层215及衬底220具有足够的选择性，从而使衬底220不会出现明显的凹陷。

在继续参见图2H的同时，图2I显示在使用一种对半导体衬底220、栅极介电层215及金属栅极层265基本不具有腐蚀性的移除剂来移除保护层掩模260之后所局部制成的金属栅极堆叠200。例如，在某些实例中，所述移除剂为一种湿蚀刻，例如HF浴。在某些其中保护层掩模260为二氧化硅的较佳实施例中，则稍后在半导体装置制造中与一移除其他含二氧化硅的结构的步骤(例如使用湿蚀刻HF浴来移除覆盖氧化层)一起实施对保护层掩模260的移除。

现在参见图2J，其显示在实施为完成半导体装置205的制造所需的其他传统处理步骤之后所局部制成的金属栅极堆叠200。这些步骤包括将金属栅极堆叠200用作一植入掩模来植入掺杂剂以利于形成源极结构265及漏极结构270、形成栅极侧壁275、浅结280及浅沟道隔离结构285，以形成一有源装置205。

本发明的又一实施例是一种制造集成电路的方法。图3A至3C显示一种根据本发明的原理制造一集成电路300的实例性方法的剖面图。参见图3A，此种制造方法包括在一位于一半导体衬底315上或半导体衬底315中的有源装置310中形成一金属栅极堆叠305。可使用上文所述的任一种工艺及结构来形成金属栅极堆叠305。图3B绘示在实施其他步骤以制成有源装置310之后的集成电路300，所述其他步骤包括形成侧壁320、浅结325、源极/漏极结构330、332、及浅沟道隔离结构335。

现在参见图3C，其显示在一个或多个位于有源装置310上的绝缘层350中或绝缘层350上形成互连金属线340之后的集成电路300。所属技术领域中的一般技术人员将了解，该方法可进一步扩展至形成任意数量的额外互连线340，且还将了解如何将这些互连线340与有源装置310相连以形成一有效的集成电路300。

尽管上文已对本发明进行了详细说明，然而所属技术领域中的一般技术人员应了解，可对其作出各种修改、替换及改动。

Claims (8)

1、一种为一半导体装置制作一金属栅极堆叠的方法，其包括：

在一位于一半导体衬底上的栅极介电层上沉积一金属层；

在所述金属层上形成一多晶硅层；

在所述多晶硅层上形成一保护层；

在所述保护层上施加一无机减反射涂层；

在所述无机减反射涂层上形成一图案化的抗蚀剂层；

使用所述图案化的抗蚀剂层作为一掩模来蚀刻所述无机减反射涂层及所述保护层；

使用所述无机减反射涂层作为一掩模来蚀刻所述多晶硅层；

在蚀刻所述多晶硅层之后，剥除所述无机减反射涂层；

在剥除所述无机减反射涂层之后，使用所述保护层及多晶硅层作为一掩模来蚀刻所述金属层。

2、如权利要求1所述的方法，其中所述无机减反射涂层是氧氮化硅且所述保护层不含氮。

3、如权利要求1所述的方法，其中所述保护层是二氧化硅。

4、如权利要求1所述的方法，其中所述剥除包括一干化学蚀刻工艺。

5、如权利要求4所述的方法，其中所述干化学蚀刻工艺包括在一微波等离子体中混合氟碳化合物、氧气及氮气。

6、如权利要求4所述的方法，其中所述干化学蚀刻工艺具有一使所述无机减反射涂层相对于所述保护层至少为2:1的选择性蚀刻速率。

7、如权利要求1所述的方法，其中所述保护层在所述无机减反射涂层剥除期间保持完好无损。

8、如权利要求1所述的方法，其进一步包括使用一种对所述半导体衬底、所述栅极介电层、及所述金属层不具有腐蚀性的移除剂来移除所述保护层。

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