JP2002158225A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】 【課題】半導体デバイスが微細化しパターンの段差が増
大した場合でも、段差被覆性を高くできる窒化シリコン
膜の成膜方法を提供する。 【解決手段】層間絶縁膜１１表面に互いに並行する配線
１２，１２ａを配設する。この配線１２，１２ａ上にそ
れぞれ窒化膜マスク１３，１３ａを形成する。この下地
段差の大きな配線パターンに対して全面にブランケット
窒化膜１４を形成する。ここで、本発明の特徴の一つ
は、熱ＣＶＤでの成膜を高い反応ガス雰囲気で行うとこ
ろにあり、活性分子（反応分子）１５の平均自由行程が
配線パターンのスペース寸法よりも小さくなるようにす
る。このようにして、配線パターンの上面と側面の窒化
シリコン膜の厚さが同一になるようにする。この窒化シ
リコン膜の成膜をＳＡＣ、トレンチキャパシタ等の製造
に適用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に窒化シリコン膜の成膜方法とその半導体
デバイスへの適用に関する。
【０００２】
【従来の技術】半導体素子の微細化及び高密度化は依然
として精力的に進められ、現在では０．１５μｍ程度の
寸法基準で設計されたロジックデバイスあるいは１ギガ
ビット・ダイナミック・ランダム・アクセス・メモリー
（ＧｂＤＲＡＭ）のメモリデバイス等の超高集積の半導
体デバイスが開発試作されている。そして、メモリデバ
イスでは上記の設計基準に基づく縮小版の２５６ＭｂＤ
ＲＡＭの製品が実用化されようとしている。しかし、こ
のような半導体デバイスの微細化に伴って、半導体素子
構造に必須となっているコンタクト孔部の形成方法が非
常に困難になってきている。
【０００３】通常、半導体デバイスの製造では、半導体
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、フォトリソグラフィ工程において、前工程
で形成した下層のパターンにマスク合わせ（位置合わ
せ）し、次の上層パターンを形成することが要求され
る。微細なコンタクト孔の形成においても同様のことが
ある。
【０００４】しかし、このような従来の方法では、マス
ク合わせのために必須となるマージン領域は、半導体素
子の高密度の配置において大きな阻害要因となる。この
ようなマスク合わせのためのマージン領域の上記阻害
は、半導体素子が微細になるとともにより顕著になって
くる。そこで、上記のコンタクト孔を下層のパターンに
セルフアライン（以下、ＳＡＣという）に形成する種々
の技術が提案されている。例えば、代表的なＳＡＣ技術
として特開平１０-１８９７２１号公報に記載されてい
るものがある。
【０００５】そこで、通常のＳＡＣ技術では、上記公開
公報のように下層のパターンを窒化シリコン膜でコーテ
ィングすることが行われる。この窒化シリコン膜の成膜
においては、段差被覆性（以下、ステップカバレッジと
いう）に優れた窒化シリコン膜の堆積が必須になる。
【０００６】この窒化シリコン膜の堆積には種々の方法
があり、上記ステップカバレッジに優れる方法としては
化学気相成長（ＣＶＤ）法がある。その中でも、熱ＣＶ
Ｄによる方法は、一般的にプラズマ励起ＣＶＤ（ＰＥＣ
ＶＤ）の場合よりも良好である。しかし、この熱ＣＶＤ
法であっても、最近の半導体素子の微細化のために上記
ステップカバレッジが低下するようになってきた。これ
はパターンが微細になり下層パターンのアスペクト比が
増大してきているためである。
【０００７】従来の技術での上記窒化シリコン膜の成膜
（以下、従来の熱ＣＶＤ法という）について図９に基づ
いて説明する。図９は、下層の配線パターンのアスペク
ト比が増大し、下地段差が大きくなった配線パターンを
被覆するように窒化シリコン膜を成膜した後の配線部の
断面図である。この従来の技術では、窒化シリコン膜は
成膜温度が７００℃〜８００℃程度の減圧ＣＶＤ法で堆
積される。ここで、反応ガスとしてはシラン（ＳｉＨ
4 ）とアンモニア（ＮＨ3 ）を用いる。そして、キャリ
アガスに窒素（Ｎ2 ）を使用し、全ガス圧力は１０Ｐａ
〜１００Ｐａ程度である。このようなＣＶＤでの低圧化
は、成膜装置がバッチ処理の反応炉でありウェーハ間の
膜厚均一性を確保するために必須となっている。
【０００８】図９に示すように、シリコン基板（図示せ
ず）上の層間絶縁膜１０１表面に互いに並行する配線１
０２，１０２ａが配設されている。ここで、半導体デバ
イスの設計基準が０．１５μｍであると、配線１０２，
１０２ａの配線幅および配線間隔はそれぞれ０．２μｍ
に設定される。すなわち、配線ピッチが０．４μｍの配
線層が形成される。ここで、配線１０２，１０２ａはタ
ングステン（Ｗ）のような高融点金属あるいはこれらの
窒化物、例えばタングステンナイトライド（ＷＮ）で構
成され、その膜厚は１００ｎｍである。そして、この配
線１０２，１０２ａ上には、それぞれ窒化膜マスク１０
３，１０３ａが形成される。ここで、窒化膜マスク１０
３，１０３ａの膜厚は３００ｎｍ程度である。
【０００９】このようにして、下層のパターンとなる配
線１０２と窒化膜マスク１０３、配線１０２ａと窒化膜
マスク１０３ａ等が形成される。ここで、上記下層のパ
ターンのアスペクト比は２程度になる。このようにし
て、層間絶縁膜１０１上に下地段差の大きな配線パター
ンが形成される。
【００１０】このような下地構造に対して全面に、上記
従来の熱ＣＶＤ法で５０ｎｍ程度の膜厚の窒化シリコン
膜を堆積させる。このようにして、層間絶縁膜１０１
上、配線パターンの上面と側面に被着するブランケット
窒化膜１０４を形成する。ここで、従来の熱ＣＶＤ法で
は、図９に示しているように、ブランケット窒化膜１０
４は配線パターンの上面で厚く側面で薄くなり不均一に
堆積する。すなわち、ブランケット窒化膜１０４は、ア
スペクト比の大きな下地段差ではオーバーハング形状に
なる。
【００１１】上述したような下地段差の増大は、メモリ
デバイスあるいはロジックデバイスのような半導体デバ
イスの微細化とともに顕著になる。上述したような配線
パターンの他にトレンチキャパシタの溝（トレンチ）も
その深さと間口のアスペクト比は増大する。このような
溝内に窒化シリコン膜を成膜する場合にも、上述したよ
うな窒化シリコン膜のオーバーハング形状が現れてく
る。
【００１２】
【発明が解決しようとする課題】上述したように、半導
体デバイスの微細化が進むと、半導体素子用のパターン
のアスペクト比の増加は避けられない。そして、下地段
差の増大したパターン表面を被覆するように窒化シリコ
ン膜を成膜すると、窒化シリコン膜のステップカバレッ
ジが低下するようになる。
【００１３】この理由について、図９を参照して更に説
明する。従来の熱ＣＶＤ法で窒化シリコン膜を成膜する
と、図９に示すように、反応ガスとして反応炉内に導入
したＳｉＨ4 とＮＨ3 は、一度、成膜温度で熱分解して
ＳｉＨ2 あるいはＮＨのような活性分子１０５，１０５
ａ，１０５ｂに解離し被成膜領域へと熱運動し付着す
る。そして、表面マイグレーションをおこし反応する。
しかし、この場合のマイグレーションは小さい。
【００１４】ここで、反応炉内の全ガス圧力が１００Ｐ
ａ程度であると、活性分子１０５，１０５ａ，１０５ｂ
の平均自由行程は数μｍになる。図９では、この平均自
由行程の大きさを矢印の大きさで示す。図９で判るよう
に、上記の平均自由行程に比べてパターンの間隔が小さ
くなると、ある方向に熱運動する活性分子は、パターン
間すなわちスペースに到達できなくなる。図９では、活
性分子１０５は、スペースに進入できるが、活性分子１
０５ａ，１０５ｂは配線パターンに遮蔽され、上記スペ
ースに到達できない。すなわちシャドーウィング効果が
現れるようになる。このために、上述したように、アス
ペクト比の大きな配線パターンにおいて、その上面に厚
い窒化シリコン膜が堆積し、その側面およびスペース内
に薄い窒化シリコン膜が堆積するようになる。このよう
にして、上述したオーバーハング形状が生じる。
【００１５】本発明の主目的は、半導体デバイスが微細
化しパターンの段差が増大した場合でも、段差被覆性
（ステップカバレッジ）を高くできる窒化シリコン膜の
成膜方法を提供することにある。また、本発明の他の目
的は、上記窒化シリコン膜の成膜制御が簡便になるよう
にし、窒化シリコン膜の半導体装置への量産適用が容易
になるようにすることにある。
【００１６】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法では、ＮＨ3 とＳｉＨX Ｆ4-X （Ｘ＝
０，１，２，３，４）を反応ガスとする熱ＣＶＤ法にお
いて反応室内での前記反応ガスの圧力を高くして、半導
体基板上に設けた段差を有するパターンの表面に段差被
覆性の高い窒化シリコン膜を成膜する。ここで、前記反
応ガスと不活性ガスとを導入した前記反応室内での前記
反応ガスの平均自由行程の値が、前記半導体基板上に設
けた段差を有する複数のパターンにおいて隣接するパタ
ーンの離間距離よりも小さくなるように前記反応ガスと
不活性ガスの全圧力を高くする。前記半導体基板上に設
けた段差を有するパターンは、配線パターンあるいはト
レンチパターンである。
【００１７】また、本発明の半導体装置の製造方法にお
いては、前記反応ガスがＮＨ3 とＳｉＨ4 であり前記反
応室内へ導入するＮＨ3 ガス流量／ＳｉＨ4 ガス流量比
が１３０以上になるように設定する。
【００１８】上記本発明により、非常に絶縁性が高くし
かも段差被覆性に優れた窒化シリコン膜が半導体基板上
に再現性よく形成できるようになる。
【００１９】また、本発明の半導体装置の製造方法で
は、ＮＨ3 とＳｉＨ4 を反応ガスとする熱ＣＶＤ法にお
いて窒化シリコン膜の屈折率をモニター制御して半導体
基板上に窒化シリコン膜を成膜する。ここで、前記屈折
率の実数値が１．９８を越えないようにするプロセス制
御する。
【００２０】上記発明では、窒化シリコン膜の成膜制御
が簡便になり、窒化シリコン膜の半導体装置への量産適
用が非常に容易になる。
【００２１】あるいは、本発明の半導体装置の製造方法
では、半導体基板の表面に形成した拡散層あるいは半導
体基板上に形成した下層配線に被着する第１の層間絶縁
膜をシリコン酸化膜で形成する工程と、前記第１の層間
絶縁膜上に互いに並行する上層配線を配設し窒化シリコ
ン膜で構成される保護絶縁膜を前記上層配線の上面と側
面に形成する工程と、前記保護絶縁膜をエッチングマス
クの一部としたドライエッチングで前記第１の層間絶縁
膜を貫通し前記拡散層あるいは下層配線に達するコンタ
クト孔を形成する工程とを含み、前記窒化シリコン膜の
形成を上述した窒化シリコン膜の成膜の方法で行う。
【００２２】あるいは、本発明の半導体装置の製造方法
では、半導体基板の表面に形成した拡散層あるいは半導
体基板上に形成した下層配線に被着する第１の層間絶縁
膜をシリコン酸化膜で形成する工程と、前記第１の層間
絶縁膜上に互いに並行する上層配線を配設し前記上層配
線の上面と側面に窒化シリコン膜で構成される保護絶縁
膜を形成する工程と、前記第１の層間絶縁膜上であって
前記保護絶縁膜を被覆するように第２の層間絶縁膜をシ
リコン酸化膜で形成する工程と、前記第２の層間絶縁膜
上にコンタクト孔パターンを有するレジスト膜を形成
し、前記レジスト膜をエッチングマスクとしたドライエ
ッチングで前記第２の層間絶縁膜を貫通させ、続けて前
記保護絶縁膜をエッチングマスクとし前記第１の層間絶
縁膜をドライエッチングして前記拡散層あるいは下層配
線に達するコンタクト孔を形成する工程とを含み、前記
窒化シリコン膜の形成を上述した窒化シリコン膜の成膜
の方法で行う。
【００２３】本発明では、信頼性の非常に高いＳＡＣの
形成が可能になり、半導体装置の高集積化あるいは高密
度化が容易となる。この効果は、ＤＲＡＭのようなメモ
リセルの設計寸法の基準が小さくなるに従いより顕著に
なる。
【００２４】あるいは、本発明の半導体装置の製造方法
では、半導体基板の主面から内部に延在する溝を形成し
キャパシタの一電極とする工程と、前記溝の内面と前記
半導体基板表面とを被覆する窒化シリコン膜を上述した
窒化シリコン膜の成膜の方法で形成する。
【００２５】上記本発明では、アナログデバイスに必須
となる大容量のキャパシタを、小さな占有面積内に高い
信頼性の下に形成することが可能になる。
【００２６】上述したように、本発明では、絶縁性に非
常に優れ段差被覆性の高い窒化シリコン膜を微細化した
半導体素子を搭載する半導体基板上に容易に形成できる
ようになる。そして、上記窒化シリコン膜の成膜制御が
非常に簡便になり、窒化シリコン膜の半導体装置への量
産適用が容易になる。
【００２７】そして、上記窒化シリコン膜を半導体デバ
イスに適用することで、信頼性の高い半導体装置の高集
積化あるいは高密度化が促進されるようになる。また、
半導体装置の製造において高歩留まりが確保でき、半導
体装置の量産コストが低減する。
【００２８】
【発明の実施の形態】次に、本発明の第１の実施の形態
として、窒化シリコン膜の成膜方法を図１乃至図５に基
づいて説明する。図１は本発明を説明するための反応室
の略断面図である。図２は、図９と同様な配線パターン
を被覆するように窒化シリコン膜を成膜した後の配線部
の断面図である。そして、図３と図４は、上記窒化シリ
コン膜成膜での重要な制御条件を説明するためのグラフ
である。図５は、この窒化シリコン膜の絶縁性を示すた
めのグラフである。
【００２９】初めに、図１に基づいて窒化シリコン膜の
成膜を説明する。反応室１は、内壁をアルマイト処理し
たステンレスで構成される。この反応室１内にヒーター
部２と均熱板３が設けられ、均熱板３上にウェーハ４が
載置される。ここで、均熱板３は熱伝導の高い窒化アル
ミで構成され、その温度すなわち成膜温度は７００℃〜
８００℃に設定される。
【００３０】そして、反応ガスとしてＳｉＨ4 とＮＨ3
ガスが、キャリアガスとしてＮ2 ガスが、ガス導入口５
を通りシャワーヘッド６を通して反応室１内に導入され
る。また、反応室１はガス排出口７を通してポンプに接
続されている。成膜時では、このポンプの制御を通して
反応室１の全ガス圧力は、４×１０4 Ｐａ程度に設定さ
れる。
【００３１】本発明の窒化シリコン膜の成膜では、反応
ガスとしてＳｉＨ4 とＮＨ3 を使用し、成膜温度を７５
０℃〜８００℃程度に設定し、反応室内の全ガス圧力を
従来の熱ＣＶＤ法でのガス圧力の１０2 倍〜１０3 倍に
する。
【００３２】次に、図９で説明したのと同様にアスペク
ト比の高い配線パターン表面に窒化シリコン膜を成膜す
る場合について図２を参照して説明する。図２に示すよ
うに、層間絶縁膜１１表面に互いに並行する配線１２，
１２ａを配設する。ここで、配線１２，１２ａの配線幅
および配線間隔はそれぞれ０．２μｍである。なお、配
線１２，１２ａはタングステン（Ｗ）で構成され、その
膜厚は１００ｎｍである。そして、この配線１２，１２
ａ上に、それぞれ窒化膜マスク１３，１３ａを形成す
る。ここで、窒化膜マスク１３，１３ａの膜厚は３００
ｎｍ程度である。
【００３３】このようにして、下層のパターンとなる配
線１２と窒化膜マスク１３、配線１２ａと窒化膜マスク
１３ａ等が形成される。このようにして、層間絶縁膜１
１上に下地段差の大きな配線パターンを形成する。
【００３４】このような下地構造に対して全面に、本発
明の窒化シリコン膜成膜で５０〜６０ｎｍ程度の膜厚の
窒化シリコン膜を堆積させ、層間絶縁膜１１上、配線パ
ターンの上面と側面に被着するブランケット窒化膜１４
を形成する。
【００３５】図２に示しているように、ブランケット窒
化膜１４には、従来に熱ＣＶＤ法でみられたオーバーハ
ング形状は全く生じない。本発明での窒化シリコン膜成
膜の特徴である高い全ガス圧力を１×１０4 Ｐａ〜６×
１０4 Ｐａと変化させてもこのオーバーハング形状の消
失は維持されている。例えば、全ガス圧力が４×１０ 4
Ｐａでは、従来の技術で説明したのと同様な活性分子１
５の平均自由行程は８０ｎｍ程度になる。図２には、こ
の平均自由行程の大きさを活性分子１５に付けた矢印の
大きさで示している。図２からも判るように、この平均
自由行程は配線パターンのスペース寸法よりも小さい。
このために、熱運動する活性分子１５がシャドーウィン
グ効果を受けることはなくなり、上述したオーバーハン
グ形状が消失するものと考えれる。しかし、配線パター
ンの上面と側面に被着する窒化シリコン膜の膜厚は必ず
しも同一ではない。これは、後述するように成膜条件に
依存する。図２に示しているように、配線パターンの上
面の窒化シリコン膜の厚さを、ａ、とし配線パターンの
側面の窒化シリコン膜の厚さを、ｂ、として、ｂ／ａ値
を以後ステップカバレッジ値という。
【００３６】本発明者は、このステップカバレッジ値を
向上させるべく種々の検討を行った。そして、このステ
ップカバレッジ値の制御を簡便に行える手法を見いだし
た。このステップカバレッジ値の向上の効果について
は、後述する上記窒化シリコン膜成膜の半導体装置への
適用で示される。
【００３７】上述した窒化シリコン膜成膜において、反
応ガスであるＮＨ3 ガスおよびＳｉＨ4 ガスの流量比を
変化させて、堆積した窒化シリコン膜の屈折率の変化を
詳細に調べた。この窒化シリコン膜の屈折率はメリプソ
メーターで簡便に計測できる。この屈折率とＮＨ3 ／Ｓ
ｉＨ4 流量比の関係を図３に示す。ここで、成膜温度を
７５０℃に設定し、全ガス圧力を４×１０4 Ｐａに設定
している。
【００３８】図３から判るように、窒化シリコン膜の屈
折率はＮＨ3 ／ＳｉＨ4 流量比の増加と共に急激に低下
し、流量比が１３０以上ではほとんど変化なく飽和する
ようになる。このような屈折率のＮＨ3 ／ＳｉＨ4 流量
比に対する依存性は、成膜温度には余り関係しない。ま
た、全ガス圧力を１×１０4 Ｐａ〜６×１０4 Ｐａの範
囲で変化させても、上記依存性は全ガス圧力には関係し
ない。
【００３９】更に、本発明者の詳細な検討から、上述し
たステップカバレッジ値は上記窒化シリコン膜の屈折率
で容易に制御できることが判った。このことについて図
４に基づいて説明する。
【００４０】図４は、図３で説明した成膜において得ら
れる窒化シリコン膜のステップカバレッジ値と窒化シリ
コン膜の屈折率での実数値との関係を示す。図４から判
るように、窒化シリコン膜のステップカバレッジ値は、
屈折率の実数値が１．９６〜１．９８間ではほぼ１００
％となる。そして、屈折率がそれ以上になると急激に低
下し、屈折率が２．０以上でステップカバレッジ値は８
０％で最小になりほぼ一定になる。このステップカバレ
ッジ値は、配線パターンのアスペクト比等に依存する値
であり、アスペクト比の増加と共に減少する。しかし、
いずれの場合でも、ステップカバレッジ値は、窒化シリ
コン膜の屈折率の実数値が１．９８値を越えると急激に
変化することに変わりはない。
【００４１】半導体装置の量産製造においては、窒化シ
リコン膜を半導体装置に適用する場合に、成膜した窒化
シリコン膜のステップカバレッジをチェックすることが
重要になる。上記窒化シリコン膜成膜後にウェーハの良
否判定をして、ステップカバレッジが悪く半導体装置の
不良品につながるウェーハを選別除去することは、半導
体装置の量産コストの低減に非常に効果的になるからで
ある。
【００４２】上記窒化シリコン膜のステップカバレッジ
の従来のチェック方法では、半導体基板上に窒化シリコ
ン膜を成膜した後、製品１ロットの中からチェック用と
した半導体基板上の半導体素子用パターン断面をＳＥＭ
（Ｓｅｃｏｎｄａｒｙ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｙ）で観察する。この方法は、半導体素子の微
細化において必須の手法となっている。
【００４３】これに対して、本発明者の上記検討から、
窒化シリコン膜のステップカバレッジ値は、窒化シリコ
ン膜の屈折率を通して容易に制御できるようになること
が判った。窒化シリコン膜の屈折率はエリプソメーター
で簡便に計測できるものである。そこで、本発明では、
ステップカバレッジをチェックする方法に、チェック用
の半導体基板表面に成膜した窒化シリコン膜の屈折率を
測定する手法をとる。この方法は、上述したＳＥＭ観察
による従来の方法に比べて格段に簡便な手法となる。そ
して、更には、その後の窒化シリコン膜の成膜工程にフ
ィードバックする。このようにして、窒化シリコン膜の
屈折率をモニター制御する。
【００４４】通常、窒化膜の屈折率は複素数で表され、
その小さな値の虚数部は光吸収による。本発明の窒化シ
リコン膜の成膜では、図３と図４とから成膜した窒化シ
リコン膜の屈折率の実数値が１．９８を越えないように
する。また、上述したように、成膜時でのＮＨ3 ／Ｓｉ
Ｈ4 流量比が１３０以上になるようにする。
【００４５】上述した窒化シリコン膜の屈折率のモニタ
ー制御は成膜時にもできるものである。すなわち、ｉｎ
−ｓｉｔｕでプロセスモニターすることもできる。この
場合には、図１で説明した反応室にエリプソメーターを
取り付ける。例えば、その基本構成として、外部から反
応室内に計測用のレーザー光を入射しその光の偏光を計
測できるようにする。
【００４６】次に、上述した窒化シリコン膜の絶縁性に
ついて図５に基づいて説明する。図５では、窒化シリコ
ン膜に電圧を印加したときに膜中を流れる電流を示す。
ここで、横軸には印加電界を縦軸には電流密度をとり、
窒化シリコン膜の屈折率をパラメーターとしている。図
５に示すように、電流は印加電界の増加すなわち印加電
圧の増加と共に単調に増える。そして、この電流は、窒
化シリコン膜の屈折率の低下と共に減少する。このこと
から、窒化シリコン膜の絶縁性は、膜の屈折率の低減を
通して向上させることができるようになる。
【００４７】次に、本発明の第２の実施の形態として、
上記の窒化シリコン膜の成膜をＳＡＣの形成に適用する
場合について図６と図７に基づいて説明する。この中
で、同時に窒化シリコン膜のステップカバレッジの向上
の効果を説明する。図６と図７は、ＳＡＣの製造工程順
の略断面図である。
【００４８】導電型がＰ型のシリコン基板２１表面に導
電型がＮ型の拡散層２２を不純物のイオン注入と熱処理
とで形成する。そして、膜厚が５００ｎｍ程度の第１層
間絶縁膜２３を形成する。この第１層間絶縁膜２３は、
ＣＶＤ法によるシリコン酸化膜の堆積とその後の化学機
械研磨（ＣＭＰ）法によるシリコン酸化膜の平坦化とで
作製される。ここで、第１の誘電体であるシリコン酸化
膜の堆積は公知のプラズマＣＶＤ法で行う。
【００４９】次に、平坦化した第１層間絶縁膜２３上
に、ＣＶＤ法あるいはスパッタ法で堆積する膜厚が５０
ｎｍ程度のタングステン（Ｗ）膜のような金属膜あるい
はＷと窒化タングステン（ＷＮ）の積層金属膜が形成さ
れる。そして、金属膜上に保護窒化膜を熱ＣＶＤ法で形
成する。ここで、保護窒化膜は膜厚が２００ｎｍの第２
の誘電体であるシリコン窒化膜である。そして、熱ＣＶ
Ｄ法での成膜温度は７５０℃〜８００℃であり、成膜の
反応ガスはシラン（ＳｉＨ4 ）とアンモニア（ＮＨ3 ）
の混合ガスである。続いて、公知のフォトリソグラフィ
技術とドライエッチング技術を用いて、上記保護窒化膜
と金属膜をドライエッチングで同一パターンすなわち配
線パターンに加工する。ここで、上記金属膜のドライエ
ッチングは、ＲＩＥ（反応性イオンエッチング）、ＩＣ
Ｐ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍ
ａ）あるいはμ波励起（ＥＣＲ）によるプラズマエッチ
ング装置で行う。このドライエッチングにおいては、反
応ガスとしてＳＦ6 とＮ2 とＣｌ2 の混合ガスにＣＦ4
ガスあるいはＣ4 Ｆ8 ガスを添加したものを用いる。
【００５０】このようにして、図６（ａ）に示すよう
に、配線２４と配線パターンの窒化膜マスク２５を積層
して形成する。ここで、配線２４と窒化膜マスク２５の
パターン幅およびパターン間隔は共に０．２μｍであ
る。
【００５１】次に、公知の酸素プラズマ処理（アッシン
グ）を施し、その後、希フッ酸溶液中での処理を施す。
ここで、希フッ酸溶液（以下、ＤＨＦという）は、濃度
が４９％のフッ酸薬液と純水とを体積比１／１００の割
合で混合希釈したものである。このＤＨＦに１０秒の間
浸漬して、金属膜４のドライエッチングでの付着物を除
去する。ここで、ＤＨＦとしては、フッ化アンモニウム
溶液を混合して作製してもよい。
【００５２】次に、図６（ｂ）に示すように、第１の実
施の形態で説明した熱ＣＶＤ法による窒化シリコン膜の
成膜で、全面に５０ｎｍ〜６０ｎｍ程度の膜厚のブラン
ケット窒化膜２６を形成する。このブランケット窒化膜
２６は第２の誘電体である。
【００５３】この熱ＣＶＤ法では、成膜温度は７５０℃
〜８００℃であり、成膜の反応ガスはＳｉＨ4 とＮＨ3
の混合ガスである。そして、この熱ＣＶＤでは、反応ガ
スであるＮＨ3 ガスの流量／ＳｉＨ4 ガスの流量比が１
３０程度とする。このようにすると、ブランケット窒化
膜２６は、パターン状の配線２４と窒化膜マスク２５、
および第１層間絶縁膜２３に対してステップカバレッジ
値が１００％で付着するようになる。ここで、上記熱Ｃ
ＶＤの条件、例えば反応ガスの全圧力は４×１０4 Ｐａ
程度と常圧の１／４〜１／２に大きくする。
【００５４】このようにして、配線２４間の第１層間絶
縁膜２３表面上、配線２４の側面、窒化膜マスク２５の
上面と側面に形成したブランケット窒化膜２６の膜厚は
均一になりほぼ同じ値になる。
【００５５】次に、異方性のドライエッチングによる全
面エッチングすなわちエッチバックを施し、上記ブラン
ケット窒化膜２６を全面エッチングする。このようにし
て、図７（ａ）に示すように、配線２４と窒化膜マスク
２５の側壁に膜厚が５０ｎｍ程度のサイドウォール窒化
膜２７を形成する。ここで、反応ガスとしては、ＮＦ 3
とＮ2 の混合ガスをプラズマ励起して用いる。このよう
なエッチングガスであると、シリコン酸化膜のエッチン
グ速度／窒化シリコン膜のエッチング速度比が小さくな
り、このエッチバック工程で第１層間絶縁膜２３表面の
エッチングはほとんど起こらなくなる。このサイドウォ
ール窒化膜２７は窒化膜マスク２５と共に配線２４の保
護絶縁膜となる。
【００５６】また、本発明では、上述したような段差あ
るいはアスペクト比の高い配線パターンを被覆するブラ
ンケット窒化膜２６はステップカバレッジよく成膜され
る。このために、上記エッチバックの工程でサイドウォ
ール窒化膜２７が一定膜厚で高精度に形成できるように
なる。ここで、ブランケット窒化膜２６のステップカバ
レッジが従来の熱ＣＶＤ法のように悪いと、シリコンウ
ェーハ上で窒化膜マスク２５およびサイドウォール窒化
膜２７の膜厚が大きくばらつく。このように、本発明で
は、半導体装置の量産で安定して上記配線２４の保護絶
縁膜を形成できることになる。
【００５７】次に、公知の酸素プラズマでの処理を施し
た後、上述したＤＨＦの処理を施す。このＤＨＦに１０
秒の間浸漬して、上記エッチバック工程で窒化膜マスク
２５表面、サイドウォール窒化膜２７表面、第１層間絶
縁膜２３表面に付着する有機ポリマーのような付着物を
除去する。
【００５８】次に、膜厚が５００ｎｍ程度の第２層間絶
縁膜２８を形成する。この第２層間絶縁膜２８は、ＣＶ
Ｄ法によるシリコン酸化膜の堆積とその後のＣＭＰ法に
よるシリコン酸化膜の平坦化とで作製される。そして、
コンタクト孔のパターンを有するレジストマスク２９を
公知のフォトリソグラフィ技術で形成し、レジストマス
ク２９をエッチングマスクにして、第２層間絶縁膜２８
および第１層間絶縁膜２３を順次ドライエッチングす
る。このようにして、図７（ｂ）に示しているように、
互いに隣接する配線２４間を貫通しシリコン基板２１表
面の拡散層２２に達するコンタクト孔３０を形成する。
ここで、サイドウォール窒化膜２７および窒化膜マスク
２５は上記配線２４をエッチング保護する。
【００５９】このコンタクト孔３０を形成するドライエ
ッチングは２周波のＲＦを用いるＲＩＥで行う。ここ
で、１３．５６ＭＨｚ〜６０ＭＨｚのＲＦでプラズマ励
起する。そして、１ＭＨｚ前後のＲＦを付加する。この
ような２周波のＲＩＥにおいて、反応ガスとしては、Ｃ
4 Ｆ8 とＯ2 とアルゴン（Ａｒ）の混合ガスをプラズマ
励起して用いる。このようなエッチングガスであると、
シリコン酸化膜のエッチング速度／窒化シリコン膜のエ
ッチング速度比が大きくなり、このＲＩＥ工程でサイド
ウォール窒化膜２７あるいは窒化膜マスク２５のエッチ
ングはほとんど起こらなくなる。そして、上記サイドウ
ォール窒化膜２７は、コンタクト孔３０の形成の上記Ｒ
ＩＥ工程において、第１層間絶縁膜２３のエッチングマ
スクとして機能する。
【００６０】次に、レジストマスク２９を酸素プラズマ
によりアッシングで除去した後、上述したＤＨＦの処理
を施す。この処理では、ＤＨＦに１０秒の間浸漬し上記
コンタクト孔３０の形成で生じたフッ素含有の有機ポリ
マーあるいは重金属汚染物を除去する。
【００６１】以降の工程では、図示しないが、コンタク
ト孔３０にコンタクトプラグを充填し、更にコンタクト
プラグに接続するように上層配線を形成することにな
る。
【００６２】本発明では、サイドウォール窒化膜２７
が、配線２４上の窒化膜マスク２５と一体になるように
エッチング保護膜として形成できる。そして、配線２４
の周囲に形成した窒化膜マスク２５およびサイドウォー
ル窒化膜２７を、コンタクト孔３０を形成するためのＲ
ＩＥでのエッチングマスクにする。
【００６３】また、本発明では、第１の実施の形態で説
明したように、窒化シリコン膜の絶縁性が高くなる。こ
のために、上記コンタクト孔３０部での配線２４とコン
タクトプラグとの間の絶縁性は大幅に向上するようにな
る。
【００６４】このようにして、配線２４に対してセルフ
アラインにコンタクト孔が形成でき、半導体素子の面密
度は向上し半導体装置の集積度が大幅に向上する。
【００６５】次に、本発明の第３の実施の形態として、
上記の窒化シリコン膜の成膜をキャパシタの容量絶縁膜
に適用する場合について図８に基づいて説明する。図８
は、トレンチ構造のキャパシタの略断面図である。
【００６６】図８に示すように、シリコン基板３１の主
面にトレンチ３２を公知のフォトリソグラフィ技術とド
ライエッチング技術で形成する。ここで、トレンチ３２
の深さは５μｍであり、その開口寸法は０．５μｍであ
る。このトレンチパターンのアスペクト比は１０とな
る。そして、このトレンチ３２の底面と側面およびシリ
コン基板３１の主表面を被覆するように容量窒化膜３３
を形成する。ここで、トレンチ３２の内面にシリコン酸
化膜を形成してから、上記容量窒化膜３３を形成しても
よい。
【００６７】ここで、上記の容量窒化膜３３の形成は、
第１の実施の形態で説明した熱ＣＶＤ法による。この成
膜で窒化シリコン膜は、膜厚が１００ｎｍ程度である。
この熱ＣＶＤ法でも、成膜温度は７５０℃〜８００℃で
あり、成膜の反応ガスはＳｉＨ4 とＮＨ3 の混合ガスで
ある。そして、反応ガスであるＮＨ3 ガスの流量／Ｓｉ
Ｈ4 ガスの流量比が１５０程度とする。また、上記熱Ｃ
ＶＤの条件、例えば反応ガスの全圧力は４×１０4 Ｐａ
程度である。このようにすると、上記トレンチ３２での
ステップカバレッジ値は１００％となる。そして、容量
窒化膜３３の絶縁性が大幅に向上する。
【００６８】次に、容量窒化膜３３を被覆するようにリ
ン不純物を含有する多結晶シリコン膜を形成し、更にパ
ターニングして容量電極３４を形成する。このようにし
て、シリコン基板３１と容量電極３４を対向電極とし、
容量窒化膜３３を容量絶縁膜とするキャパシタが形成さ
れる。このようなキャパシタは、アナログデバイスのよ
うに大きな容量を高密度に形成する場合に非常に有効と
なる。
【００６９】上述した本発明の実施の形態では、窒化シ
リコン膜成膜のための反応ガスとしてＮＨ3 とＳｉＨ4
を用いた。本発明では、ＳｉＨ4 に代えてＳｉＨｘＦｙ
のようなフロロシランを用いても同様な効果が生じる。
【００７０】本発明の窒化シリコン膜の成膜では、従来
の熱ＣＶＤ法に比較して反応時の全ガス圧力は非常に高
い。しかし、ガス圧力が常圧のように高すぎると問題は
生じる。その全ガス圧力値の好ましい範囲は確定しては
いないが、現在までの検討では、その全ガス圧力の範囲
は、１×１０4 Ｐａ〜６×１０4 Ｐａにすればよい。こ
こで、ガス圧力が低くなると成膜速度が低下し、ガス圧
力が高くなると窒化シリコン膜の膜厚バラツキが増大す
ると共にパーティクル発生が頻発するようになり、量産
用として使用できなくなる。
【００７１】上述した本発明の実施の形態では、上記全
ガス圧力を高くして、反応ガスの平均自由行程を、被成
膜領域となる段差を有する隣接するパターンの離間距離
より小さくなるようにした。本発明では、上記の関係に
限定するものではない。孤立のパターン表面に窒化シリ
コン膜を成膜する場合でも、上記全ガス圧力を高くし
て、反応ガスの平均自由行程を小さくすることは効果的
である。この効果は、特に下地のパターンの形状が悪い
場合にも生じるものである。
【００７２】また、半導体デバイスへの適用では、配線
をＷあるいはＷＮとの積層金属で形成する場合について
説明しているが、本発明はこれに限定されるものではな
い。その他、モリブデン（Ｍｏ）、タンタル（Ｔａ）、
チタン（Ｔｉ）のような高融点金属あるいは白金（Ｐ
ｔ）、ルテニウム（Ｒｕ）のような貴金属で形成する場
合でも同様に適用できる。
【００７３】また、上記の実施の形態では、第１の誘電
体をシリコン酸化膜としているが、その他、第１の誘電
体としてＳｉ−Ｏベースの低誘電率膜を用いてもよい。
そのような絶縁膜としては、シルセスキオキサン類であ
るハイドロゲンシルセスキオキサン（Hydrogen Silsesq
uioxane）、メチルシルセスキオキサン（Methyl Silses
quioxane）、メチレーテッドハイドロゲンシルセスキオ
キサン（Methylated Hydrogen Silsesquioxane）あるい
はフルオリネーテッドシルセスキオキサン（Furuorinat
ed Silsesquioxane）のような低誘電率膜がある。
【００７４】なお、本発明は、上記の実施の形態に限定
されず、本発明の技術思想の範囲内において、実施の形
態が適宜変更され得る。
【００７５】
【発明の効果】以上に説明したように本発明の半導体装
置の製造方法では、アンモニアとシランあるいはフロロ
シランを反応ガスとする熱ＣＶＤ法において反応室内で
のガス圧力を高くして、半導体基板上に設けた段差を有
するパターンの表面に段差被覆性の高い窒化シリコン膜
を成膜する。ここで、反応ガスと不活性ガスとを導入し
た反応室内での反応ガスの平均自由行程の値が、半導体
基板上に設けた段差を有する複数のパターンにおいて隣
接するパターンの離間距離よりも小さくなるように反応
ガスと不活性ガスの全圧力を高くする。
【００７６】また、本発明の半導体装置の製造方法で
は、反応ガスがＮＨ3 とＳｉＨ4 であり反応室内へ導入
するＮＨ3 ガス流量／ＳｉＨ4 ガス流量比を１３０以上
になるように設定する。
【００７７】また、本発明の半導体装置の製造方法で
は、ＮＨ3 とＳｉＨ4 を反応ガスとする熱ＣＶＤ法にお
いて窒化シリコン膜の屈折率をモニター制御して半導体
基板上に窒化シリコン膜を成膜する。ここで、前記屈折
率の実数値が１．９８を越えないようにするプロセス制
御する。
【００７８】更には、上記の窒化シリコン膜の成膜を半
導体装置のＳＡＣあるいはキャパシタの製造に適用す
る。
【００７９】このようにして、本発明では、絶縁性に非
常に優れ段差被覆性の高い窒化シリコン膜を半導体基板
上に容易に形成できるようになる。そして、上記窒化シ
リコン膜の成膜制御が非常に簡便になり、半導体装置の
量産適用が容易になる。
【００８０】また、上記窒化シリコン膜を微細構造の半
導体デバイスに適用することで、半導体装置の高集積化
あるいは高密度化が促進する。そして、半導体装置の製
造において高歩留まりが確保でき、半導体装置の量産コ
ストが低減する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための熱
ＣＶＤでの反応室の略断面図である。
【図２】配線パターンを被覆するように窒化シリコン膜
を成膜した後の配線部の断面図である。
【図３】本発明の窒化シリコン膜成膜での制御条件を説
明するためのグラフである。
【図４】本発明の窒化シリコン膜の高いステップカバレ
ッジを説明するためのグラフである。
【図５】本発明の窒化シリコン膜の絶縁性を説明するた
めのグラフである。
【図６】本発明の第２の実施の形態を説明するためのコ
ンタクト孔の形成工程順の断面図である。
【図７】上記工程の続きのコンタクト孔の形成工程順の
断面図である。
【図８】本発明の第３の実施の形態を説明するためのキ
ャパシタの断面図である。
【図９】従来の技術を説明するための配線パターンを被
覆するように窒化シリコン膜を成膜した後の配線部の断
面図である。
【符号の説明】
１ 反応室 ２ ヒーター部 ３ 均熱板 ４ ウェーハ ５ ガス導入口 ６ シャワーヘッド ７ ガス排出口 １１，１０１ 層間絶縁膜 １２，１２ａ，２４，１０２，１０２ａ 配線 １３，１３ａ，２５，１０３，１０３ａ 窒化膜マス
ク １４，２６，１０４ ブランケット窒化膜 １５，１０５，１０５ａ，１０５ｂ 活性分子 ２１，３１ シリコン基板 ２２ 拡散層 ２３ 第１層間絶縁膜 ２７ サイドウォール窒化膜 ２８ 第２層間絶縁膜 ２９ レジストマスク ３０ コンタクト孔 ３２ トレンチ ３３ 容量窒化膜 ３４ 容量電極
フロントページの続き Ｆターム(参考） 5F033 HH07 HH18 HH19 HH20 HH21 HH34 MM05 NN40 QQ09 QQ16 QQ28 QQ31 QQ37 QQ48 QQ92 QQ95 QQ96 RR04 RR06 RR09 RR25 SS01 SS02 SS11 SS13 TT08 WW06 XX02 5F038 AC03 AC05 AC10 AC15 AC17 AC18 EZ14 EZ20 5F058 BA09 BC08 BF02 BF23 BF30 BG10

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ＮＨ3 とＳｉＨX Ｆ4-X （Ｘ＝０，１，
    ２，３，４）を反応ガスとする熱ＣＶＤ法において反応
    室内での前記反応ガスの圧力を高くして、半導体基板上
    に設けた段差を有するパターンの表面に段差被覆性の高
    い窒化シリコン膜を成膜することを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】 前記反応ガスと不活性ガスとを導入した
    前記反応室内での前記反応ガスの平均自由行程の値が、
    前記半導体基板上に設けた段差を有する複数のパターン
    において隣接するパターンの離間距離よりも小さくなる
    ように前記反応ガスと不活性ガスの全圧力を高くするこ
    とを特徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記半導体基板上に設けた段差を有する
    パターンが配線パターンあるいはトレンチパターンであ
    ることを特徴とする請求項１または請求項２記載の半導
    体装置の製造方法。
  4. 【請求項４】 前記反応ガスがＮＨ3 とＳｉＨ4 であり
    前記反応室内へ導入するＮＨ3 ガス流量／ＳｉＨ4 ガス
    流量比が１３０以上であることを特徴とする請求項１、
    請求項２または請求項３記載の半導体装置の製造方法。
  5. 【請求項５】 ＮＨ3 とＳｉＨ4 を反応ガスとする熱Ｃ
    ＶＤ法において窒化シリコン膜の屈折率をモニター制御
    して半導体基板上に窒化シリコン膜を成膜することを特
    徴とする半導体装置の製造方法。
  6. 【請求項６】 前記屈折率の実数値が１．９８を越えな
    いようにすることを特徴とする請求項５記載の半導体装
    置の製造方法。
  7. 【請求項７】 半導体基板の表面に形成した拡散層ある
    いは半導体基板上に形成した下層配線に被着する第１の
    層間絶縁膜をシリコン酸化膜で形成する工程と、前記第
    １の層間絶縁膜上に互いに並行する上層配線を配設し窒
    化シリコン膜で構成される保護絶縁膜を前記上層配線の
    上面と側面に形成する工程と、前記保護絶縁膜をエッチ
    ングマスクの一部としたドライエッチングで前記第１の
    層間絶縁膜を貫通し前記拡散層あるいは下層配線に達す
    るコンタクト孔を形成する工程とを含み、前記窒化シリ
    コン膜の形成を請求項１乃至請求項６のいずれか１項に
    記載の窒化シリコン膜の成膜で行うことを特徴とする半
    導体装置の製造方法。
  8. 【請求項８】 半導体基板の表面に形成した拡散層ある
    いは半導体基板上に形成した下層配線に被着する第１の
    層間絶縁膜をシリコン酸化膜で形成する工程と、前記第
    １の層間絶縁膜上に互いに並行する上層配線を配設し前
    記上層配線の上面と側面に窒化シリコン膜で構成される
    保護絶縁膜を形成する工程と、前記第１の層間絶縁膜上
    であって前記保護絶縁膜を被覆するように第２の層間絶
    縁膜をシリコン酸化膜で形成する工程と、前記第２の層
    間絶縁膜上にコンタクト孔パターンを有するレジスト膜
    を形成し、前記レジスト膜をエッチングマスクとしたド
    ライエッチングで前記第２の層間絶縁膜を貫通させ、続
    けて前記保護絶縁膜をエッチングマスクとし前記第１の
    層間絶縁膜をドライエッチングして前記拡散層あるいは
    下層配線に達するコンタクト孔を形成する工程とを含
    み、前記窒化シリコン膜の形成を請求項１乃至請求項６
    のいずれか１項に記載の窒化シリコン膜の成膜で行うこ
    とを特徴とする半導体装置の製造方法。
  9. 【請求項９】 半導体基板の主面から内部に延在する溝
    を形成しキャパシタの一電極とする工程と、前記溝の内
    面と前記半導体基板表面とを被覆する窒化シリコン膜を
    請求項１乃至請求項６のいずれか１項に記載の窒化シリ
    コン膜の成膜で形成し容量絶縁膜とする工程と、前記窒
    化シリコン膜上にキャパシタの対向電極を形成する工程
    と、を含むことを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100427035B1 (ko) * 2002-06-29 2004-04-14 주식회사 하이닉스반도체 자기정렬콘택 결함을 방지할 수 있는 반도체소자 제조방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198368A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
KR100472518B1 (ko) * 2002-09-30 2005-03-10 주식회사 유진테크 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법
US7780865B2 (en) * 2006-03-31 2010-08-24 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
US9564309B2 (en) 2013-03-14 2017-02-07 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9824881B2 (en) 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9362109B2 (en) 2013-10-16 2016-06-07 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US9576790B2 (en) 2013-10-16 2017-02-21 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US9401273B2 (en) 2013-12-11 2016-07-26 Asm Ip Holding B.V. Atomic layer deposition of silicon carbon nitride based materials
US9576792B2 (en) 2014-09-17 2017-02-21 Asm Ip Holding B.V. Deposition of SiN
US10410857B2 (en) 2015-08-24 2019-09-10 Asm Ip Holding B.V. Formation of SiN thin films
US9589846B1 (en) * 2016-01-25 2017-03-07 United Microelectronics Corp. Method of forming semiconductor device
US11056353B2 (en) 2017-06-01 2021-07-06 Asm Ip Holding B.V. Method and structure for wet etch utilizing etch protection layer comprising boron and carbon
US10580645B2 (en) 2018-04-30 2020-03-03 Asm Ip Holding B.V. Plasma enhanced atomic layer deposition (PEALD) of SiN using silicon-hydrohalide precursors
KR20220081905A (ko) 2020-12-09 2022-06-16 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 증착용 실리콘 전구체

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4027447B2 (ja) * 1996-04-24 2007-12-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US5960291A (en) * 1997-08-08 1999-09-28 Advanced Micro Devices, Inc. Asymmetric channel transistor and method for making same
KR100328810B1 (ko) * 1999-07-08 2002-03-14 윤종용 반도체 장치를 위한 콘택 구조 및 제조 방법
US6338993B1 (en) * 1999-08-18 2002-01-15 Worldwide Semiconductor Manufacturing Corp. Method to fabricate embedded DRAM with salicide logic cell structure
US6383906B1 (en) * 1999-08-19 2002-05-07 Advanced Micro Devices, Inc. Method of forming junction-leakage free metal salicide in a semiconductor wafer with ultra-low silicon consumption

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100427035B1 (ko) * 2002-06-29 2004-04-14 주식회사 하이닉스반도체 자기정렬콘택 결함을 방지할 수 있는 반도체소자 제조방법

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