JPH01227477A - 不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フローティングゲート電極とシントロールゲ
ート電極を有するトランジスタ社□よりメモリセルが構
成されるＭＰＲＯＭ　　（書換え可能な読゛み出し専用
メモリ）等の不揮発性メモリ装置に関する。　　　　　
　　　　　　　　　　　　　　　、・・・（発明の概要
〕 本発明ｉよ５７□ローテイングゲート電極とコントロー
ルゲート電極を積層させてメモリセルのトランジスタの
ゲート電極とする不揮発性メモリ装置において、段差部
側壁にフローティングゲート電極上これ゛を覆ってコン
トロールゲート電極とを形成し、チャンネル領域を段差
部側壁に形成し、コントロールゲート電極゛の側壁に自
己整合的に絶縁膜を形成して不純物領域と配線とを自己
整合的に接続することにより、メモリセルの函積を小さ
くして不揮発性メモリー置の高集積化を実現するもので
あるｉ　　−” （従来の技術Ｊ フローテングゲート電極とコントロールゲート電極を有
したトランジスタによりメモリセルフ！１＜構成される
ｌ！ＰＲＯ１４′等の不揮発性メモリ装置が知られてい
る。

、第３図は従来の不揮発性メモリ装置の一例を示す・も
ので、四゛図はメモリトランジスタのチャンネル長方向
を断面内に含む断面図である。従来の不揮発性メモリ装
置のメモリセルのメモリトランジスタは、例えばｐ形の
半導体基体（１）の表面に形成されたｎ形のソース領域
（２）及びドレイン領域（３）を有し、それらソース領
域（２）及びドレイン＠域（３）間の基体表向がチャン
ネル領域（勾とされている。このチャンネル領域（４）
上に第１ゲート絶縁膜（５〉を介してフローティングゲ
ート電極（６）が形成され、更にその上に第２ゲート絶
縁Ｉｌ！　（７１を介して他のメモリトランジスタにも
共通なコントロールゲート電極（８）が形成されて成る
。

〔発明が解決しようとする課題〕

このようなフローティングゲート電極とコントロールゲ
ート電極を有したトランジスタによりメモリセルが構成
される不揮発性メモリ装置においても、他の半導体と同
様に高集積化の要求がある。

しかしながら、半導体基体の表面上にトランジスタを形
成する上述した従来のメモリ装置の製造工程では、メモ
リセル面積がフォトリソグラフィ技術で実現できる最小
１ｆＩｔ幅で規定されてしまい、メモリセル面積をより
小さくすることが難しく、メモリセルの微細化や高集積
化が困難であった。

一方、本出願人は先に第４図に示すような不揮発性メモ
リ装置を提案した。この不揮発性メモリ装置は、例えば
ｎ形の半導体基板（１１）上にｐ形のウェル領域（１２
）が積層され、このウェル領域（１２）に溝部（１３）
が形成される。溝部（１３）の上端側と下端側に夫々ｎ
形不純物領域よりなりドレイン領域（１４）及びソース
領域（１５）が形成される。そして溝部（１３）の内側
面及び底面を覆うように形成した第１ゲート絶縁膜（１
６）にフローティングゲート塩−（１７）が形成され、
さらに第２ゲート絶縁ＩＩ（１Ｂ）を介してコントロー
ルゲート電極（１９）が形成され、ソース領域（１５）
及びドレイン領域（１４）間の溝部側壁面にチャンネル
領域（２０）が形成されて構成される。この不揮発性メ
モリ装置では、溝部側壁面をチャンネル領域（２０）と
することで、メモリセル配置において島密度化が期待で
きる。

本発明は、史にメモリセル面積を大幅に縮小し、より高
集積化を可能にした不揮発性メモリ装置を提供するもの
である。

（課題を解決するための手段） 本発明の不揮発性メモリ装置は、半導体基体に形成され
段差部側壁にそれぞれ形成されるフローティングゲート
電極と、このフローティングゲート電極を覆って形成さ
れるコントロールゲート電極を有し、メモリセルのトラ
ンジスタのチャンネル領域を段差部側壁に形成し、コン
トロールゲート電極の側壁に自己整合的に絶縁膜を形成
して不純物領域と配線とを自己整合的に接続して構成す
る。

（作用） 上述の構成によれば、段差部側壁にフローティンゲート
電極、コントロールゲート電極を形成し、その段差部側
壁の半導体基体をチャンネル領域としてメモリセルのト
ランジスタを縦形構造に形成し、さらに配線（いオ）ゆ
るピント線）を不純物領域（いわゆるドレイン領域）と
を自己整合的に接続することにより、セル山積が大幅に
縮小され、メモリセルのより微細化が達成され、高密度
でメモリセルを配置することが可能となる。

Ｃ実施例〕 以下、図面を参照して本発明の不揮発性メモリ装置の一
例をその製法と共に説明する。

先ず、第１図Ａに示ずようにｎ１形のシリコン基板（２
１）上にエピタキシャル成長によってｐ″″形のシリコ
ン半導体層（２２）を形成する。

次に、第１図Ｂ及びＪに示すように、ｐ−半導体層（２
２）において２つのトランジスタを形成すべき素子形成
領域部（２６）を残すように各領域部（２６）間に通常
のＬＯＧＯ５（選択酸化）法による酸化膜（以下ＬＯＧ
Ｏ５酸化膜）という）（２３）を形成する。このＬＯＧ
Ｏ５酸化膜（２３）はいわゆる素子間分離領域となるも
のである。しかる後、フォトレジスト層（２４）をマス
クにしてｎ形不純物をイオン注入して各素子形成領域部
（２６）のｐ−半導体層（２２）の表面にｎ＋ドレイン
領域（２５）を形成する。なお、ｎ＋シリコン基板（２
１）はソース領域となるものである。素子形成領域部（
２６）は、四角形状に形成すると共に、縦横方向に所定
ピッチをもって配列形成する。

次に、第１図Ｃ及びＫに示すように横方向に配列する各
ドレイン領域（２５）の中央部を横切るように共通のフ
ォトレジスト層（２７）をドレイン領域（２５）上に被
着形成した後、このフォトレジスト層（２７）とＬＯＧ
Ｏ５酸化Ｎｉ１（２３）とをマスクとして、例えばＲＩ
Ｅ　（反応性イオンエツチング）法により溝部（２８）
を形成する。このとき溝部（２８）は１つの素子形成領
域部（２６）において２つ形成される。

次に、第１図り及びＬに示すようにフォトレジスト層（
２７）を除去する。

次に、第１図Ｅ示ずように両溝部（２８）の内側面を含
むにうに例えば５ｉ（ｈ　に、りなる第１ゲート絶縁１
！！（２９）を形成して、この第１ゲート絶ｉ膜（２９
）上にフローティングゲート電極となる第２層多結晶シ
リコン膜＊　（３０）を例えばＣＶＤ　（化学気相成長
）法により被着形成する。

次に、Ｉ８１図Ｆに示すように、全曲エツチング又はレ
ジストエツチングバンク等を用いて第１　Ｆ！多結晶シ
リコンｌｉ！！（３Ｇ）を溝部（２８）内にのみ残るよ
うにバターニングして溝部（２８）内にこの第１層多結
晶シリコン膜よりなるフローティングゲート電極（３０
１１）を形成する０次いでフローティングゲート電極（
３０Ｆ）を覆うように例えば５ｉ（ｈよりなる第２ゲー
ト絶縁Ｉｓｉ！（３１）を形成した後、この第２ゲート
絶縁股（３１）上にコントロールゲート電極となる１１
８２層多結晶シリコン膜（３２）を例えばｃｖｐ法によ
り形成し、更に第２層多結晶シ！Ｊ　：１７１％　（３
２）　０３表面ニ５ｉＯｚ　等ノ絶１ｍｌ’Ｊ！　（３
３）を形成する。

次に、第１１！ＩＧ及びＭに示すように、夫々の溝部（
２８）上を這うように絶縁ＩＩ！（３２）上にフォトレ
ジスト層（３４）を被着形成する。このフォトレジスト
層（３４）は横方向に配列せる溝部（２８）に共通とな
るように帯状に形成される０次いでフォトレジストＪｍ
ｌ！　（３４）をマスクとして絶縁ＩＩＩ！（３３）及
び第２層多結晶シリコン秋（３２）を選択的にエツチン
グ除去し、第２層多結晶シリコン膜よりなる帯状のコン
トロールゲート電極（３２Ｃ）を形成する。このコント
ロールゲート電極（３２Ｃ）がワード線となる。

次に、第１図Ｈに不すように全面に絶縁膜例えば５ｉ０
２映（３５）を被着形成する。

次に、絶縁膜（３５）に対して例えばＲＩＭ法により全
面エツチングし、自己整合によって両コントロールゲー
ト奄ｅ！１（３２Ｃ）の相対向する側壁に５ｉ（ｈ側壁
部（３５Ｓ）を形成すると共に両コントロールゲート電
極（３２Ｃ）間に位置するドレイン領域（２５）が臨む
ようなコンタクト孔（３６）を形成する０次いで、全面
にＡｊ＠着し、之をバターニングしてドレイン領域（２
５）と自己整合的に接続され、ワード線と直交する方向
に延びるビット１Ｊｉｌ（３７）を形成する。

斯くして、第１図１及びＮに示すように溝部（２８）の
底面にソース領域（２１）が形成され、溝部（２８）の
上部片側にドレイン領域（２５）が形成されると共に溝
部（２８）のドレイン餉域側を除く上部他側がＬＯＣＯ
５酸化Ｉ！（２３）で囲われ、溝部（２８）の内側面を
含んで第１ゲート絶縁躾（２９）、フローティングゲー
ト電極（３０Ｆ）、第２ゲート絶縁躾（３１）及びコン
トロールゲート電極（３２Ｃ）が形成され、さらにコン
トロールゲート電極（３２Ｃ）の側壁に５ｉ（ｈ側壁部
（３５Ｓ）が自己整合的に形成されてＡｊによるビット
線（３７）とドレイン領域（２５）とが自己整合的に接
続され、溝部（２８）内の側壁部をチャンネル領域（３
８）とした縦形のメモリセル（３９）が縦横方向に複数
配列形成された不揮発性メモリ装置（４０）を得る。

向、一般に不揮発性メモリ装置においては周辺回路をＣ
−ＭＯＳで構成する。Ｃ−ＭＯＳを形成する場合には、
半導体基板としてはｐ形基板が使用される。従って、上
剥の第１図においてｐ−半導体層（２２）を含むｎ＋シ
リコン基板（２１）に代えて、例えばｐ形シリコン基板
にソース領域となるｎ４″埋込み層を形成し、その上に
ｐ″″″エピタキシヤル層成した基板を用いるを可とす
る。

ここで、第２図の最終的に得られるメモリセル（３９）
のセル面積５−ＬＸＷは次の様にして設定する。

Ｌ＝Ｌｔ　＋Ｌ２　＋２Ｌ３ Ｌｌ　：　　Ａｎビット線（３７）　とドレイン領域（
２５）　との自己整合的コンタクトに必要な寸法 Ｌ２　：溝部（２８）が加工できる最小寸法Ｌ３　：コ
ントロールゲート電極（３２Ｃ）と溝部（２８）の合わ
せマージンの最小寸法Ｗ−Ｗｔ　＋　２　Ｗ２ Ｗ！　：溝部（２８）が加工できる鮭小寸法Ｗ２：隣り
合う溝部（２８）がパンチスルーしないだけの最小寸法 以上のように設定することによってり、Ｗが最小に設定
できる。

かかるメモリセル（３９）によれば、基板に一側がｔｏ
ｃｏｓ　＠化膜（２３）で規制された溝部（２８）を形
成し、その段差部１Ｊ’ｌ壁即ち溝部（２８）の他側の
内側壁をチャンネル９Ｉ４域（３Ｂ）となるように縦形
構造とし、且つコントロールゲート電極（３２Ｃ）に５
Ｌ（ｈ側壁部（３５Ｓ）を設けてビット線（３７）とド
レイン領域（２５）を自己整合的に接続し、Ｗ。

Ｌを上記最小寸法で設定するにうに構成したことにより
、セル面積を大幅に縮小することができる。

また、製造に際してもパターンの線幅制御、合わせ制御
を必要とする上程も減少させることができる。従って、
高集積の不揮発性メモリ装置を得ることができる。

〔発明の効果〕

本発明によれば、不揮発性メモリを縦形構造に形成し、
且つ配線（ビット線）とドレイン領域とを自己整合的に
接続することにより、メモリセル面積を大幅に縮小する
ことができ、メモリセルを微細化することができる。従
って、ｌ！ＦＲＯＭ等の不揮発性メモリ装置のより高集
積化が可能となるものである。

【図面の簡単な説明】

第１図Ａ〜ｌは本発明による不揮発性メモリ装置の一例
を示す工程順のＷｒ面図、第１図Ｊ、に、Ｌ。 Ｍ及びＮは夫々！８１図Ｈ，Ｃ，Ｌ）、　Ｇ及び１の平
面図、第２図は本発明に係るメモリセルの平面図、第３
図は従来の不揮発性メモリ装置の例を示す断面図、第４
図は縦形構造の不揮発性メモリ装置の例を示すｌｌｊｉ
面図である。 （２１）は半導体基板、（２２）はｐ″″半導体層、（
２５）　はドレイン領域、（２９）　は第１ゲート絶縁
膜、（３０Ｆ）はフローティングゲート電極、（３１）
は！８２ゲー！・絶縁秋、（３２Ｃ）はコントロールゲ
ート電極、（３７）はビット線である。

Claims (1)

1. 【特許請求の範囲】 半導体基体に形成された段差部側壁にそれぞれ形成され
   るフローティングゲート電極と、該フローティングゲー
   ト電極を覆って形成されるコントロールゲート電極を有
   し、 メモリセルのトランジスタのチャンネル領域は上記段差
   部側壁に形成され、 上記コントロールゲート電極の側壁に自己整合的に絶縁
   膜が形成されて不純物領域と配線とが自己整合的に接続
   されて成る不揮発性メモリ装置。