KR20070000015A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20070000015A
KR20070000015A KR1020050055033A KR20050055033A KR20070000015A KR 20070000015 A KR20070000015 A KR 20070000015A KR 1020050055033 A KR1020050055033 A KR 1020050055033A KR 20050055033 A KR20050055033 A KR 20050055033A KR 20070000015 A KR20070000015 A KR 20070000015A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor device
manufacturing
region
dopant
Prior art date
Application number
KR1020050055033A
Other languages
English (en)
Other versions
KR20060135985A (ko
Inventor
오재근
황선환
이진구
노재성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050055033A priority Critical patent/KR20070000015A/ko
Publication of KR20060135985A publication Critical patent/KR20060135985A/ko
Publication of KR20070000015A publication Critical patent/KR20070000015A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 115In 도펀트를 이용한 SSR 웰 형성용 임플란트 공정시 활성화율을 높혀 안정화된 웰 도핑 프로파일을 얻을 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 스크린 산화막이 형성된 기판을 제공하는 단계와, 상기 기판 내에 불순물 도펀트를 주입시키는 단계와, 상기 기판의 광 흡수율 파장과 동일한 파장 대역을 갖는 램프를 이용한 열처리공정을 실시하여 상기 기판 내에 주입된 상기 도펀트를 일정 영역으로 확산시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 구동회로에 사용되는 CMOS(Complementary Metal Oxide Semiconductor) 소자에 적용되고 있는 SSR(Super Steep Retrograded) 웰(well) 형성용 임플란트 공정시 안정적인 웰 도핑 프로파일(well doping profile)을 얻을 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근에는 반도체 소자의 고집적화에 따라 MOS(Metal Oxide Semiconductor) 소자의 디자인 룰(design rule) 또한 감소하고 있는 추세에 있다. 이러한 디자인 룰의 감소에 대응하여 MOS 소자를 소형화시킬 때 고려하여야 할 사항은 게이트 절연막 두께의 박막화, 회로와 소자 간의 관계, 소스/드레인 영역 및 채널영역의 안정화 등이 있다.
이중, 채널영역의 안정화 측면에서 살펴보면 다음과 같다. 소자가 미세화될 수록 채널 길이가 감소되어 단채널효과(Short Channel Effect)가 증가하는 바, 이러한 단채널효과를 감소시키기 위해서는 얕은 접합(shallow junction)을 형성해야 한다.
이 경우 소스/드레인 영역의 확장과 게이트 전극과의 중첩(overlap) 문제로 인하여 외부 저항값이 증가하게 되어 트랜지스터의 포화 전류(saturation current) 값을 악화시키게 된다. 이처럼 소스/드레인 영역의 확장과 게이트 전극과의 중첩으로 인해 발생되는 단채널효과를 보상하기 위해서는 채널영역의 도핑 프로파일을 개선시켜 주어야 한다. 이를 위해 SSR 웰 공정과 할로 임플란트(Halo implant) 공정이 제안되었다.
이하, 도 1a 내지 도 1c를 참조하여 종래기술에 따른 SSR 웰 공정을 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, PMOS 소자 형성될 영역(PMOS)과 NMOS 소자가 형성될 영역(NMOS)으로 정의된 기판(10) 내에 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(2)을 형성한 후 기판(10) 상에 스크린 산화막(screen oxide, 3)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 마스크 공정을 실시하여 기판(10)의 일부 영역이 노출되는 이온 주입 마스크(4)를 형성한다. 그런 다음, 이온 주입 마스크(4)를 이용한 임플란트(5)를 실시하여 기판(1) 내에 SSR 웰(미도시)을 형성한다. 이때, 임플란트(5)는 p형 도펀트(p-type dopant)로서 질량수가 115인 인듐(Indium; In)을 사용한다.
이어서, 도 1c에 도시된 바와 같이, 이온 주입 마스크(4)와 스크린 산화막(3)을 제거한다. 그런 다음, 기판(1) 상부에 게이트 전극(11)을 형성한다. 이때, 게이트 전극(11)은 게이트 절연막(7), 폴리 실리콘막(8), 텅스텐 실리사이드층(9) 및 하드 마스크(10)로 이루어진다. 그런 다음, 소스/드레인 이온주입공정을 실시하여 게이트 전극(11)의 양측벽으로 노출된 기판(1) 내에 소스/드레인 영역(12)을 형성한다.
상기에서 설명한 바와 같이, SSR 웰 형성공정시 도펀트로 사용되는 115In은 기존 11B(Boron) 대비 무거운 AMU(Atomic Mass Unit) 때문에 스트래글링(straggling)이 적다. 그리고 작은 확산력 때문에 확산이 억제되어 채널 도핑 프로파일이 플랫(flat)하지 않고 스팁(steep)해져 SSR 웰 형성에 유리하다고 알려져 있다.
그러나, 115In은 다음과 같은 단점을 가지고 있다. 첫째, 115In은 실리콘과의 결합력이 낮다. 115In은 낮은 용해성(low solubility) 때문에 실리콘과의 결합력이 낮다. 둘째, 115In은 실온 상태에서 실리콘과 결합된 상태로 유지되기 때문에 동작전압이 낮은 DRAM(Dynamic Random Access Memory) 소자의 경우에서는 활성화시키는데 한계가 있다. 세째, 115In은 11B에 비해 거의 10배 이상의 질량수를 갖기 때문에 임플란트 공정시 실리콘 기판에 결함(6, 도1c참조)이 발생된다. 이후, 실리콘 기판의 결함을 보상하기 위하여 열처리 공정을 진행한다 하더라도 그 결합을 보상하는데는 한계가 있다.
이처럼 115In에 기인한 문제점을 해결하기 위한 일환으로 후속 열처리 공정으로 RTA(Rapid Temperature Anneal) 공정을 진행하고 있으나, 그 효과는 거의 미흡하다. 이는, 기존 RTA 장비에서 사용되는 텅스텐 할로겐 램프(W halogen lamp) 특성 때문이다. 텅스텐 할로겐 램프는 파장 1㎛ 부근의 피크(peak)를 지닌 광을 조사하여 실리콘 기판을 가열한다. 실리콘의 광 흡수성은 가시광선 영역에서는 높지만 적외선 영역에서는 투과가 많이 일어나기 때문에 가열 효율이 낮다. 하지만, 도 2 및 도3에 도시된 바와 같이 600℃ 이상에서 적외선 영역의 흡수율은 향상되기 시작하여 800℃ 이상에서는 적외선 영역의 광의 흡수가 높은 상태로 변하기 때문에 초 단위의 RTA 공정시 효과를 얻을 수 있다.
그러나, 기판의 온도가 적어도 600℃ 이상으로 도달하기 위해서는 그 만큼 RTA 공정시간이 증대되게 된다. 이처럼 RTA 공정시간이 증대되는 경우 기판 내에 이미 주입되어 있는 비교적 작은 AMU를 갖는 도펀트가 확산되어 도핑 프로파일이 변형되는 문제가 발생되게 된다. 예컨대, SSR 웰 형성공정에 선행하여 기판 내에 웰 영역을 형성하기 위한 웰 임플란트 공정이 필수적으로 이루어진다. 보통 웰 임플란트 공정은 115In에 대비하여 매우 작은 AMU를 갖는 도펀트를 사용하는 것이 보편적이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 115In 도펀트를 이용한 SSR 웰 형성용 임플란트 공정시 활성화율을 높혀 안정화된 웰 도핑 프로파일을 얻을 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 스크린 산화막이 형성된 기판을 제공하는 단계와, 상기 기판 내에 불순물 도펀트를 주입시키는 단계와, 상기 기판의 광 흡수율 파장과 동일한 파장 대역을 갖는 램프를 이용한 열처리공정을 실시하여 상기 기판 내에 주입된 상기 도펀트를 일정 영역으로 확산시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, NMOS 영역과 PMOS 영역으로 정의된 기판을 제공하는 단계와, 상기 기판의 액티브 영역에 스크린 산화막을 형성하는 단계와, 상기 PMOS 영역 및 상기 NMOS 영역 중 적어도 어느 하나의 영역의 상기 기판 내에 불순물 도펀트를 주입시키는 단계와, 상기 기판의 광 흡수율 파장과 동일한 파장 대역을 갖는 램프를 이용한 열처리공정을 실시하여 상기 기판 내에 주입된 상기 도펀트를 일정 영역으로 확산시키는 단계와, 상기 스크린 산화막을 제거하는 단계와, 상기 NMOS 영역과 상기 PMOS 영역에 각각 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4a 내지 도 4d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 CMOS(Complementary Metal Oxide Semiconductor) 소자의 공정 단면도이다.
먼저, 도 4a에 도시된 바와 같이, NMOS 소자가 형성되는 NMOS 영역(NMOS)과 PMOS 소자가 형성되는 PMOS 영역(PMOS)으로 정의된 기판(21) 내에 STI 공정을 실시하여 소자 분리막(22)을 형성한다. 이러한 소자 분리막(22)을 통해 필드영역과 액티브영역이 정의된다.
이어서, 기판(21) 상부에 산화공정을 실시하여 스크린 산화막(23)을 형성한다.
이어서, 도 4b에 도시된 바와 같이, 기판(21) 상부에 감광막을 도포한 후 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 NMOS 영역(NMOS)은 닫히고, PMOS 영역(PMOS)의 액티브영역이 개방되는 이온 주입 마스크(24)를 형성한다.
이어서, 이온 주입 마스크(24)를 이용한 SSR 웰 형성용 임플란트 공정(25)을 실시하여 기판(21) 내의 소정 영역(26)에 도펀트를 주입한다. 이때, 임플란트 공정(25)은 115In 도펀트를 이용하여 80~250KeV의 이온 주입 에너지와 0~10°의 틸트(tilt)로 실시한다. 여기서, 115In 도펀트의 도즈량(dose)은 1E12~1E14atoms/cm3로 한다.
이어서, 도 4c에 도시된 바와 같이, 스트립 공정을 실시하여 이온 주입 마스크(24)을 제거한다.
이어서, RTP(Rapid Temperature Process) 공정(27)을 실시하여 주입된 115In 도펀트를 확산시켜 SSR 웰 영역(26a)을 형성한다. 이때, RTP 공정(27)은 임플란트 공정(25, 도2b참조)시 발생되는 기판(21)의 결함을 치유하는 동시에 115In 도펀트의 활성화율을 높이기 위하여 기판(21)의 광 흡수 파장과 유사한 범위 내의 파장을 갖는 램프, 바람직하게는 Xe 램프를 이용하여 실시한다. 또한, RTP 공정(17)은 N2, O2 및 NH3와 같은 일군의 가스 중 선택된 가스 분위기에서 900~1200℃의 온도로 0~1초 동안 실시한다. 그리고, 이러한 RTP 공정(27)은 1~30회 동안 반복적으로 실시한다.
한편, 도 5에 도시된 바와 같이, 실리콘 기판의 광 흡수 파장대는 300~1100nm 범위를 가지며, 특히 300~500nm 파장대에서 높은 광 흡수율(absorption coefficient)을 나타낸다. 따라서, 본 발명에서는 300~500nm 파장을 갖는 램프를 사용하는 것이 바람직하다.
이어서, 도 4d에 도시된 바와 같이, 세정공정을 통해 스크린 산화막(23)을 제거한다. 이때, 스크린 산화막(23)은 불산을 이용한 습식식각공정으로 제거하는 것이 바람직하다. 불산을 이용한 습식식각공정을 실시함에 따라 스크린 산화막(23)이 제거된 기판(21) 상에는 실리콘 원자가 불산 내의 수소 원자와 댕글링 본드(dangling bond)를 이루게 되어 기판(21) 표면 상에 자연 산화막과 같은 기타 불순물막이 형성되지 않게 된다.
이어서, PMOS 영역(PMOS)과 NMOS 영역(NMOS)에 PMOS 및 NMOS 소자용 게이트 전극(32)을 각각 형성한다. 이때, 게이트 전극(32)은 게이트 절연막(28), 폴리 실리콘막(29), 텅스텐 실리사이드층(30)(또는, 텅스텐층) 및 하드 마스크(31)로 이루어진다. 이때, 폴리 실리콘막(29)은 언도프트(undoped) 또는 도프트(doped) 폴리 실리콘막으로 형성한다.
이어서, 게이트 전극(32)의 양측벽에 스페이서(spacer, 미도시)를 형성할 수도 있다.
이어서, PMOS 영역(PMOS)과 NMOS 영역(NMOS)에 각각 마스크 공정 및 소스/드레인 형성용 임플란트 공정을 실시하여 소스/드레인 영역(33)을 형성한다. 이때, 소스/드레인 영역(33)은 각 게이트 전극(32)의 양측벽으로 노출된 액티브 영역에 형성된다. 예컨대, PMOS 영역(PMOS)에는 보론(Boron, B) 도펀트를 주입시켜 형성하고, NMOS 영역(NMOS)에는 인(Phosphorus; P) 또는 아세닉(Asenic, As)도펀트를 주입시켜 형성한다.
상기에서 설명한 본 발명의 바람직한 실시예에서는 SSR 웰 형성용 임플란트 공정(25)을 PMOS 영역(PMOS)에만 실시하는 것으로 기재되어 있으나, 이는 설명의 편의를 위한 것으로, PMOS 영역(PMOS) 대신에 NMOS 영역(NMOS)에만 임플란트 공정(25)를 실시하거나, NMOS 영역(NMOS) 및 PMOS 영역(PMOS)에 모두 실시할 수도 있다.
상기에서 설명한 바와 같이 Xe 램프를 이용하여 RTP 공정을 실시하여 SSR 웰을 형성하는 경우, 도 6에 도시된 바와 같이 텅스텐 할로겐 램프를 이용하여 RTA 공정을 실시하는 종래기술에서와 같이 단채널효과가 최소화됨을 알 수 있다. 그러나, 텅스텐 할로겐 램프는 실리콘 기판의 광 흡수율이 낮아 RTA 공정시간이 증대되고, 이로 인하여 기판 내에 이미 주입되어 있는 비교적 작은 AMU를 갖는 도펀트가 확산되어 도핑 프로파일이 변형되는 문제가 발생되는데 반해, 본 발명은 기판의 광 흡수율이 높은 파장대를 갖는 Xe 램프를 이용한 RTP 공정을 실시함에 따라 종래기술에서 발생하는 도핑 프로파일이 변형되는 것과 같은 문제점이 전혀 발생되지 않는다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 기판의 광 흡수율이 높은 파장대를 갖는 Xe 램프를 이용한 RTP 공정을 실시하여 SSR 웰을 형성함으로써 115In 도펀트를 이용한 SSR 웰 형성용 임플란트 공정시 활성화율을 높혀 안정화된 웰 도핑 프로파일을 얻을 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 2는 종래기술에 따른 반도체 소자의 제조방법으로 형성된 반도체 소자를 도시한 SEM 사진.
도 3은 종래기술에 따른 반도체 소자의 제조방법으로 형성된 반도체 소자의 특성 그래프.
도 4a 내지 도 4d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법으로 형성된 반도체 소자의 특성 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 21 : 기판
2, 22 : 소자 분리막
3, 23 : 스크린 산화막
4, 24 : 이온 주입 마스크
7, 28 : 게이트 절연막
8, 29 : 폴리 실리콘막
9, 30 : 텅스텐 실리사이드층
10, 31 : 하드 마스크
11, 32 : 게이트 전극
12, 33 : 소스/드레인 영역

Claims (13)

  1. 스크린 산화막이 형성된 기판을 제공하는 단계;
    상기 기판 내에 불순물 도펀트를 주입시키는 단계; 및
    상기 기판의 광 흡수율 파장과 동일한 파장 대역을 갖는 램프를 이용한 열처리공정을 실시하여 상기 기판 내에 주입된 상기 도펀트를 일정 영역으로 확산시키는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. NMOS 영역과 PMOS 영역으로 정의된 기판을 제공하는 단계
    상기 기판의 액티브 영역에 스크린 산화막을 형성하는 단계;
    상기 PMOS 영역 및 상기 NMOS 영역 중 적어도 어느 하나의 영역의 상기 기판 내에 불순물 도펀트를 주입시키는 단계;
    상기 기판의 광 흡수율 파장과 동일한 파장 대역을 갖는 램프를 이용한 열처리공정을 실시하여 상기 기판 내에 주입된 상기 도펀트를 일정 영역으로 확산시키는 단계;
    상기 스크린 산화막을 제거하는 단계;
    상기 NMOS 영역과 상기 PMOS 영역에 각각 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 양측으로 노출된 상기 기판 내에 소스/드레인 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 램프는 300~500nm 범위의 파장대역을 갖는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 램프는 Xe 램프인 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 불술물 도펀트는 In인 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 In은 80~250KeV 이온 주입 에너지에 의해 상기 기판 내에 주입되는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 In의 도즈량은 1E12~1E14atoms/cm3인 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 In은 1~10 틸트로 상기 기판 내에 주입되는 반도체 소자의 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 열처리 공정은 RTP 공정으로 실시하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 RTP 공정은 900~1200℃의 온도 범위 내에서 실시하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 RTP 공정은 1~3초 동안의 어닐타임을 갖는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 RTP 공정은 1~30회 동안 반복되는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 RTP 공정은 N2, O2 및 NH3와 같은 일군의 가스 중 선택된 가스 분위기 내에서 실시하는 반도체 소자의 제조방법.
KR1020050055033A 2005-06-24 2005-06-24 반도체 소자의 제조방법 KR20070000015A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050055033A KR20070000015A (ko) 2005-06-24 2005-06-24 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050055033A KR20070000015A (ko) 2005-06-24 2005-06-24 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20060135985A KR20060135985A (ko) 2007-01-02
KR20070000015A true KR20070000015A (ko) 2007-01-02

Family

ID=37868033

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050055033A KR20070000015A (ko) 2005-06-24 2005-06-24 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20070000015A (ko)

Similar Documents

Publication Publication Date Title
US6475888B1 (en) Method for forming ultra-shallow junctions using laser annealing
JP2009272423A (ja) 半導体装置及びその製造方法
US6051459A (en) Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate
KR100396709B1 (ko) 반도체 소자의 제조방법
JPH09186245A (ja) 半導体素子の製造方法
JP3123465B2 (ja) Ｍｉｓトランジスタの製造方法
JP2005340329A (ja) 半導体装置およびその製造方法
US7033879B2 (en) Semiconductor device having optimized shallow junction geometries and method for fabrication thereof
KR100677774B1 (ko) 반도체 소자의 제조방법
KR20070000015A (ko) 반도체 소자의 제조방법
JPH10256549A (ja) 半導体装置及びその製造方法
KR20060135985A (ko) 반도체 소자의 제조방법
KR100897821B1 (ko) 반도체 소자 제조 방법
JP2001196469A (ja) 半導体装置の製造方法
CN101740391B (zh) Nmos晶体管的制作方法
CN109346409B (zh) 半导体器件与其制作方法
KR100691491B1 (ko) 반도체 소자의 듀얼 게이트 및 그 형성방법
JP3311082B2 (ja) 半導体装置の製造方法
KR100639023B1 (ko) 반도체 소자의 제조 방법
JPH11150118A (ja) 半導体装置の製造方法
KR100600243B1 (ko) 반도체 소자의 제조 방법
JPH0575045A (ja) 半導体装置の製造方法
KR100898257B1 (ko) 반도체 소자의 제조방법
JPH08195489A (ja) Ｍｏｓ型半導体装置の製造方法
KR100877099B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application