JP2002026275A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
Abstract
(57)【要約】
【課題】 集積回路に低電圧動作のトランジスタと高耐
圧動作のトランジスタを混載させる場合、低電圧動作の
トランジスタと高耐圧動作のトランジスタではゲート酸
化膜厚を変えて、低電圧動作のトランジスタには薄いゲ
ート酸化膜を高耐圧動作のトランジスタには厚いゲート
酸化膜を形成していた。このような構成にした場合、ゲ
ート酸化工程を２度行わなければならず、工程増加にな
っていた。 【解決手段】 ＳＯＩ層を貫通し、支持基板１上の絶縁
膜２まであけられたホール４と、前記ホール４と酸化膜
で囲まれたＳＯＩ層３から構成されるゲート電極と、支
持基板１上の絶縁膜２で構成されるゲート酸化膜と、ホ
ールの底面で支持基板１上の絶縁膜２に接する部分に形
成されたソース・ドレイン領域５、６からなるトランジ
スタを形成する。
圧動作のトランジスタを混載させる場合、低電圧動作の
トランジスタと高耐圧動作のトランジスタではゲート酸
化膜厚を変えて、低電圧動作のトランジスタには薄いゲ
ート酸化膜を高耐圧動作のトランジスタには厚いゲート
酸化膜を形成していた。このような構成にした場合、ゲ
ート酸化工程を２度行わなければならず、工程増加にな
っていた。 【解決手段】 ＳＯＩ層を貫通し、支持基板１上の絶縁
膜２まであけられたホール４と、前記ホール４と酸化膜
で囲まれたＳＯＩ層３から構成されるゲート電極と、支
持基板１上の絶縁膜２で構成されるゲート酸化膜と、ホ
ールの底面で支持基板１上の絶縁膜２に接する部分に形
成されたソース・ドレイン領域５、６からなるトランジ
スタを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、支持基板上に絶縁
膜を介して設けられた半導体膜上（ＳＯＩ）に形成され
る半導体集積回路に関する。
膜を介して設けられた半導体膜上（ＳＯＩ）に形成され
る半導体集積回路に関する。
【０００２】
【従来の技術】図３（１）にＳＯＩ層上に設けられた従
来のトランジスタの構造を示す。トランジスタは絶縁膜
２が設けられた支持基板１上に形成されており、ポリシ
リコンゲート電極２０、ゲート絶縁膜２１、ソース・ド
レイン領域２２、２３、ＬＯＣＯＳ２６、コンタクト２
４、２５、層間絶縁膜２７、金属配線２８、２９を備え
ている。ここで、低電圧動作を目指したトランジスタで
はＳＯＩ層の厚さは１００ｎｍ以下、支持基板上の絶縁
膜の厚さは１００ｎｍ程度となる。ＳＯＩ層が非常に薄
いため、ソース・ドレイン領域２２、２３は支持基板１
上の絶縁膜２まで達している。さらに低電圧動作を行う
ためにゲート絶縁膜２１も非常に薄くなっている。
来のトランジスタの構造を示す。トランジスタは絶縁膜
２が設けられた支持基板１上に形成されており、ポリシ
リコンゲート電極２０、ゲート絶縁膜２１、ソース・ド
レイン領域２２、２３、ＬＯＣＯＳ２６、コンタクト２
４、２５、層間絶縁膜２７、金属配線２８、２９を備え
ている。ここで、低電圧動作を目指したトランジスタで
はＳＯＩ層の厚さは１００ｎｍ以下、支持基板上の絶縁
膜の厚さは１００ｎｍ程度となる。ＳＯＩ層が非常に薄
いため、ソース・ドレイン領域２２、２３は支持基板１
上の絶縁膜２まで達している。さらに低電圧動作を行う
ためにゲート絶縁膜２１も非常に薄くなっている。
【０００３】近年、半導体集積回路の低消費電力化が要
求され、内部回路の低電圧動作化が進んでいる。信号処
理等のデジタル回路部は低電圧化に移行しやすいが、イ
ンターフェースの部分、例えば表示部や無線送受信部は
低電圧化が困難である。そのため、インターフェースの
部分は高い電圧のままで動作させることになる。ここで
低電圧動作するトランジスタで構成される半導体集積回
路にインターフェース回路等を混載させるためには、図
３（２）に示すように高い電圧を扱うトランジスタのゲ
ート絶縁膜３０だけを厚くする方法が取られる。このよ
うな構成にすることで、ゲート絶縁膜の耐圧が確保さ
れ、信頼性も向上する。
求され、内部回路の低電圧動作化が進んでいる。信号処
理等のデジタル回路部は低電圧化に移行しやすいが、イ
ンターフェースの部分、例えば表示部や無線送受信部は
低電圧化が困難である。そのため、インターフェースの
部分は高い電圧のままで動作させることになる。ここで
低電圧動作するトランジスタで構成される半導体集積回
路にインターフェース回路等を混載させるためには、図
３（２）に示すように高い電圧を扱うトランジスタのゲ
ート絶縁膜３０だけを厚くする方法が取られる。このよ
うな構成にすることで、ゲート絶縁膜の耐圧が確保さ
れ、信頼性も向上する。
【０００４】また、低電圧動作を目指したトランジスタ
では、静電気対策が問題となる。トランジスタの構造が
低電圧動作になっているため、静電気のような高電圧が
入るとすぐに破壊に至ってしまう。そのため、静電気を
逃がすために保護トランジスタを付加するが、ＳＯＩ層
厚が薄く、ソース・ドレイン領域２２、２３が支持基板
１上の絶縁膜２まで達しているため、ＰＮ接合の接合面
積はバルクデバイスに比べて非常に小さい。このため、
保護トランジスタの大きさは非常に大きいものとなる。
またＳＯＩデバイスは、周りを酸化膜で覆われているた
め、負の静電気が入ったときの電流パスがない。このた
め、負の静電気に対応するためのダイオードを更に付加
しなければならない。
では、静電気対策が問題となる。トランジスタの構造が
低電圧動作になっているため、静電気のような高電圧が
入るとすぐに破壊に至ってしまう。そのため、静電気を
逃がすために保護トランジスタを付加するが、ＳＯＩ層
厚が薄く、ソース・ドレイン領域２２、２３が支持基板
１上の絶縁膜２まで達しているため、ＰＮ接合の接合面
積はバルクデバイスに比べて非常に小さい。このため、
保護トランジスタの大きさは非常に大きいものとなる。
またＳＯＩデバイスは、周りを酸化膜で覆われているた
め、負の静電気が入ったときの電流パスがない。このた
め、負の静電気に対応するためのダイオードを更に付加
しなければならない。
【０００５】
【発明が解決しようとする課題】ＳＯＩ層に形成された
半導体集積回路において、集積回路に低電圧動作のトラ
ンジスタと高耐圧動作のトランジスタを混載させる場
合、低電圧動作のトランジスタと高耐圧動作のトランジ
スタではゲート酸化膜厚を変えて、低電圧動作のトラン
ジスタには薄いゲート酸化膜を高耐圧動作のトランジス
タには厚いゲート酸化膜を形成していた。このような構
成にした場合、ゲート酸化工程を２度行わなければなら
ず工程増加になっていた。さらに、別工程でゲート酸化
を２度行う場合には、ゲート酸化膜の膜厚を高精度に制
御することが難しくなる。ここで、低電圧動作を目指し
たトランジスタでは、ゲート酸化膜が非常に薄く、膜厚
の精度が回路特性に大きく影響してしまう。そのため、
低電圧動作と高耐圧動作のトランジスタを混載するに
は、困難を極めていた。
半導体集積回路において、集積回路に低電圧動作のトラ
ンジスタと高耐圧動作のトランジスタを混載させる場
合、低電圧動作のトランジスタと高耐圧動作のトランジ
スタではゲート酸化膜厚を変えて、低電圧動作のトラン
ジスタには薄いゲート酸化膜を高耐圧動作のトランジス
タには厚いゲート酸化膜を形成していた。このような構
成にした場合、ゲート酸化工程を２度行わなければなら
ず工程増加になっていた。さらに、別工程でゲート酸化
を２度行う場合には、ゲート酸化膜の膜厚を高精度に制
御することが難しくなる。ここで、低電圧動作を目指し
たトランジスタでは、ゲート酸化膜が非常に薄く、膜厚
の精度が回路特性に大きく影響してしまう。そのため、
低電圧動作と高耐圧動作のトランジスタを混載するに
は、困難を極めていた。
【０００６】さらに、高耐圧動作のトランジスタが要求
される回路はインターフェース回路である場合が多く、
このインターフェース回路は大電流駆動しているためト
ランジスタの発熱が大きい。特にこのトランジスタがＳ
ＯＩデバイスの場合、トランジスタの周囲が酸化膜で覆
われているため、発熱した熱を放熱することができな
い。そのため、トランジスタ温度が上昇し、特性変化や
熱破壊に至っていた。
される回路はインターフェース回路である場合が多く、
このインターフェース回路は大電流駆動しているためト
ランジスタの発熱が大きい。特にこのトランジスタがＳ
ＯＩデバイスの場合、トランジスタの周囲が酸化膜で覆
われているため、発熱した熱を放熱することができな
い。そのため、トランジスタ温度が上昇し、特性変化や
熱破壊に至っていた。
【０００７】また、低電圧動作するＳＯＩデバイスの静
電保護トランジスタでは、ＳＯＩ層厚が薄く、ソース・
ドレイン領域が支持基板上の絶縁膜まで達しているた
め、ＰＮ接合の接合面積はバルクデバイスに比べて非常
に小さい。このため、従来のバルクデバイスで用いられ
る静電保護トランジスタと同じ大きさでは静電気を逃が
しきることができず、静電破壊やジュール熱破壊にいた
ってしまう。そのため、保護トランジスタの大きさは非
常に大きいものとなる。またＳＯＩデバイスは、周りを
酸化膜で覆われているため、負の静電気が入ったときの
電流パスがない。
電保護トランジスタでは、ＳＯＩ層厚が薄く、ソース・
ドレイン領域が支持基板上の絶縁膜まで達しているた
め、ＰＮ接合の接合面積はバルクデバイスに比べて非常
に小さい。このため、従来のバルクデバイスで用いられ
る静電保護トランジスタと同じ大きさでは静電気を逃が
しきることができず、静電破壊やジュール熱破壊にいた
ってしまう。そのため、保護トランジスタの大きさは非
常に大きいものとなる。またＳＯＩデバイスは、周りを
酸化膜で覆われているため、負の静電気が入ったときの
電流パスがない。
【０００８】このため、負の静電気に対応するためのダ
イオードを更に付加しなければならないという課題があ
った。さらに保護トランジスタがＳＯＩデバイスの場
合、トランジスタの周囲を酸化膜で覆われているため、
静電気を逃がす時に発熱した熱を放熱することができな
くてトランジスタ温度が上昇し、特性変化や熱破壊に至
っていた。
イオードを更に付加しなければならないという課題があ
った。さらに保護トランジスタがＳＯＩデバイスの場
合、トランジスタの周囲を酸化膜で覆われているため、
静電気を逃がす時に発熱した熱を放熱することができな
くてトランジスタ温度が上昇し、特性変化や熱破壊に至
っていた。
【０００９】
【課題を解決するための手段】本発明は、ＳＯＩ層上に
ＣＭＯＳトランジスタを形成する半導体集積回路におい
て、ＳＯＩ層を貫通し、支持基板上の絶縁膜まであけら
れたホールと、前記ホールと酸化膜で囲まれたＳＯＩ層
から構成されるゲート電極と、支持基板上の絶縁膜で構
成されるゲート酸化膜と、ホールの底面で支持基板上の
絶縁膜に接する部分に形成されたソース・ドレイン領域
からなるトランジスタを形成する。そして、ＳＯＩ層上
には低電圧で動作するトランジスタを形成し、高耐圧で
動作するトランジスタは本発明の構造を有するトランジ
スタで形成する。このため、ＳＯＩ層に形成された半導
体集積回路に低電圧動作のトランジスタと高耐圧動作の
トランジスタを混載させることができ、しかもゲート酸
化工程は１度で済むため、低コスト化を実現する。ま
た、低電圧動作のトランジスタチップ上に用いられる高
耐圧トランジスタは大電流を流す場合が多いが、電流が
支持基板の表面を流れるため、発生した熱は支持基板全
体に広がり、局所的な温度上昇は回避される。
ＣＭＯＳトランジスタを形成する半導体集積回路におい
て、ＳＯＩ層を貫通し、支持基板上の絶縁膜まであけら
れたホールと、前記ホールと酸化膜で囲まれたＳＯＩ層
から構成されるゲート電極と、支持基板上の絶縁膜で構
成されるゲート酸化膜と、ホールの底面で支持基板上の
絶縁膜に接する部分に形成されたソース・ドレイン領域
からなるトランジスタを形成する。そして、ＳＯＩ層上
には低電圧で動作するトランジスタを形成し、高耐圧で
動作するトランジスタは本発明の構造を有するトランジ
スタで形成する。このため、ＳＯＩ層に形成された半導
体集積回路に低電圧動作のトランジスタと高耐圧動作の
トランジスタを混載させることができ、しかもゲート酸
化工程は１度で済むため、低コスト化を実現する。ま
た、低電圧動作のトランジスタチップ上に用いられる高
耐圧トランジスタは大電流を流す場合が多いが、電流が
支持基板の表面を流れるため、発生した熱は支持基板全
体に広がり、局所的な温度上昇は回避される。
【００１０】また、ＳＯＩ層を貫通し、支持基板上の絶
縁膜まであけられたホールと、前記ホールと酸化膜で囲
まれたＳＯＩ層から構成されるゲート電極と、支持基板
上の絶縁膜で構成されるゲート酸化膜と、ホールの底面
で支持基板上の絶縁膜に接する部分に形成されたソース
・ドレイン領域からなるトランジスタにおいて、ＳＯＩ
層で構成されたゲート電極上に酸化膜を介して形成され
ているポリシリコンを有し、かつ、ポリシリコンがホー
ルの片側面と底面の一部に接し、さらに、ポリシリコン
がＳＯＩ層で構成されたゲート電極と接続している。こ
のように構成されたトランジスタを静電保護トランジス
タに用いることによって、ドレイン領域端のゲート酸化
膜厚が内部回路のゲート酸化膜厚と同じであるため、ア
バランシェブレークダウン電圧は同じとなり、静電気を
逃がすことができる。さらにアバランシェブレークダウ
ンが起こった後バイポーラ動作に入るが、ソース・ドレ
イン領域が支持基板上に形成されるため、トランジスタ
のＰＮ接合面積はＳＯＩ層の厚み×チャネル幅に加えて
ソース・ドレイン領域の底面も加わり、接合部の熱破壊
に達するまでの許容電流量は非常に大きくなり、ＳＯＩ
デバイスで保護トランジスタを形成する場合に比べて小
さなサイズで形成できる。さらに負の静電気が入ったと
き支持基板−ドレイン領域という電流パスがあるため、
ダイオードを付加する必要はない。また、入ってきた静
電気が支持基板上を流れるため発熱した熱は支持基板を
伝わって放熱してしまうため、熱破壊に至る電流許容量
は大きくなる。
縁膜まであけられたホールと、前記ホールと酸化膜で囲
まれたＳＯＩ層から構成されるゲート電極と、支持基板
上の絶縁膜で構成されるゲート酸化膜と、ホールの底面
で支持基板上の絶縁膜に接する部分に形成されたソース
・ドレイン領域からなるトランジスタにおいて、ＳＯＩ
層で構成されたゲート電極上に酸化膜を介して形成され
ているポリシリコンを有し、かつ、ポリシリコンがホー
ルの片側面と底面の一部に接し、さらに、ポリシリコン
がＳＯＩ層で構成されたゲート電極と接続している。こ
のように構成されたトランジスタを静電保護トランジス
タに用いることによって、ドレイン領域端のゲート酸化
膜厚が内部回路のゲート酸化膜厚と同じであるため、ア
バランシェブレークダウン電圧は同じとなり、静電気を
逃がすことができる。さらにアバランシェブレークダウ
ンが起こった後バイポーラ動作に入るが、ソース・ドレ
イン領域が支持基板上に形成されるため、トランジスタ
のＰＮ接合面積はＳＯＩ層の厚み×チャネル幅に加えて
ソース・ドレイン領域の底面も加わり、接合部の熱破壊
に達するまでの許容電流量は非常に大きくなり、ＳＯＩ
デバイスで保護トランジスタを形成する場合に比べて小
さなサイズで形成できる。さらに負の静電気が入ったと
き支持基板−ドレイン領域という電流パスがあるため、
ダイオードを付加する必要はない。また、入ってきた静
電気が支持基板上を流れるため発熱した熱は支持基板を
伝わって放熱してしまうため、熱破壊に至る電流許容量
は大きくなる。
【００１１】
【発明の実施の形態】本発明による半導体集積回路を図
面に基づいて説明する。
面に基づいて説明する。
【００１２】本発明の第１実施例によるトランジスタを
上面から見た平面図を図１（１）に示す。また、図１
（１）中のＡ‐Ａ' （ゲートの幅方向）で切断したとき
の断面図を図１（２）に示す。ホール４は、ＳＯＩ層を
貫通し支持基板１上の絶縁膜２まで達している。そし
て、ホール４の底面で支持基板１上の絶縁膜２に接する
部分に、ソース領域５、ドレイン領域６が形成されてい
る。本発明のトランジスタはゲート酸化膜として支持基
板１上の絶縁膜２を用いる。またゲート電極はホール４
と酸化膜で囲まれたＳＯＩ層３である。ここで、ＳＯＩ
層３で構成されるゲート電極は半導体集積回路のゲート
酸化工程で形成された酸化膜１５に覆われている。さら
に、本発明のトランジスタの構成に関わる部分以外のＳ
ＯＩ層はＬＯＣＯＳ１３、あるいはトレンチを形成して
絶縁される。そのため、ゲート電極として用いるＳＯＩ
層３は他のトランジスタや支持基板１、ソース・ドレイ
ン領域５、６とは絶縁されている。ソース・ドレイン領
域５、６はそれぞれコンタクト７、８を介して層間絶縁
膜１４上の金属配線１０、１１と接続し、ＳＯＩ層３で
形成されたゲート電極はコンタクト９を介して金属配線
１２と接続している。
上面から見た平面図を図１（１）に示す。また、図１
（１）中のＡ‐Ａ' （ゲートの幅方向）で切断したとき
の断面図を図１（２）に示す。ホール４は、ＳＯＩ層を
貫通し支持基板１上の絶縁膜２まで達している。そし
て、ホール４の底面で支持基板１上の絶縁膜２に接する
部分に、ソース領域５、ドレイン領域６が形成されてい
る。本発明のトランジスタはゲート酸化膜として支持基
板１上の絶縁膜２を用いる。またゲート電極はホール４
と酸化膜で囲まれたＳＯＩ層３である。ここで、ＳＯＩ
層３で構成されるゲート電極は半導体集積回路のゲート
酸化工程で形成された酸化膜１５に覆われている。さら
に、本発明のトランジスタの構成に関わる部分以外のＳ
ＯＩ層はＬＯＣＯＳ１３、あるいはトレンチを形成して
絶縁される。そのため、ゲート電極として用いるＳＯＩ
層３は他のトランジスタや支持基板１、ソース・ドレイ
ン領域５、６とは絶縁されている。ソース・ドレイン領
域５、６はそれぞれコンタクト７、８を介して層間絶縁
膜１４上の金属配線１０、１１と接続し、ＳＯＩ層３で
形成されたゲート電極はコンタクト９を介して金属配線
１２と接続している。
【００１３】ここで本発明のトランジスタの詳細につい
て説明する。低電圧動作を目指したトランジスタではＳ
ＯＩ層の厚さは１００ｎｍ以下、支持基板上の絶縁膜厚
は１００ｎｍ程度となる。一方、低電圧動作をするトラ
ンジスタのゲート酸化膜は１０ｎｍ以下と非常に薄い。
このため、酸化膜耐圧の関係から高い電圧を扱うことは
難しい。しかし、システムＬＳＩのような回路では１チ
ップ内に低電圧動作のトランジスタと高い電圧で動作す
るトランジスタの混在が要求されている。特に外部との
インターフェース回路は高電圧、大電流が要求されてい
る。ここに本発明にあるように、ＳＯＩ層３で形成され
るゲート電極、支持基板１上の絶縁膜２からなるゲート
酸化膜、支持基板１上に形成したソース・ドレイン領域
５、６から構成されるトランジスタを用いることで、低
電圧動作のトランジスタチップ上にゲート酸化膜の厚い
トランジスタを構成することができ、耐圧の高いトラン
ジスタを得ることができる。また、インターフェース回
路は大電流が流れることがあるが、本発明のトランジス
タでは電流が支持基板１の表面を流れるため、発生した
熱は支持基板１全体に広がり、局所的な温度上昇は回避
される。
て説明する。低電圧動作を目指したトランジスタではＳ
ＯＩ層の厚さは１００ｎｍ以下、支持基板上の絶縁膜厚
は１００ｎｍ程度となる。一方、低電圧動作をするトラ
ンジスタのゲート酸化膜は１０ｎｍ以下と非常に薄い。
このため、酸化膜耐圧の関係から高い電圧を扱うことは
難しい。しかし、システムＬＳＩのような回路では１チ
ップ内に低電圧動作のトランジスタと高い電圧で動作す
るトランジスタの混在が要求されている。特に外部との
インターフェース回路は高電圧、大電流が要求されてい
る。ここに本発明にあるように、ＳＯＩ層３で形成され
るゲート電極、支持基板１上の絶縁膜２からなるゲート
酸化膜、支持基板１上に形成したソース・ドレイン領域
５、６から構成されるトランジスタを用いることで、低
電圧動作のトランジスタチップ上にゲート酸化膜の厚い
トランジスタを構成することができ、耐圧の高いトラン
ジスタを得ることができる。また、インターフェース回
路は大電流が流れることがあるが、本発明のトランジス
タでは電流が支持基板１の表面を流れるため、発生した
熱は支持基板１全体に広がり、局所的な温度上昇は回避
される。
【００１４】本発明に関わる第２実施例を図２に基づい
て説明する。第２実施例によるトランジスタを上面から
見た平面図を図２（１）に示す。また、図２（１）中の
ゲートの幅方向Ｂ‐Ｂ' で切断したときの断面図を図２
（２）に示す。ＳＯＩ層３で形成されるゲート電極上に
ポリシリコン電極１８が形成されている。図２に示すよ
うに、ホール４はＳＯＩ層３、支持基板１上の絶縁膜２
を貫通し、支持基板１の表面まであけられている。そし
てゲート電極を形成するＳＯＩ層３の上表面、ＳＯＩ層
３のホール４に接する側面、及び、ホール４の底面が酸
化膜１６で覆われている。この酸化膜１６は同一チップ
上に形成された低電圧動作トランジスタのゲート酸化膜
と同じである。さらに、ゲート電極を形成するＳＯＩ層
３の上表面、ＳＯＩ層３のホール４に接する側面、及び
ホール４の底面の一部を覆うようにポリシリコンが形成
されている。ソース・ドレイン領域５、６は、ホール４
の底面で、かつ絶縁膜１６と接しているポリシリコンに
覆われていない部分に、セルフアラインで形成される。
そして、ソース・ドレイン領域５、６はコンタクトホー
ル７、８を介して層間絶縁膜１４上の金属配線１０、１
１と接続する。ＳＯＩ層３で形成されたゲート電極とボ
リシリコンは、コンタクトホール９、１７を介して金属
配線１２と接続し、お互いを同電位としている。
て説明する。第２実施例によるトランジスタを上面から
見た平面図を図２（１）に示す。また、図２（１）中の
ゲートの幅方向Ｂ‐Ｂ' で切断したときの断面図を図２
（２）に示す。ＳＯＩ層３で形成されるゲート電極上に
ポリシリコン電極１８が形成されている。図２に示すよ
うに、ホール４はＳＯＩ層３、支持基板１上の絶縁膜２
を貫通し、支持基板１の表面まであけられている。そし
てゲート電極を形成するＳＯＩ層３の上表面、ＳＯＩ層
３のホール４に接する側面、及び、ホール４の底面が酸
化膜１６で覆われている。この酸化膜１６は同一チップ
上に形成された低電圧動作トランジスタのゲート酸化膜
と同じである。さらに、ゲート電極を形成するＳＯＩ層
３の上表面、ＳＯＩ層３のホール４に接する側面、及び
ホール４の底面の一部を覆うようにポリシリコンが形成
されている。ソース・ドレイン領域５、６は、ホール４
の底面で、かつ絶縁膜１６と接しているポリシリコンに
覆われていない部分に、セルフアラインで形成される。
そして、ソース・ドレイン領域５、６はコンタクトホー
ル７、８を介して層間絶縁膜１４上の金属配線１０、１
１と接続する。ＳＯＩ層３で形成されたゲート電極とボ
リシリコンは、コンタクトホール９、１７を介して金属
配線１２と接続し、お互いを同電位としている。
【００１５】上記のように構成したトランジスタは、特
に静電気を逃がすための保護トランジスタとして有効で
ある。本発明の第１実施例で示した、支持基板１上の絶
縁膜２をゲート酸化膜として用いるトランジスタの場
合、耐圧が高いために静電気を逃がす能力は小さい。こ
れはゲート酸化膜が厚いために、アバランシェブレーク
ダウンが起こりにくく、内部回路のトランジスタの方が
先にアバランシェブレークダウンしてしまう。そのた
め、内部回路に静電気が流れてしまい、トランジスタを
破壊してしまう。これに対し、本発明の第２実施例で示
したトランジスタでは、ドレイン領域６端のゲート酸化
膜１６厚が内部回路のゲート酸化膜厚と同じであるた
め、アバランシェブレークダウン電圧は同じとなり、静
電気を逃がすことができる。さらにアバランシェブレー
クダウンが起こった後バイポーラ動作に入るが、ＳＯＩ
デバイスではソース・ドレイン領域とボディ領域のＰＮ
接合面積が、（ＳＯＩ層の厚み）×（チャネル幅） で
あるため、接合部の熱破壊に達するまでの許容電流量は
上記面積に制約されてしまう。これに対し本発明のトラ
ンジスタではソース・ドレイン領域５、６が支持基板１
上に形成されるため、トランジスタのＰＮ接合面積は、
（ＳＯＩ層の厚み）×（チャネル幅）に加えてソース・
ドレイン領域５、６の底面も加わる。このため、接合部
の熱破壊に達するまでの許容電流量は非常に大きくな
り、ＳＯＩデバイスで保護トランジスタを形成する場合
に比べて小さなサイズで形成できる。さらにＳＯＩデバ
イスで保護トランジスタを形成する場合は、負の静電気
が入ったときの電流パスを形成するためにダイオードを
付加しなければならないが、本発明のトランジスタでは
支持基板１−ドレイン領域６という電流パスがあるた
め、ダイオードを付加する必要はない。また、保護トラ
ンジスタが静電気を逃がす時は大電流が流れるため、ト
ランジスタが発熱してしまう。ＳＯＩデバイスで保護ト
ランジスタを形成した場合、トランジスタは絶縁膜で囲
まれているため発熱した熱を逃がす部分がない。このた
め、熱破壊に至るまでの許容電流量が小さい。これに対
し本発明のトランジスタでは、入ってきた静電気は支持
基板１上を流れるため発熱した熱は支持基板１を伝わっ
て放熱してしまうため、熱破壊に至る許容量は大きくな
る。
に静電気を逃がすための保護トランジスタとして有効で
ある。本発明の第１実施例で示した、支持基板１上の絶
縁膜２をゲート酸化膜として用いるトランジスタの場
合、耐圧が高いために静電気を逃がす能力は小さい。こ
れはゲート酸化膜が厚いために、アバランシェブレーク
ダウンが起こりにくく、内部回路のトランジスタの方が
先にアバランシェブレークダウンしてしまう。そのた
め、内部回路に静電気が流れてしまい、トランジスタを
破壊してしまう。これに対し、本発明の第２実施例で示
したトランジスタでは、ドレイン領域６端のゲート酸化
膜１６厚が内部回路のゲート酸化膜厚と同じであるた
め、アバランシェブレークダウン電圧は同じとなり、静
電気を逃がすことができる。さらにアバランシェブレー
クダウンが起こった後バイポーラ動作に入るが、ＳＯＩ
デバイスではソース・ドレイン領域とボディ領域のＰＮ
接合面積が、（ＳＯＩ層の厚み）×（チャネル幅） で
あるため、接合部の熱破壊に達するまでの許容電流量は
上記面積に制約されてしまう。これに対し本発明のトラ
ンジスタではソース・ドレイン領域５、６が支持基板１
上に形成されるため、トランジスタのＰＮ接合面積は、
（ＳＯＩ層の厚み）×（チャネル幅）に加えてソース・
ドレイン領域５、６の底面も加わる。このため、接合部
の熱破壊に達するまでの許容電流量は非常に大きくな
り、ＳＯＩデバイスで保護トランジスタを形成する場合
に比べて小さなサイズで形成できる。さらにＳＯＩデバ
イスで保護トランジスタを形成する場合は、負の静電気
が入ったときの電流パスを形成するためにダイオードを
付加しなければならないが、本発明のトランジスタでは
支持基板１−ドレイン領域６という電流パスがあるた
め、ダイオードを付加する必要はない。また、保護トラ
ンジスタが静電気を逃がす時は大電流が流れるため、ト
ランジスタが発熱してしまう。ＳＯＩデバイスで保護ト
ランジスタを形成した場合、トランジスタは絶縁膜で囲
まれているため発熱した熱を逃がす部分がない。このた
め、熱破壊に至るまでの許容電流量が小さい。これに対
し本発明のトランジスタでは、入ってきた静電気は支持
基板１上を流れるため発熱した熱は支持基板１を伝わっ
て放熱してしまうため、熱破壊に至る許容量は大きくな
る。
【００１６】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を有する。
施され、以下に記載されるような効果を有する。
【００１７】本発明の半導体集積回路は、ＳＯＩ層を貫
通し支持基板上の絶縁膜まであけられたホールと、前記
ホールと酸化膜で囲まれたＳＯＩ層から構成されるゲー
ト電極と、支持基板上の絶縁膜で構成されるゲート酸化
膜と、ホールの底面で支持基板上の絶縁膜に接する部分
に形成されたソース・ドレイン領域を有するトランジス
タが形成されている。これにより、低電圧動作のトラン
ジスタチップ上にゲート酸化膜の厚いトランジスタを構
成することができ、耐圧の高いトランジスタを得るとい
う効果がある。また、低電圧動作のトランジスタチップ
上に用いられる高耐圧トランジスタは大電流を流す場合
が多いが、本発明のトランジスタでは電流が支持基板の
表面を流れるため、発生した熱は支持基板全体に広が
り、局所的な温度上昇は回避されるという効果がある。
通し支持基板上の絶縁膜まであけられたホールと、前記
ホールと酸化膜で囲まれたＳＯＩ層から構成されるゲー
ト電極と、支持基板上の絶縁膜で構成されるゲート酸化
膜と、ホールの底面で支持基板上の絶縁膜に接する部分
に形成されたソース・ドレイン領域を有するトランジス
タが形成されている。これにより、低電圧動作のトラン
ジスタチップ上にゲート酸化膜の厚いトランジスタを構
成することができ、耐圧の高いトランジスタを得るとい
う効果がある。また、低電圧動作のトランジスタチップ
上に用いられる高耐圧トランジスタは大電流を流す場合
が多いが、本発明のトランジスタでは電流が支持基板の
表面を流れるため、発生した熱は支持基板全体に広が
り、局所的な温度上昇は回避されるという効果がある。
【００１８】また、本発明による半導体集積回路のトラ
ンジスタは、ＳＯＩ層を貫通し支持基板上の絶縁膜まで
あけられたホールと、前記ホールと酸化膜で囲まれたＳ
ＯＩ層から構成されるゲート電極と、支持基板上の絶縁
膜で構成されるゲート酸化膜と、ホールの底面で支持基
板上の絶縁膜に接する部分に形成されたソース・ドレイ
ン領域と、ＳＯＩ層で構成されたゲート電極上に酸化膜
を介して形成されたポリシリコンと、を有し、かつ、ポ
リシリコンがホールの片側面と底面の一部に接し、さら
に、ポリシリコンがＳＯＩ層で構成されたゲート電極と
接続した構成である。このような構成により、特に静電
保護トランジスタに有効であり、ドレイン領域端のゲー
ト酸化膜厚が内部回路のゲート酸化膜厚と同じであるた
め、アバランシェブレークダウン電圧は同じとなり、静
電気を逃がすという効果がある。
ンジスタは、ＳＯＩ層を貫通し支持基板上の絶縁膜まで
あけられたホールと、前記ホールと酸化膜で囲まれたＳ
ＯＩ層から構成されるゲート電極と、支持基板上の絶縁
膜で構成されるゲート酸化膜と、ホールの底面で支持基
板上の絶縁膜に接する部分に形成されたソース・ドレイ
ン領域と、ＳＯＩ層で構成されたゲート電極上に酸化膜
を介して形成されたポリシリコンと、を有し、かつ、ポ
リシリコンがホールの片側面と底面の一部に接し、さら
に、ポリシリコンがＳＯＩ層で構成されたゲート電極と
接続した構成である。このような構成により、特に静電
保護トランジスタに有効であり、ドレイン領域端のゲー
ト酸化膜厚が内部回路のゲート酸化膜厚と同じであるた
め、アバランシェブレークダウン電圧は同じとなり、静
電気を逃がすという効果がある。
【００１９】さらにアバランシェブレークダウンが起こ
った後バイポーラ動作に入るが、ソース・ドレイン領域
が支持基板上に形成されるため、トランジスタのＰＮ接
合面積はＳＯＩ層の厚み×チャネル幅に加えてソース・
ドレイン領域の底面も加わり、接合部の熱破壊に達する
までの許容電流量は非常に大きくなり、ＳＯＩデバイス
で保護トランジスタを形成する場合に比べて小さなサイ
ズで形成できるという効果がある。さらに負の静電気が
入ったとき支持基板−ドレイン領域という電流パスがあ
るため、ダイオードを付加する必要はないという効果が
ある。また、入ってきた静電気が支持基板上を流れるた
め発熱した熱は支持基板を伝わって放熱してしまうた
め、熱破壊に至る電流許容量は大きくなるという効果が
ある。
った後バイポーラ動作に入るが、ソース・ドレイン領域
が支持基板上に形成されるため、トランジスタのＰＮ接
合面積はＳＯＩ層の厚み×チャネル幅に加えてソース・
ドレイン領域の底面も加わり、接合部の熱破壊に達する
までの許容電流量は非常に大きくなり、ＳＯＩデバイス
で保護トランジスタを形成する場合に比べて小さなサイ
ズで形成できるという効果がある。さらに負の静電気が
入ったとき支持基板−ドレイン領域という電流パスがあ
るため、ダイオードを付加する必要はないという効果が
ある。また、入ってきた静電気が支持基板上を流れるた
め発熱した熱は支持基板を伝わって放熱してしまうた
め、熱破壊に至る電流許容量は大きくなるという効果が
ある。
【図１】本発明のトランジスタの構造を示す図である。
【図２】本発明のトランジスタの他の実施の形態を示す
図である。
図である。
【図３】従来のトランジスタの構造図である。
１ 支持基板 ２ 支持基板上の絶縁膜 ３ 半導体膜 ４ ホール ５、２２ ソース領域 ６、２３ ドレイン領域 ７、８、９、１７、２４、２５ コンタクト １０、１１、１２、２８、２９ 金属配線 １３、２６ ＬＯＣＯＳ １４、２７ 層間絶縁膜 １５、１６ 酸化膜 １８ ポリシリコン ２０ ポリシリコンゲート電極 ２１、３０ ゲート酸化膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 5F038 BH05 BH07 BH13 BH16 CA02 EZ06 EZ20 5F040 DA02 DA23 DB01 EB12 EC19 ED01 ED07 ED09 EK01 EK05 5F048 AA02 AA05 AC04 BA09 BA19 BB01 BB05 BB16 BF15 BF16 CC08
Claims (2)
- 【請求項１】 支持基板の上に絶縁膜を介して設けられ
た半導体膜上にＣＭＯＳトランジスタが形成された半導
体集積回路において、 前記半導体膜を貫通し、支持基板上の絶縁膜まであけら
れたホールと、前記ホールと酸化膜で囲まれた前記半導
体膜から構成されるゲート電極と、前記支持基板上の絶
縁膜で構成されるゲート酸化膜と、前記ホールの底面で
前期支持基板上の絶縁膜に接する部分に形成されたソー
ス・ドレイン領域と、を有するトランジスタを備えるこ
とを特徴とする半導体集積回路。 - 【請求項２】 前記トランジスタが、前記半導体膜で構
成されたゲート電極上に酸化膜を介して形成されている
ポリシリコンを有し、かつ、前記ポリシリコンは前記ホ
ールの側面及び底面の一部に接し、かつ、前記半導体膜
で構成されたゲート電極と接続していることを特徴とす
る請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203404A JP2002026275A (ja) | 2000-07-05 | 2000-07-05 | 半導体集積回路 |
| US09/893,724 US6677644B2 (en) | 2000-07-05 | 2001-06-28 | Semiconductor integrated circuit having low voltage and high voltage transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203404A JP2002026275A (ja) | 2000-07-05 | 2000-07-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026275A true JP2002026275A (ja) | 2002-01-25 |
Family
ID=18700818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000203404A Pending JP2002026275A (ja) | 2000-07-05 | 2000-07-05 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6677644B2 (ja) |
| JP (1) | JP2002026275A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153018A (ja) * | 2012-01-24 | 2013-08-08 | Seiko Instruments Inc | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100581032C (zh) | 2003-12-01 | 2010-01-13 | 音频专用集成电路公司 | 具有电压泵的麦克风 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187552A (en) * | 1979-03-28 | 1993-02-16 | Hendrickson Thomas E | Shielded field-effect transistor devices |
| US5424979A (en) * | 1992-10-02 | 1995-06-13 | Matsushita Electric Industrial Co., Ltd. | Non-volatile memory cell |
| JPH0982814A (ja) * | 1995-07-10 | 1997-03-28 | Denso Corp | 半導体集積回路装置及びその製造方法 |
| JPH09115999A (ja) * | 1995-10-23 | 1997-05-02 | Denso Corp | 半導体集積回路装置 |
| US5858876A (en) * | 1996-04-01 | 1999-01-12 | Chartered Semiconductor Manufacturing, Ltd. | Simultaneous deposit and etch method for forming a void-free and gap-filling insulator layer upon a patterned substrate layer |
-
2000
- 2000-07-05 JP JP2000203404A patent/JP2002026275A/ja active Pending
-
2001
- 2001-06-28 US US09/893,724 patent/US6677644B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153018A (ja) * | 2012-01-24 | 2013-08-08 | Seiko Instruments Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020008262A1 (en) | 2002-01-24 |
| US6677644B2 (en) | 2004-01-13 |
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|---|---|---|---|
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