CN116646401B - 一种碳化硅异质结的共源共栅mosfet器件 - Google Patents

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Abstract

本发明提供了一种碳化硅异质结的共源共栅MOSFET器件，涉及共源共栅MOSFET技术领域，其目的是对碳化硅MOSFET进行优化设计，克服现有碳化硅MOSFET沟道迁移率低、栅氧化层可靠性差等缺陷，提升碳化硅MOSFET的性能，包括衬底、多个外延层、多个阱区、多个N型掺杂区、多个P型掺杂区源极金属、栅多晶硅、漏极金属和内电介层；衬底上设置第一外延层，第一外延层上设置两个P型掺杂区和两个阱区；第一外延层、两个阱区的顶部设置第二外延层；第二外延层上设置有两个P型掺杂区和另外两个阱区，其上设置两个N型掺杂区；两个外延层构成碳化硅异质结。本发明具有优化碳化硅MOSFET性能的优点。

Description

一种碳化硅异质结的共源共栅MOSFET器件
技术领域
本发明涉及共源共栅MOSFET技术领域，具体而言，涉及一种碳化硅异质结的共源共栅MOSFET器件。
背景技术
半导体技术的发展中，功率硅器件的相关研究和开发已经相当成熟，但是由于硅器件本身物理特性的限制，其在一些极端场景例如高压、高温、高效率及高功率密度等场合并不能表现出良好的性能。
基于以上问题，经研究发现碳化硅具备更好的物理特性，其更适应高温工作、具备更高的阻断电压、拥有更低的损耗且开关速度更快。因此在半导体领域内，基于的碳化硅器件逐渐得到了重视和开发。但是，碳化硅MOSFET依旧具备一些缺点，例如沟道迁移率低、栅氧化层可靠性差、体二极管导通压降高、双极退化和体二极管一致性差等缺陷。
为了克服以上问题，需要对碳化硅 MOSFET进行优化设计，实现性能更佳的碳化硅MOSFET。
发明内容
本发明的目的在于提供一种碳化硅异质结的共源共栅MOSFET器件，其目的是对碳化硅 MOSFET进行优化设计，克服现有碳化硅 MOSFET沟道迁移率低、栅氧化层可靠性差等缺陷，提升碳化硅 MOSFET的性能。
本发明的实施例通过以下技术方案实现：
本发明提供了一种碳化硅异质结的共源共栅MOSFET器件，
包括衬底、多个外延层、多个阱区、多个N型掺杂区、多个P型掺杂区，和设置在器件顶部的源极金属、栅多晶硅、内电介层，设置在底部的漏极金属；第一外延层和第二外延层构成碳化硅/硅异质结；
所述衬底上设置有第一外延层，第一外延层上左右两边设置有第一P型掺杂区和第二P型掺杂区，第一外延层上左右两侧紧靠第一P型掺杂区和第二P型掺杂区处分别设置第一阱区和第二阱区；
第一外延层的顶部设置有第二外延层，第二外延层的左右两侧分别设置第三P型掺杂区和第四P型掺杂区，第三P型掺杂区的底部和第四P型掺杂区的底部分别与第一P型掺杂区的顶部、第二P型掺杂区的顶部接触；第二外延层上的左侧紧靠第三P型掺杂区处设置有第三阱区，第二外延层上的右侧紧靠第四P型掺杂区处设置有第四阱区；第三阱区上的左侧紧靠第三P型掺杂区处设置第一N型掺杂区，第四阱区上的右侧紧靠第四P型掺杂区处设置第二N型掺杂区。
优选地，所述第一外延层为碳化硅材质的N型外延层，所述第二外延层为硅材质的N型外延层。
优选地，第一N型掺杂区、第二N型掺杂区、第三阱区、第四阱区和第二外延层上设置栅多晶硅及包裹栅多晶硅的内电介层；
第一N型掺杂区、第二N型掺杂区、第一P型掺杂区、第二P型掺杂区和所述内电介层上设置源极金属；
所述漏极金属设置在所述衬底下方。
优选地，所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区均为P型阱区。
优选地，所述源极金属和所述漏极金属的材质为金属。
优选地，所述第一外延层的顶部中央为凸台结构，顶部左右两侧为凹陷结构；
所述第一阱区和所述第一P型掺杂区设置在所述第一外延层的顶部左侧的凹陷结构内，所述第二阱区和所述第二P型掺杂区设置在所述第一外延层的顶部右侧的凹陷结构内。
优选地，所述第一P型掺杂区、所述第二P型掺杂区、所述第一阱区的顶部、所述第二阱区的顶部和所述第一外延层的凸台结构的顶部位于同一水平线。
优选地，所述第二外延层的顶部中央为凸台结构；
所述第二外延层的最左端设置所述第三P型掺杂区，所述第三P型掺杂区与所述凸台之间设置凹陷结构，所述第三阱区设置在该凹陷结构内；所述第二外延层的最优端设置所述第四P型掺杂区，所述第四P型掺杂区与所述凸台之间设置凹陷结构，所述第四阱区设置在该凹陷结构内。
优选地，所述第三阱区的顶部右侧为凸台结构，左侧为凹陷结构，所述第一N型掺杂区设置在所述第三阱区的顶部的凹陷结构内；
所述第四阱区的顶部左侧为凸台结构，右侧为凹陷结构，所述第二N型掺杂区设置在所述第四阱区的顶部的凹陷结构内。
优选地，所述第一N型掺杂区的顶部、所述第二N型掺杂区的顶部、所述第三阱区的凸台结构的顶部、所述第四阱区的凸台结构的顶部、所述第三P型掺杂区的顶部和所述第四P型掺杂区的顶部位于同一水平线。本发明实施例的技术方案至少具有如下优点和有益效果：
本发明通过用异质结的硅 MOS沟道提高了沟道迁移率；
相比传统器件中栅氧化层与碳化硅之间较高的势垒高度，本发明栅氧化层与第二外延层之间的势垒高度降低，解决栅氧化层可靠性差的问题；
本发明的结构实现了用硅 PN结与碳化硅 JFET串联，形成较低势垒高度，降低了导通压降；
本发明通过第二外延层的结构和材料的设计使得碳化硅部分双极性电流降低，解决了双极退化的问题；
本发明的结构可以降低碳化硅部分的双极型电流，提高体二极管性能一致性；
本发明设计合理、结构简单，具备很高的性价比，便于推广和应用。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种碳化硅异质结的共源共栅MOSFET器件的结构示意图；
图2为本发明实施例提供的一种碳化硅异质结的共源共栅MOSFET器件的等效电路示意图；
图标：101-漏极金属，102-衬底，103-第一外延层，104-第一阱区，105-第一P型掺杂区，106-第三阱区，107-第一N型掺杂区，108-第二外延层，109-第二阱区，110-第二P型掺杂区，111-第四阱区，112-第二N型掺杂区，113-栅多晶硅，114-内电介层，115-源极金属,116-第三P型掺杂区，117-第四P型掺杂区。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
在本发明的描述中，需要说明的是，若出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
实施例1
参阅图1，本实施例提供一种碳化硅异质结的共源共栅MOSFET器件，包括衬底102、多个外延层、多个阱区、多个N型掺杂区、多个P型掺杂区，和设置在器件顶部的源极金属115、栅多晶硅113、内电介层114，设置在底部的漏极金属101；第一外延层103和第二外延层108构成碳化硅/硅异质结；
所述衬底102上设置有第一外延层103，第一外延层103上左右两边设置有第一P型掺杂区105和第二P型掺杂区110，第一外延层103上左右两侧紧靠第一P型掺杂区105和第二P型掺杂区110处分别设置第一阱区104和第二阱区109；
第一外延层103的顶部设置有第二外延层108，第二外延层108的左右两侧分别设置第三P型掺杂区116和第四P型掺杂区117，第三P型掺杂区116的底部和第四P型掺杂区117的底部分别与第一P型掺杂区105的顶部、第二P型掺杂区110的顶部接触；第二外延层108上的左侧紧靠第三P型掺杂区116处设置有第三阱区106，第二外延层108上的右侧紧靠第四P型掺杂区117处设置有第四阱区111；第三阱区106上的左侧紧靠第三P型掺杂区116处设置第一N型掺杂区107，第四阱区111上的右侧紧靠第四P型掺杂区117处设置第二N型掺杂区112。
首先，作为本实施例的优选方案，所述第一外延层103为碳化硅材质的N型外延层，所述第二外延层108为硅材质的N型外延层。
此外，第一N型掺杂区107、第二N型掺杂区112、第三阱区106、第四阱区111和第二外延层108上设置栅多晶硅113及包裹栅多晶硅113的内电介层114；
第一N型掺杂区107、第二N型掺杂区112、第一P型掺杂区105、第二P型掺杂区110和所述内电介层114上设置源极金属115；
所述漏极金属101设置在所述衬底102的底部。
另一方面，所述第一阱区104、所述第二阱区109、所述第三阱区106和所述第四阱区111均为P型阱区, P型阱区在图1中用P-Well标示。
进一步地，所述栅多晶硅113的材质为多晶硅。
最后，所述源极金属115和所述漏极金属101的材质为金属。
特别说明的是，图1中的字母中P+代表P型掺杂区，N+代表N型掺杂区，Well为阱区故而P-Well即代表P型阱区，ILD代表内电介层。
在半导体领域中，常规硅器件在半导体应用受限于硅器件本身物理特性，以至于难以适应高压、高温等场景的问题进而难以完全发挥出器件的完整性能，而具备良好物理特性的碳化硅MOSFET可以对以上问题进行良好的改善。
因此，针对其缺陷，本实施例基于碳化硅MOSFET进行改进，具体如下：
首先，本实施例的核心在于碳化硅异质结的设置。
碳化硅MOSFET的基本原理可以简要概括为：通过控制栅极电压对通过源极和漏极的电流ISD/IDS进行控制,进而达到控制整个MOSFET通断的目的。但是碳化硅MOSFET也具备一些缺陷，例如沟道迁移率低、栅氧化层可靠性差、体二极管导通压降高、双极退化和体二极管一致性差等。
碳化硅MOSFET的等效电路图参阅图2，该器件的等效电路图参阅图2，相当于将一个SiC JFET和一个Si MOSFET连接在一起，其中SiC JFET的栅极和Si MOSFET的源极连接。从图里可以看出，SiC JFET的栅极到源极的电压，和Si MOSFET漏极到源极的电压大小相同符号相反，也就是：
;
当Si MOSFET导通的时候，其电压趋近于0V，进而/>也趋近0V。所以，由于Si MOSFET作为一个常开器件，SiC JFET也就随之导通，进而整个器件导通。
当需要关闭器件的时候，一个0V或负值的栅极电压被施加，Si MOSFET关断，其电压上升，一旦电压/>的值大小高于SiC JFET的阈值电压,则SiC JFET关断，在这之后，/>不会再继续增大。
在反向导通模式下，电流先流过Si MOSFET的体二极管，其膝点电压为0.7V。此时约为-1V，故而/>约为+1V，SiC JFET导通。
基于以上原理：
首先，对传统的SiC MOSFET来说，在SiC热氧化形成二氧化硅的过程中，在SiO2/SiC 界面产生高密度的界面态，该界面缺陷导致SiC MOSFET沟道迁移率低，而SiO2/Si之间的该界面缺陷则大幅降低，本实施例用异质结的Si MOSFET沟道可以提高沟道迁移率；
其次，SiC MOSFET栅氧化层，也就是碳化硅和栅氧化层之间还存在碳化硅/二氧化硅势垒高度低的问题，进而容易发生FN隧穿，本实施例由于采取了碳化硅异质结，进而栅氧化层处的硅/二氧化硅势垒高度更高，降低了FN隧穿风险；
再者，由于改进前的碳化硅体二极管的开启压降较高能达到3V，会造成一个较高的损耗，这里可以看出，我们相当于用Si PN结与SiC JFET进行串联，可以形成较低势垒高度，由于开启压降可以降低到0.7V，可以解决体二极管导通压降高的问题，降低损耗。
不仅如此，在这里，栅极埋入内电介层114里面，进而可以形成垂直的沟道，这种设计可以实现更高的单元密度，进一步优化沟道迁移率，所以降低了导通电阻，进一步来说可以提升开关速度，降低开关损耗。
另外，碳化硅中载流子复合产生的能量会造成BPD缺陷扩展形成层错缺陷，在双极运行期间，由电子和空穴的复合释放的能量导致堆叠缺陷在BPD处扩散，降低了电流的导通能力，本实施例中的碳化硅部分双极性电流降低，因为在本实施例的设计下，空穴在第二外延层108也就是硅的部分完成了较多复合，有效避免复合释放堆叠在BPD出扩散的问题，如此解决了双极退化的问题。
最后，由于碳化硅体二极管中的BPD缺陷分布不均匀，导致不同器件体二极管导通能力不均衡，容易造成栅极谐振。本结构降低SiC部分的双极型电流，提高体二极管性能一致性，解决了其体二极管一致性差的问题。
实施例2
本实施例基于实施例1的技术方案，对第一外延层103的相关连接构造进行进一步说明。
在本实施例中，所述第一外延层103的顶部中央为凸台结构，顶部左右两侧为凹陷结构；
所述第一阱区104和所述第一P型掺杂区105设置在所述第一外延层103的顶部左侧的凹陷结构内，所述第二阱区109和所述第二P型掺杂区110设置在所述第一外延层103的顶部右侧的凹陷结构内。
作为进一步优选方案，所述第一P型掺杂区(105)、所述第二P型掺杂区(110)、所述第一阱区104的顶部、所述第二阱区109的顶部和所述第一外延层103的凸台结构的顶部位于同一水平线。
本实施例对第一外延层103内的具体排列进行了详细说明，保障内部的基本结构、接触、相连需求的同时实现内部良好整齐的排列，使得器件结构更为整洁，进一步保证其优良特性。
实施例3
本实施例基于实施1的技术方案，对第二外延层108及相关连接结构进行进一步说明。
作为本实施例的优选方案，所述第二外延层108的顶部中央为凸台结构；
所述第二外延层108的最左端设置所述第三P型掺杂区116，所述第三P型掺杂区116与所述凸台之间设置凹陷结构，所述第三阱区106设置在该凹陷结构内；所述第二外延层108的最优端设置所述第四P型掺杂区117，所述第四P型掺杂区117与所述凸台之间设置凹陷结构，所述第四阱区111设置在该凹陷结构内。
其次，所述第三阱区106的顶部右侧为凸台结构，左侧为凹陷结构，所述第一N型掺杂区107设置在所述第三阱区106的顶部的凹陷结构内；
所述第四阱区111的顶部左侧为凸台结构，右侧为凹陷结构，所述第二N型掺杂区112设置在所述第四阱区111的顶部的凹陷结构内。
另外，所述第一N型掺杂区107的顶部、所述第二N型掺杂区112的顶部、所述第三阱区106的凸台结构的顶部、所述第四阱区111的凸台结构的顶部、所述第三P型掺杂区116的顶部和所述第四P型掺杂区117的顶部位于同一水平线。
本实施例对第二外延层108及相关连接结构进行了详细的说明，与实施例2相同，这里保障内部的基本结构、接触、相连需求的同时实现内部良好整齐的排列，使得器件结构更为整洁，进一步保证其优良特性。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：包括衬底(102)、多个外延层、多个阱区、多个N型掺杂区、多个P型掺杂区，和设置在器件顶部的源极金属(115)、栅多晶硅(113)、内电介层(114)，设置在底部的漏极金属(101)；第一外延层(103)和第二外延层(108)构成碳化硅/硅异质结；
所述衬底(102)上设置有第一外延层(103)，第一外延层(103)上左右两边设置有第一P型掺杂区(105)和第二P型掺杂区(110)，第一外延层(103)上左右两侧紧靠第一P型掺杂区(105)和第二P型掺杂区(110)处分别设置第一阱区(104)和第二阱区(109)；所述第一P型掺杂区(105)的的右侧与所述第一阱区(104)的左侧接触，所述第二P型掺杂区(110)的左侧与所述第二阱区(109)的右侧接触；
第一外延层(103)的顶部设置有第二外延层(108)，第二外延层(108)的左右两侧分别设置第三P型掺杂区(116)和第四P型掺杂区(117)，第三P型掺杂区(116)的底部和第四P型掺杂区(117)的底部分别与第一P型掺杂区(105)的顶部、第二P型掺杂区(110)的顶部接触；第二外延层(108)上的左侧紧靠第三P型掺杂区(116)处设置有第三阱区(106)，第二外延层(108)上的右侧紧靠第四P型掺杂区(117)处设置有第四阱区(111)；第三阱区(106)上的左侧紧靠第三P型掺杂区(116)处设置第一N型掺杂区(107)，第四阱区(111)上的右侧紧靠第四P型掺杂区(117)处设置第二N型掺杂区(112); 第三P型掺杂区(116)的右侧与第三阱区(106)的左侧接触，第四P型掺杂区(117)的左侧与第四阱区(111)的右侧接触，第三P型掺杂区(116)的右侧与第一N型掺杂区(107)的左侧接触，第四P型掺杂区(117)的左侧与第二N型掺杂区(112)的右侧接触；
所述第一N型掺杂区(107)、所述第二N型掺杂区(112)、所述第三阱区(106)、所述第四阱区(111)和所述第二外延层(108)上设置所述栅多晶硅(113)及包裹所述栅多晶硅(113)的所述内电介层(114)；
所述第一N型掺杂区(107)、所述第二N型掺杂区(112)、所述第一P型掺杂区(105)、所述第二P型掺杂区(110)和所述内电介层(114)上设置源极金属(115)；
所述漏极金属（101）设置在所述衬底(102)的下方；
所述第一外延层(103)为碳化硅材质的N型外延层，所述第二外延层(108)为硅材质的N型外延层；
所述第一阱区(104)、所述第二阱区(109)、所述第三阱区(106)和所述第四阱区(111)均为P型阱区。
2.根据权利要求1所述的一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：所述源极金属(115)和所述漏极金属(101)的材质为金属。
3.根据权利要求1所述的一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：所述第一外延层(103)的顶部中央为凸台结构，顶部左右两侧为凹陷结构；
所述第一阱区(104)和所述第一P型掺杂区(105)设置在所述第一外延层(103)的顶部左侧的凹陷结构内，所述第二阱区(109)和所述第二P型掺杂区(110)设置在所述第一外延层(103)的顶部右侧的凹陷结构内。
4.根据权利要求3所述的一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：所述第一P型掺杂区(105)、所述第二P型掺杂区(110)、所述第一阱区(104)的顶部、所述第二阱区(109)的顶部和所述第一外延层(103)的凸台结构的顶部位于同一水平线。
5.根据权利要求1所述的一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：所述第二外延层(108)的顶部中央为凸台结构；
所述第二外延层(108)的最左端设置所述第三P型掺杂区(116)，所述第三P型掺杂区(116)与所述凸台之间设置凹陷结构，所述第三阱区(106)设置在该凹陷结构内；所述第二外延层(108)的最右端设置所述第四P型掺杂区(117)，所述第四P型掺杂区(117)与所述凸台之间设置凹陷结构，所述第四阱区(111)设置在该凹陷结构内。
6.根据权利要求5所述的一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：所述第三阱区(106)的顶部右侧为凸台结构，左侧为凹陷结构，所述第一N型掺杂区(107)设置在所述第三阱区(106)的顶部的凹陷结构内；
所述第四阱区(111)的顶部左侧为凸台结构，右侧为凹陷结构，所述第二N型掺杂区(112)设置在所述第四阱区(111)的顶部的凹陷结构内。
7.根据权利要求6所述的一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：所述第一N型掺杂区(107)的顶部、所述第二N型掺杂区(112)的顶部、所述第三阱区(106)的凸台结构的顶部、所述第四阱区(111)的凸台结构的顶部、所述第三P型掺杂区(116)的顶部和所述第四P型掺杂区(117)的顶部位于同一水平线。
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