JP2012209561A - 半導体発光素子 - Google Patents

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Abstract

【課題】平坦性が向上した半導体基板を基礎として、特性の高性能化された半導体発光素子を提供する。
【解決手段】ｐ型電極３２と、ｎ型電極３１と、ｐ型電極３２に接続され、複数のｐ型窒化物系III−Ｖ族化合物半導体からなるｐ型積層構造（１６〜２０）と、ｎ型電極３１に接続され、複数のｎ型窒化物系III−Ｖ族化合物半導体であるｎ型積層構造（１１〜１４）と、ｐ型積層構造（１６〜２０）とｎ型積層構造（１１〜１４）との間に形成されたＩｎＧａＮからなる多重井戸構造を備える活性層１５とを備え、ｎ型積層構造が、ＧａＮ層１１と、ＧａＮ層１１上に形成されたドープ層１０と、ドープ層１０上に設けられた窒化物系III−Ｖ族化合物半導体層１２と、窒化物系III−Ｖ族化合物半導体層１２よりも活性層１５側に設けられた超格子層１３とを含む。
【選択図】 図１１

Description

本発明は半導体発光素子に係り、特に窒化物系III−Ｖ族化合物半導体発光素子に関する。
窒化ガリウム（ＧａＮ）等の窒化物系III−Ｖ族化合物半導体はワイドバンドギャップを有する半導体であり、その特徴を活かし、高輝度紫外〜青色・緑色発光ダイオードや青紫色レーザダイオードなどが研究・開発されている。又、高周波且つ高出力の窒化物系III−Ｖ族化合物半導体電界効果トランジスタなどが作製されている。
初期の頃、窒化物系III−Ｖ族化合物半導体の結晶成長に関して格子整合がとれる基板が存在しなかったため、Ａｌ２Ｏ３やＳｉＣなどを基板として用い結晶成長が行われ、素子が作製されていた。Ａｌ２Ｏ３基板を用いて窒化物系III−Ｖ族化合物半導体素子に向けた結晶成長を行う場合、２段階成長法などが用いられるが、Ａｌ２Ｏ３と窒化物系III−Ｖ族化合物半導体の間に存在する格子定数差や熱膨張係数差に起因して、大量の貫通転位や欠陥が生じる。これら貫通転位や欠陥は、例えばレーザダイオードに関して寿命の劣化を促し信頼性を低減させるため、実用化に際して大きな問題であった。
このためホモエピタキシャル成長が可能であるＧａＮ基板の市場レベルでの提供が長らく望まれていた。最近の結晶成長技術の進歩により、ＧａＮ基板が実現できるようになり、ＩｎＧａＮ／ＧａＮ／ＡｌＧａＮ系の青色レーザダイオードの試作結果も報告されている（非特許文献１参照。）。
しかしながら、ＧａＮ基板自体に関する知見やそれに対するホモエピタキシャル成長の知見が少なく、窒化物系III−Ｖ族化合物半導体を用いた高性能な光半導体素子や電子半導体素子等の半導体素子を実現できる手法は、未だ確立されていない状況である。
中村修二他，「ＧａＮ基板上に成長したＩｎＧａＮ／ＧａＮ／ＡｌＧａＮ系レーザダイオードの連続動作（Continuous-wave operation of InGaN/GaN/AlGaN -based laser diodes growｎ on GaN substrates）」,アプライド・フィジックス・レターズ(Applied Physics Letters），１９９８年４月２０日，第７２巻，第２号，ｐ．２０１４−２０１６
本発明は、各半導体層の平坦性が半導体素子の寸法相当において向上した半導体基板を実現し、この半導体基板を基礎として、特性の高性能化された半導体発光素子を提供することを目的とする。
上記目的を達成するために、本発明の特徴は、ｐ型電極と、ｎ型電極と、ｐ型電極に接続され、複数のｐ型窒化物系III−Ｖ族化合物半導体からなるｐ型積層構造と、ｎ型電極に接続され、複数のｎ型窒化物系III−Ｖ族化合物半導体からなるｎ型積層構造と、ｐ型積層構造とｎ型積層構造との間に形成されたＩｎＧａＮからなる多重井戸構造を備える活性層とを備える半導体発光素子であることを要旨とする。本発明の特徴に係る半導体発光素子において、ｎ型積層構造が、ＧａＮ層と、ＧａＮ層上に形成されたＳｉを５ｘ１０17ｃｍ-3以上２ｘ１０19ｃｍ-3以下の濃度で含有し、厚さが０．３ｎｍ以上２００ｎｍ以下のドープ層と、ドープ層上に設けられた窒化物系III−Ｖ族化合物半導体層と、窒化物系III−Ｖ族化合物半導体層よりも活性層側に設けられた超格子層とを含む。
本発明によれば、各半導体層の平坦性が半導体素子の寸法相当において向上した半導体基板を実現し、この半導体基板を基礎として、特性の高性能化された半導体発光素子を提供することができる。
本発明の第１の実施の形態に係る半導体素子（レーザダイオード）の断面構造を示す模式図である。 本発明の第１の実施の形態に係る半導体素子（レーザダイオード）の２５℃連続発振状態における電流−光出力特性を比較例と共に示す図である。 図３（ａ）は、本発明の第１の実施の形態に係る半導体素子に用いる連続エピタキシャル成長による積層構造の（０００２）面におけるω／２θスキャンによるＸ線回折スペクトルで、図３（ｂ）は、比較例の対応するＸ線回折スペクトルである。 種々の面方位のＧａＮ基板を用いて、本発明の第１の実施の形態に係る半導体素子に用いる積層構造を連続エピタキシャル成長した場合の表面モホロジーを、{0001}面から［1-100］方向へのオフ角度Δθ1-100の絶対値を横軸に、{0001}面から［11-20］方向へのオフ角度Δθ11-20の絶対値を縦軸としてプロットした図である。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための工程断面図である（その１）。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための工程断面図である（その２）。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための工程断面図である（その３）。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための工程断面図である（その４）。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための工程断面図である（その５）。 本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための工程断面図である（その６）。 本発明の第１の実施の形態の変形例に係る半導体素子（レーザダイオード）の断面構造を示す模式図である。 本発明の第１の実施の形態の変形例に係る半導体素子の製造方法を説明するための工程断面図である。 本発明の第２の実施の形態に係る半導体素子（ＬＥＤ）の断面構造を示す模式図である。 本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための工程断面図である。 本発明の第３の実施の形態に係る半導体素子（ＨＢＴ）の断面構造を示す模式図である。 本発明の第３の実施の形態に係る半導体素子の製造方法を説明するための工程断面図である。 本発明の他の実施の形態に係る半導体素子（ＨＥＭＴ）の断面構造を示す模式図である。 本発明の他の実施の形態に係る半導体素子の製造方法を説明するための工程断面図である。
本発明者らがＧａＮ基板上に種々の窒化物系III−Ｖ族化合物半導体素子の試作を繰り返すうちに、本来期待される高性能な窒化物系III−Ｖ族化合物半導体素子のデバイス特性が得られない場合があった。例えば、ＧａＮ基板上に窒化物系III−Ｖ族化合物半導体のレーザ構造を結晶成長させた場合、成長後の表面モホロジーをノマルスキー顕微鏡で観察すると、数十〜数百μｍオーダで巨大ステップが観測されることがあった。このような窒化物系III−Ｖ族化合物半導体のウェハについてデバイスプロセスを進め、窒化物系III−Ｖ族化合物青紫色レーザダイオードダイオードを試作すると、光が伝播する面内において界面揺らぎが生じているため、利得分布に広がりを生じさせ、又損失が増大することにより、結果としてしきい値電流が増大してしまうことがあった。即ち、ＧａＮ基板上に窒化物系III−Ｖ族化合物半導体素子を製造する際には、窒化物系III−Ｖ族化合物半導体の結晶成長層の表面に数十〜数百μｍオーダで巨大ステップが出現しないようにしなければ、期待される窒化物系III−Ｖ族化合物半導体の性能が実現できないことが判明した。
以下に、窒化物系III−Ｖ族化合物半導体の結晶成長層の表面に巨大ステップが出現しないようにして平坦性を向上し、これにより素子特性の高性能化を実現した例を、本発明の第１〜第３の実施の形態として図面を参照しながら説明する。
以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第１〜第３の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
なお、以下の第１〜第３の実施の形態の説明から理解できるように、「素子構造部」とは、レーザダイオードやＬＥＤでは発光層（活性層）及びその周辺の構造、ＨＢＴでは電流制御をするベース領域近傍の構造部等、電子半導体素子（電子デバイス）や光半導体素子の主動作を担う主要な構造部分が含まれていれば良く、必ずしも電子半導体素子（電子デバイス）や光半導体素子の素子構造の全体を意味するものではないことに留意されたい。
（第１の実施形態）
本発明の第１の実施の形態に係る半導体素子は、図１に示すように、ｎ型ＧａＮ基板１１上に、シリコン（Ｓｉ）等のｎ型不純物がドープされたｎ型ＧａＮ層１２が積層された積層基体（１１，１２）を基礎としている。なお、ｎ型ＧａＮ層１２は、例示であり、より、一般的には、ＩｎxＧａ1-x-yＡｌyＮ層等の他の窒化物系III−Ｖ族化合物半導体のｎ型単結晶層でも良い。ｎ型ＧａＮ基板１１は、{0001}面から<1-100>方向へのオフ角度Δθ1-100の絶対値、及び{0001}面から<11-20>方向へのオフ角度Δθ11-20の絶対値がそれぞれ,
Figure 2012209561
の面方位を有している。この積層基体（１１，１２）上に、レーザダイオードの素子構造部が形成される。第１の実施の形態では、積層体（１１，１２）を、エピタキシャル成長基板（１１，１２）と呼び、更にこの上に素子構造部を連続エピタキシャル成長する。
素子構造部は、ｎ型クラッド層１３と、ｎ型クラッド層１３上のｎ型ＧａＮガイド層１４と、ｎ型ＧａＮガイド層１４上の発光層（活性層）１５と、発光層（活性層）１５上のｐ型ＧａＮ第１ガイド層１６と、ｐ型ＧａＮ第１ガイド層１６上のオーバーフロー防止層１７と、オーバーフロー防止層１７上のｐ型ＧａＮ第２ガイド層１８と、ｐ型ＧａＮ第２ガイド層１８上のｐ型クラッド層１９と、ｐ型クラッド層１９上のｐ型ＧａＮコンタクト層２０とからなる積層構造（１３，１４，１５，１６，１７，１８，１９，２０）を基礎として構成され、最下層のｎ型クラッド層１３が、エピタキシャル成長基板（１１，１２）のｎ型ＧａＮ層１２の表面に接している。なお、第１の実施の形態に係る半導体素子において、「素子構造部」とは、図１に示した積層構造（１３，１４，１５，１６，１７，１８，１９，２０）を基礎として構成されるレーザダイオードの主動作を担う主要な構造部分を意味し、その下部のｎ型コンタクト層として機能する積層基体（１１，１２）を含まない。即ち、既に説明したように、「素子構造部」とは、光半導体素子の主動作を担う主要な構造部分が含まれていれば良く、必ずしも光半導体素子の素子構造の全体を意味するものではない。
ｎ型クラッド層１３は、アンドープＡｌ0.1Ｇａ0.9Ｎ層とＳｉ等のｎ型不純物が１×１０18ｃｍ-3程度ドープされたＧａＮ層とからなる超格子であるが、これに限定されず、例えばＡｌ０．０５Ｇａ0.9５Ｎ層等からなるｎ型の窒化物系III−Ｖ族化合物半導体の単層厚膜（膜厚１．５μｍ程度）でも構わない。又、アンドープＡｌ0.1Ｇａ0.9Ｎ層とｎ型不純物元素がドープされたＧａＮ層とからなる超格子を用いたが、Ａｌ0.1Ｇａ0.9Ｎ層とＧａＮの両方に、Ｓｉ等のｎ型不純物をドープしても、本発明の効果に変わりはない。ｎ型ＧａＮガイド層１４は、Ｓｉ等のｎ型不純物が１×１０18ｃｍ-3程度ドープされた膜厚０．１μｍ程度のＧａＮ層であるが、より一般的にはＩｎxＧａ1-x-yＡｌyＮ等のｎ型の窒化物系III−Ｖ族化合物半導体層とすることが可能である。
発光層（活性層）１５は、膜厚３．５ｎｍ程度のアンドープのＩｎ0.1Ｇａ0.9Ｎ層からなる３層の量子井戸（ＱＷ）層と、この量子井戸を挟む膜厚７ｎｍ程度のアンドープのＩｎ0.01Ｇａ0.99Ｎ層からなる障壁層とを交互に積層した多重量子井戸（ＭＱＷ）を構成している。ＭＱＷを構成するＩｎxＧａ1-xＮ層のＩｎ組成ｘは、一例であり、ＱＷ層のＩｎ組成ｘが、障壁層のＩｎ組成ｘより大きければ、他の値を用いても本発明の効果に変わりはない。例えば、ＱＷ層にＩｎ0.08Ｇａ0.92Ｎ層を用い、障壁層にＩｎ0.02Ｇａ0.98Ｎ層等を用いても良い。
発光層（活性層）１５上に設けられたｐ型ＧａＮ第１ガイド層１６は、膜厚０．０３μｍに形成すれば良い。
オーバーフロー防止層１７は、マグネシウム（Ｍｇ）等のｐ型不純物元素が５×１０18ｃｍ-3、程度にドープされた膜厚１０ｎｍ程度のＡｌ0.2Ｇａ0.8Ｎ層からなる電子のオーバーフローを防止する層である。ｐ型ＧａＮ第２ガイド層１８は、Ｍｇ等のｐ型不純物元素が５〜１０×１０18ｃｍ-3程度ドープされた、膜厚０．１μｍ程度のＧａＮ層であるが、より一般的にはＩｎxＧａ1-x-yＡｌyＮ等のｐ型の窒化物系III−Ｖ族化合物半導体層とすることが可能である。
ｐ型クラッド層１９は、アンドープＡｌ0.1Ｇａ0.9Ｎ層とＭｇ等のｐ型不純物元素がドープされたＧａＮ層とからなる超格子であるが、これに限定されず、例えばＡｌ０．０５Ｇａ0.9５Ｎ層等からなるＭｇ濃度１×１０19ｃｍ-3程度にドープされたｐ型の窒化物系III−Ｖ族化合物半導体の単層厚膜（膜厚０．６μｍ程度）でも構わない。又、アンドープＡｌ0.1Ｇａ0.9Ｎ層とｐ型不純物元素がドープされたＧａＮ層とからなる超格子を用いたが、Ａｌ0.1Ｇａ0.9Ｎ層とＧａＮの両方にＭｇ等のｐ型不純物元素をドープしても、本発明の効果に変わりはない。ｐ型ＧａＮコンタクト層２０は、Ｍｇ等のｐ型不純物元素が２×１０20ｃｍ-3程度ドープされた膜厚０．０５μｍ程度のＧａＮ層であるが、より一般的にはＩｎxＧａ1-x-yＡｌyＮ等のｐ型の窒化物系III−Ｖ族化合物半導体層とすることが可能である。
なお、結晶成長には有機金属気相成長法（ＭＯＣＶＤ）を用いた。その後、デバイスプロセスとして、エッチングにより幅２μｍのリッジ構造が形成されている。
図１の断面図に示すように、ｐ型クラッド層１９とｐ型ＧａＮコンタクト層２０との積層構造が、中央部が凸部をなし、この凸部の周辺の平坦部をｐ型クラッド層１９が構成している。即ち、ｐ型クラッド層１９自身が、凸部と、この凸部の土台をなす平坦部からなる段差構造として構成されている。そして、ｐ型クラッド層１９がなす凸部の上部にｐ型ＧａＮコンタクト層２０が配置されている。ｐ型クラッド層１９とｐ型ＧａＮコンタクト層２０とがなす凸部積層構造が、紙面に垂直方向に延伸する。なお、凸部積層構造が、図１に示すように、断面が垂直側壁を有する矩形に限定されず、メサ型の斜面を有して台形の凸部をなしても構わない。
凸部の周辺の平坦部となるｐ型クラッド層１９上には、リッジ（凸部）を挟むように絶縁膜４１が電流ブロック層として形成され、電流ブロック層により横モードが制御される。電流ブロック層の膜厚は設計により任意に選択できるが、０．３μｍ〜０．８μｍ程度の値、例えば、０．５μｍ程度に設定すれば良い。この電流ブロック層には、ＡｌＮ膜、Ａｌ0.2Ｇａ0.8Ｎ膜等の高比抵抗半導体膜を用いても良く、プロトン照射した半導体膜、シリコン酸化膜（ＳｉＯ2膜）、酸化ジルコニウム膜（ＺｒＯ２膜）等が使用可能である。更に、例えば、ＳｉＯ２膜とＺｒＯ２膜とによる多層膜でも構わない。即ち、電流ブロック層としては、発光層（活性層）１５に用いている窒化物系III−Ｖ族化合物半導体よりも屈折率が低いものであれば種々の材料が採用可能である。絶縁膜４１の代わりに、ｎ型ＧａＮやｎ型ＡｌyＧａ1-yＮなどｎ型の半導体層を用いて、ｐｎ接合分離しても電流ブロック層として機能できる。
ｐ型ＧａＮコンタクト層２０上には、例えば、パラジウム−白金−金（Ｐｄ／Ｐｔ／Ａｕ）の複合膜からなるｐ側電極３２が配置されている。例えば、Ｐｄ膜は膜厚０．０５μｍ、Ｐｔ膜は膜厚０．０５μｍ、Ａｕ膜は膜厚１．０μｍである。ｎ型ＧａＮ基板１１の裏面には、チタン−白金−金（Ｔｉ／Ｐｔ／Ａｕ）の複合膜等からなるｎ側電極３１が形成されている。ｎ側電極３１は、例えば、膜厚０．０５μｍのＴｉ膜、膜厚０．０５μｍのＰｔ膜及び膜厚１．０μｍのＡｕ膜から構成可能である。レーザ共振器の端面は劈開により形成した。光を取り出す前方端面とは逆側の後方端面には、高反射率コートが施されている。
なお、素子構造部を形成するｎ型クラッド層１３、ｎ型ＧａＮガイド層１４、発光層（活性層）１５、ｐ型ＧａＮ第１ガイド層１６、オーバーフロー防止層１７、ｐ型ＧａＮ第２ガイド層１８、ｐ型クラッド層１９、ｐ型ＧａＮコンタクト層２０は例示であり、これらの材料に限定される必要はなく、より、一般的には、ＩｎxＧａ1-x-yＡｌyＮ層等の他の窒化物系III−Ｖ族化合物半導体の単結晶層が適宜使用可能である。したがって、上記のＩｎxＧａ1-xＮ層のＩｎ組成ｘやＡｌyＧａ1-yＮ層のＡｌ組成ｙは一例として理解すべきで、他の値を用いても、以下のような効果が得られることは勿論である。
本発明の第１の実施の形態に係る半導体素子（レーザダイオード）の電流−光出力特性を、２５℃連続発振状態で比較例と比較した結果を図２に示す。図２の実線で示す電流−光出力特性は、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たす面方位のＧａＮ基板１１上に、図１１に示すδドープ層１０を有する場合の結果であり、レーザダイオードのしきい値電流は平均４５ｍＡである。図２で一点鎖線で示したδドープ層１０を有さない場合のしきい値電流は、平均５５ｍＡ程度である。図２で破線で示した比較例は、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たさない{0001}面ｎ型ＧａＮ基板１１上に、上記レーザ構造を結晶成長し作製したレーザダイオードである。この比較例に係るレーザダイオードの電流−光出力特性から求められるしきい値電流は、平均１０６ｍＡであり、第１の実施の形態に係る半導体素子よりも高いことが分かる。比較例の構造で、しきい値電流が高くなるのは、光が伝播する面内において界面揺らぎが生じているためである。このため、比較例の構造では、利得分布に広がりが生じ、損失が増大していることが分かる。
又、第１の実施の形態に係る半導体素子（レーザダイオード）の結晶成長後のウェハ（図６参照。）をＸ線回折により比較した。図３（ａ）及び（ｂ）は（０００２）面におけるω／２θスキャンの結果である。ここで、図３（ａ）及び（ｂ）の右端に示される０arcsecがＧａＮ層からのピークである。ｎ型クラッド層１３、ｐ型クラッド層１９ともＡｌ0.1Ｇａ0.9Ｎ層とＧａＮ層とからなる超格子であるので、０次回折のピークの他に、超格子周期に対応した−１次や１次などのサテライトピークが検出される。図３（ａ）及び（ｂ）で−３２００arcsec付近に観察されるピークが、Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子による−１次サテライトピークである。
図３（ａ）に示すように、オフ角度Δθ1-100及びΔθ11-20が、それぞれ式（１）及び（２）の関係を満たす面方位のＧａＮ基板１１上に、上記レーザ構造を結晶成長したウェハのサテライトピークの半値幅は１４５arcsecである。一方、図３（ｂ）に示すように、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たさない{0001}面ｎ型ＧａＮ基板１１上に、上記レーザ構造を結晶成長したウェハのサテライトピークの半値幅は３６７arcsecと広い。半値幅が広いということは、超格子界面における急峻性やクラッド層全体で見たときの膜の平坦性が劣っていることを意味する。
結晶成長後のウェハをノマルスキー顕微鏡により観察した結果を図４に示す。図４では、(0001)面から［1-100］方向へのオフ角度Δθ1-100の絶対値を横軸に、(0001)面から［11-20］方向へのオフ角度Δθ11-20の絶対値を縦軸に示している。図４において、白抜き円（〇）、白抜き三角（△）及び白抜き四角（□）の印で示したように、オフ角度Δθ1-100の絶対値が０．１２°以上０．３５°以下で、且つ、オフ角度Δθ11-20の絶対値が０．００°以上０．０６°以下である場合には、巨大ステップが観測されず、平坦性が良好であることが分かる。更に、図４の白抜き三角（△）及び白抜き円（〇）で示したように、オフ角度Δθ1-100の絶対値が０．１２°以上０．３０°以下で、且つ、オフ角度Δθ11-20の絶対値が０．００°以上０．０６°以下であれば、表面が平坦且つ、図３におけるＸ線回折スペクトル半値幅が２００〜２５０arcsecとなり、結晶性が良好となるので好ましい。特に、図４の白抜き円（〇）で示したように、オフ角度Δθ1-100の絶対値が０．１４°以上０．２８°以下であって、且つ、オフ角度Δθ11-20の絶対値が０．００°以上０．０６°以下である場合には、表面が平坦、且つ、図３におけるＸ線回折スペクトル半値幅が１５０arcsec程度となり、非常に優れた結晶性を示し、又表面に巨大ステップも観察されないので更に好ましい。即ち、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たす面方位のＧａＮ基板１１上に、上記レーザ構造を結晶成長したウェハの表面モホロジーは、素子の寸法相当において表面が非常にスムーズ且つ平坦であるが、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たさない{0001}面ｎ型ＧａＮ基板１１上に、図１に示すレーザ構造を結晶成長したウェハの表面モホロジーは、数十〜数百μｍオーダで巨大ステップが観測され、平坦性が悪いことが分かる。
以上のように、第１の実施の形態に係るエピタキシャル成長基板によれば、ＧａＮ基板１１を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にＧａＮ基板１１の面方位が最適化されているので、表面モホロジーや平坦性が良好な窒化物系III−Ｖ族化合物半導体の結晶成長層を得ることができる。又、第１の実施の形態に係る半導体素子（レーザダイオード）は、この高い平坦性を有するエピタキシャル成長基板を用いているので、光の損失の少ない導波路を作製でき、しきい値電流を低減し、動作寿命を長くし、信頼性を向上することができる。又、第１の実施の形態に係る半導体素子（レーザダイオード）によれば、利得分布の空間的な広がりを抑えることができ、素子の高性能化が実現できる。
図５〜図１１を用いて、本発明の第１の実施の形態に係る半導体素子（レーザダイオード）の製造方法を説明する。なお、以下に述べる半導体素子の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。例えば、第１の実施の形態に係る半導体素子の製造方法に使用する成長装置はＭＯＣＶＤ装置であるとして説明するが、分子線エピタキシー（ＭＢＥ）装置等他の装置を用いた他の方法でも製造可能である。
（イ）先ず、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たす面方位のＧａＮ基板１１を図５（ａ）に示すように用意する。次に、ＧａＮ基板１１をＭＯＣＶＤ装置のサセプタ上に載置する。Ｖ族原料であるアンモニア（ＮＨ３）ガスを含む雰囲気で加熱を開始し、１０００〜１１００℃の基板温度で、有機金属Ｇａ化合物、例えばトリメチルガリウム（Ｇａ（ＣＨ3）3）、或いはトリエチルガリウム（Ｇａ（Ｃ2Ｈ5）3）を水素（Ｈ２）でバブリングして導入し、図５（ｂ）に示すように、ｎ型ＧａＮ層１２を成長し、エピタキシャル成長基板（１１，１２）を得る。ｎ型ＧａＮ層１２の成長に際しては、Ｖ／III比を数１００以上と高い比率にすることが望ましい。ｎ型ドーピング用原料としては、Ｓｉ水素化物例えばモノシラン（ＳｉＨ４）ガス或いは有機金属Ｓｉ化合物ガス例えばテトラメチルシラン（Ｓｉ（ＣＨ3）4）ガスを用いれば良い。
（ロ）次に、基板温度を１０００℃から１０８０℃に設定した後、エピタキシャル成長基板（１１，１２）のｎ型ＧａＮ層１２上に、レーザダイオードの素子構造部を連続エピタキシャル成長する。即ち、図５（ｃ）に示すように、ｎ型ＧａＮ層１２上に、ｎ型クラッド層１３を、同一反応管内で連続エピタキシャル成長する。更に、ｎ型クラッド層１３に引き続き、図６に示すように、ｎ型ＧａＮガイド層１４、発光層（活性層）１５、ｐ型ＧａＮ第１ガイド層１６、オーバーフロー防止層１７、ｐ型ＧａＮ第２ガイド層１８、ｐ型クラッド層１９、ｐ型ＧａＮコンタクト層２０を順に連続エピタキシャル成長し、ダブルヘテロ構造部を形成する。III族原料としては、有機金属Ｇａ化合物例えばトリメチルガリウム（Ｇａ（ＣＨ3）3）、或いはトリエチルガリウム（Ｇａ（Ｃ2Ｈ5）3）、有機金属Ａｌ化合物、例えばトリメチルアルミニウム（Ａｌ（ＣＨ3）3）、或いはトリエチルアルミニウム（Ａｌ（Ｃ2Ｈ5）3）、有機金属Ｉｎ化合物、例えばトリメチルインジウム（Ｉｎ（ＣＨ3）3）、或いはトリエチルインジウム（Ｉｎ（Ｃ2Ｈ5）3）を用いることができる。これらの各エピタキシャル成長層１４〜２９の成長に際しては、Ｖ／III比を数１００以上と高い比率にすることが望ましい。ｎ型クラッド層１３は、Ｓｉ濃度１×１０18ｃｍ-3、膜厚１．５μｍのエピタキシャル成長層で、ｎ型ＧａＮガイド層１４は、Ｓｉ濃度１×１０18ｃｍ-3、膜厚０．１μｍのエピタキシャル成長層である。ｎ型ＧａＮガイド層１４上に設けられた発光層（活性層）１５は３層のＩｎ0.1Ｇａ0.9Ｎ層からなる量子井戸（ＱＷ）層と、５層のＩｎ0.01Ｇａ0.99Ｎ層からなる障壁層とを交互に積層した３周期ＭＱＷ構造である。発光層（活性層）１５上に設けられたｐ型ＧａＮ第１ガイド層１６は、膜厚０．０３μｍのエピタキシャル成長層で、オーバーフロー防止層１７は、Ｍｇ濃度５×１０18ｃｍ-3、膜厚１０ｎｍのエピタキシャル成長層で、ｐ型ＧａＮ第２ガイド層１８は、Ｍｇ濃度５〜１０×１０18ｃｍ-3、膜厚0.1μｍのエピタキシャル成長層で、ｐ型クラッド層１９は、Ｍｇ濃度１×１０19ｃｍ-3、膜厚０．６μｍ のエピタキシャル成長層で、ｐ型ＧａＮコンタクト層２０は、Ｍｇ濃度２×１０20ｃｍ-3、膜厚０．０５μｍのエピタキシャル成長層である。これらのｐ型ドーピング用原料としては、有機金属Ｍｇ化合物、例えばビスシクロペンタディエニールマグネシウム（Ｃｐ2Ｍｇ）又はビスメチルシクロペンタディエニールマグネシウム（Ｍ2Ｃｐ2Ｍｇ）を使用することが可能である。
（ハ）次に、図７に示すように、フォトレジスト５１をマスクとして、ｐ型クラッド層１９、ｐ型ＧａＮコンタクト層２０を反応性イオンエッチング（ＲＩＥ）により溝部５０ａ，５０ｂを選択的に形成し、この溝部５０ａ，５０ｂに囲まれた凸部を残留させる。ｐ型クラッド層１９とｐ型ＧａＮコンタクト層２０とがなす台形の凸部は、紙面に垂直方向に延伸し、リッジ構造をなしている。ｐ型クラッド層１９の厚さが０．６μｍ、ｐ型ＧａＮコンタクト層２０の厚さが０．０５μｍの場合は、溝部５０ａ，５０ｂの深さは、０．５μｍ程度にすれば良い。
（ニ）次に、図８に示すように、フォトレジスト５１を除去後、溝部５０ａ，５０ｂを埋め、ｐ型クラッド層１９とｐ型ＧａＮコンタクト層２０とがなすリッジ（凸部）を挟むように厚さ０．６〜１μｍの絶縁膜４１を全面に堆積する。絶縁膜４１としては、ＡｌＮ膜等の高比抵抗半導体膜をエピタキシャル成長しても良く、酸化膜（ＳｉＯ2膜）等をＣＶＤで堆積しても良い。次に、図９に示すように、ｐ型ＧａＮコンタクト層２０上の絶縁膜４１のみを、ｐ型ＧａＮコンタクト層２０が露出するまでエッチングする。
（ホ）次に、図１０に示すように、ｐ型ＧａＮコンタクト層２０上に、Ｐｄ／Ｐｔ／Ａｕの複合膜からなるｐ側電極３２をリフトオフ法により形成する。即ち、ｐ側電極３２のパターンに対応した窓部を有するフォトレジスト膜をｐ型ＧａＮコンタクト層２０及びｐ型ＧａＮコンタクト層２０の両側の絶縁膜４１に形成後、膜厚０．０５μｍのＰｄ膜、膜厚０．０５μｍのＰｔ膜及び膜厚１．０μｍのＡｕ膜を真空蒸着法若しくはスパッタリング法等により、連続的に堆積し、その後、フォトレジスト膜を剥離すれば、窓部の位置にｐ側電極３２が形成される。更に、酸化膜（ＳｉＯ2膜）、窒化膜（Ｓｉ3Ｎ4膜）、ポリイミド膜等のパッシベーション膜４２をＣＶＤで堆積する。そして、エッチバックにより、ｐ側電極３２を露出させる。その後、ＧａＮ基板１１の裏面にＴｉ／Ｐｔ／Ａｕの複合膜を真空蒸着法若しくはスパッタリング法等により堆積する。例えば、膜厚０．０５μｍのＴｉ膜、膜厚０．０５μｍのＰｔ膜及び膜厚１．０μｍのＡｕ膜を連続的に堆積する。その後、熱処理（シンタリング）をすれば、ｐ側電極３２とｎ側電極３１の双方のコンタクト抵抗が低減する。更に、劈開若しくは、ダイアモンドブレード等の切断手段で、所望の大きさに切り出せば、図１に示す半導体素子（レーザダイオード）が完成する。
以上説明したように、本発明の第１の実施の形態に係る半導体素子の製造方法によれば、ＧａＮ基板１１を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にＧａＮ基板１１の面方位が最適化されているので、表面モホロジーや平坦性が良好である。したがって、高品質の窒化物系III−Ｖ族化合物半導体エピタキシャル成長層をｎ型ＧａＮ基板１１上に均一に形成することが可能である。このため、高性能な窒化物系III−Ｖ族化合物半導体素子を歩留まり良く安価に提供することができる。
本発明の第１の実施の形態の変形例に係る半導体素子（レーザダイオード）は、図１１に示すように、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たす面方位のＧａＮ基板１１上に、δドープ層１０を介して、ｎ型ＧａＮ層１２が積層された積層基体（１１，１０，１２）を基礎としている点が、図１に示す第１の実施の形態に係る半導体素子と異なる点である。ｎ型ＧａＮ層１２上に、レーザダイオードの素子構造部として、ｎ型クラッド層１３、ｎ型ＧａＮガイド層１４、発光層（活性層）１５、ｐ型ＧａＮ第１ガイド層１６、オーバーフロー防止層１７、ｐ型ＧａＮ第２ガイド層１８、ｐ型クラッド層１９、ｐ型ＧａＮコンタクト層２０を順に積層した構造やリッジや電極等の構造が、図１に示す第１の実施の形態に係る半導体素子と同様であり、重複した説明を省略する。
δドープ層１０は、Ｓｉ等のｎ型不純物元素を５ｘ１０17ｃｍ-3以上２ｘ１０19ｃｍ-3以下、望ましくは１ｘ１０18ｃｍ-3以上２ｘ１０19ｃｍ-3以下、更に望ましくは４ｘ１０18ｃｍ-3以上２ｘ１０19ｃｍ-3以下でドープした厚さ２００ｎｍ未満のＧａＮ層である。δドープ層１０の厚さの下限は１原子層の厚さであるので、約０．３ｎｍ程度である。δドープ層１０の厚さは、望ましくは１原子層の厚さ以上１５０ｎｍ以下、更に望ましくは５ｎｍ以上１５０ｎｍ以下が良い。δドープ層１０の不純物密度が、２ｘ１０19ｃｍ-3を越えると、その上に成長するｎ型ＧａＮ層１２の表面が荒れてしまう。即ち、望ましい形態としてＳｉ等のｎ型不純物元素を４ｘ１０18ｃｍ-3以上２ｘ１０19ｃｍ-3以下ドープした層を１原子層以上２００ｎｍ未満の厚みで形成すると、基板面内方向への結晶成長速度を促進させることができ、結果として表面の平坦性が向上する。しかし、不純物密度が４ｘ１０18ｃｍ-3を下回るとその効果が顕著ではなくなる。不純物密度が１ｘ１０18ｃｍ-3を下回ると更に効果が低減し、不純物密度が５ｘ１０17ｃｍ-3を下回ると、結晶成長速度の促進効果や、表面の平坦性向上の効果を得ることがより困難になる。
このように、第１の実施の形態の変形例に係る半導体素子（レーザダイオード）においては、ｎ型ＧａＮ層１２とｎ型ＧａＮ基板１１の間にδドープ層１０を存在させることにより、ｎ型ＧａＮ基板１１面内方向への結晶成長速度を促進させ、成長したウェハの表面モホロジーを、図１に示す第１の実施の形態に係る半導体素子に比し、更に平坦性を向上させている。その結果、図２に示したように、第１の実施の形態に係る半導体素子（レーザダイオード）のしきい値電流は平均４５ｍＡまで低減し、動作寿命も長く、信頼性が更に向上する。
第１の実施の形態の変形例に係る半導体素子（レーザダイオード）の製造方法は、図１２に示すように、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たす面方位のＧａＮ基板１１上に、δドープ層１０を介して、ｎ型ＧａＮ層１２を積層し、引き続き、ｎ型クラッド層１３、ｎ型ＧａＮガイド層１４、発光層（活性層）１５、ｐ型ＧａＮ第１ガイド層１６、オーバーフロー防止層１７、ｐ型ＧａＮ第２ガイド層１８、ｐ型クラッド層１９、ｐ型ＧａＮコンタクト層２０を順に連続エピタキシャル成長すれば、その後の工程は、図７〜図１０に示す手順と実質的に同様であり、重複した説明を省略する。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体素子は、図１３に示すように、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たすｎ型ＧａＮ基板１１上に、ｎ型ＧａＮ層１２が積層された積層基体（１１，１２）を基礎としている点では、第１の実施の形態に係る半導体素子と同様であるが、第２の実施の形態に係る半導体素子では、この積層基体（１１，１２）上に、発光ダイオード（ＬＥＤ）の素子構造部が形成される。第１の実施の形態で説明したように、ｎ型ＧａＮ層１２は、例示であり、より、一般的には、ＩｎxＧａ1-x-yＡｌyＮ層等の他の窒化物系III−Ｖ族化合物半導体のｎ型単結晶層でも良いことは勿論である。
即ち、図１３に示すように、この積層基体（１１，１２）の最上層のｎ型ＧａＮ層１２上に、直接、Ｓｉド−プＡｌ0.05Ｇａ0.95Ｎ層からなるｎ型クラッド層１３がエピタキシャル成長され、更に、ｎ型クラッド層１３上に、ＩｎxＧａ1-xＮ層からなる発光層（活性層）２１、Ｍｇド−プＡｌ0.05Ｇａ0.95Ｎ層からなるｐ型クラッド層１９、Ｍｇド−プＧａＮ層からなるｐ型ＧａＮコンタクト層２０が順に積層されている。３３は透明電極（ｐ側電極）である。ｎ型クラッド層１３、ＩｎxＧａ1-xＮ発光層（活性層）２１、ｐ型クラッド層１９、ｐ型ＧａＮコンタクト層２０等の発光ダイオード（ＬＥＤ）の素子構造部の詳細は、第１の実施の形態に係る半導体素子で説明した内容と基本的に同様であるので、重複した説明を省略する。又、第２の実施の形態に係る半導体素子において、「素子構造部」とは、図１３に示した積層構造（１３，２１，１９，２０）を基礎として構成されるＬＥＤの主動作を担う主要な構造部分を意味し、その下部のｎ型コンタクト層として機能する積層基体（１１，１２）を含まない。即ち、「素子構造部」とは、光半導体素子の主動作を担う主要な構造部分が含まれていれば良く、必ずしも光半導体素子の素子構造の全体を意味するものではないことは、第１の実施の形態に係る半導体素子と同様である。
第１の実施の形態で説明したように、素子構造部を形成するｎ型クラッド層１３、ＩｎxＧａ1-xＮ発光層（活性層）２１、ｐ型クラッド層１９、ｐ型ＧａＮコンタクト層２０は例示であり、これらの材料に限定される必要はない。つまり、より一般的には、ＩｎxＧａ1-x-yＡｌyＮ層等の他の窒化物系III−Ｖ族化合物半導体の単結晶層が適宜、素子構造部を形成する各層に使用可能である。
本発明の第２の実施の形態に係るエピタキシャル成長基板によれば、ＧａＮ基板１１を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にＧａＮ基板１１の面方位が最適化されているので、表面モホロジーや平坦性が良好な窒化物系III−Ｖ族化合物半導体の結晶成長層を得ることができる。又、第２の実施の形態に係る半導体素子（ＬＥＤ）は、この高い平坦性を有するエピタキシャル成長基板を用いているので、低動作電圧化、高輝度化、高発光効率化等の特性改善が得られる。
図示を省略しているが、本発明の第２の実施の形態に係る半導体素子（ＬＥＤ）においても、図１１と同様に、δドープ層１０を介して、ｎ型ＧａＮ層１２をｎ型ＧａＮ基板１１上に積層するのが好ましい。δドープ層１０は、第１の実施の形態で説明したように、ｎ型不純物元素を５ｘ１０17ｃｍ-3以上２ｘ１０19ｃｍ-3以下、望ましくは１ｘ１０18ｃｍ-3以上２ｘ１０19ｃｍ-3以下、更に望ましくは４ｘ１０18ｃｍ-3以上２ｘ１０19ｃｍ-3以下でドープした厚さ２００ｎｍ未満のＧａＮ層である。δドープ層１０の厚さは、望ましくは１原子層の厚さ以上１５０ｎｍ以下、更に望ましくは５ｎｍ以上１５０ｎｍ以下が良い。δドープ層１０の不純物密度が、２ｘ１０19ｃｍ-3を越えると、その上に成長するｎ型ＧａＮ層１２の表面が荒れてしまうので好ましくない。ｎ型不純物元素を４ｘ１０18ｃｍ-3以上２ｘ１０19ｃｍ-3以下ドープした層を１原子層以上２００ｎｍ未満の厚みで形成すると、基板面内方向への結晶成長速度を促進させることができ、表面の平坦性が向上する。不純物密度が４ｘ１０18ｃｍ-3を下回るとその効果が顕著ではなくなる。不純物密度が１ｘ１０18ｃｍ-3を下回ると更に効果が低減し、不純物密度が５ｘ１０17ｃｍ-3を下回ると、殆ど、結晶成長速度の促進効果や、表面の平坦性向上の効果を得ることがより困難になる。δドープ層１０をｎ型ＧａＮ層１２とｎ型ＧａＮ基板１１の間に挿入することにより、表面モホロジーや平坦性が更に改善され、この結果、第２の実施の形態に係る半導体素子（ＬＥＤ）の低動作電圧化、高輝度化、高発光効率化等の特性改善が更に促進される。
本発明の第２の実施の形態に係る半導体素子の製造方法は、基本的には、図５〜図１０に示した第１の実施の形態に係る半導体素子の製造方法と同様であるが、より簡略化されている。
（イ）先ず、図１４に示すように、エピタキシャル成長基板としての積層基体（１１，１２）の最上層のｎ型ＧａＮ層１２上に、直接、Ｓｉド−プＡｌ0.05Ｇａ0.95Ｎ層からなるｎ型クラッド層１３がエピタキシャル成長され、更に、ｎ型クラッド層１３上に、ＩｎxＧａ1-xＮ発光層（活性層）２１、ｐ型クラッド層１９、ｐ型ＧａＮコンタクト層２０が順に連続エピタキシャル成長される。
（ロ）更に、ｐ型ＧａＮコンタクト層２０上に、錫（Ｓｎ）をドープした酸化インジウム（Ｉｎ2Ｏ3）膜（ＩＴＯ）、インジウム（Ｉｎ）をドープした酸化亜鉛（ＺｎＯ）膜（ＩＺＯ）、ガリウム（Ｇａ）をドープした酸化亜鉛膜（ＧＺＯ）、酸化錫（ＳｎＯ2）等の透明電極からなるｐ側電極３３を形成する。或いは金（Ａｕ）やニッケル（Ｎｉ）等の金属膜を透光性が維持できる程度に薄く堆積して透明電極としても良い。
（ハ）その後、図１３に示すように、ｎ型ＧａＮ基板１１の裏面にＴｉ／Ｐｔ／Ａｕの複合膜を真空蒸着法若しくはスパッタリング法等により堆積する。例えば、膜厚０．０５μｍのＴｉ膜、膜厚０．０５μｍのＰｔ膜及び膜厚１．０μｍのＡｕ膜を連続的に堆積する。その後、熱処理（シンタリング）をし、ｎ側電極３１のコンタクト抵抗を低減させる。更に、劈開若しくは、ダイアモンドブレード等の切断手段で、所望の大きさに切り出せば、図１３に示す半導体素子（発光ダイオード（ＬＥＤ）が完成する。
以上説明したように、本発明の第２の実施の形態に係る半導体素子の製造方法によれば、ＧａＮ基板１１を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にＧａＮ基板１１の面方位が最適化されているので、表面モホロジーや平坦性が良好である。したがって、高品質の窒化物系III−Ｖ族化合物半導体エピタキシャル成長層をｎ型ＧａＮ基板１１上に均一に形成することが可能である。このため、高性能な窒化物系III−Ｖ族化合物半導体素子を歩留まり良く安価に提供することができる。
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体素子は、図１５に示すように、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たすｎ型ＧａＮ基板１１上に、Ｓｉド−プＧａＮ層からなるｎ型ドリフト層２４、Ｍｇド−プＩｎxＧａ1-xＮ層からなるｐ型ベース層２５、Ｓｉド−プ層からなるｎ型エミッタ層２６が順に積層されてヘテロ接合バイポーラトランジスタ（ＨＢＴ）を構成している。ｎ型ＧａＮ基板１１は、コレクタ層（コレクタコンタクト層）として機能する。
ｎ型ドリフト層２４は、Ｓｉ濃度１×１０14〜５×１０16ｃｍ-3、膜厚０．３〜１．５μｍの窒化物系III−Ｖ族化合物半導体の単結晶層である。ｐ型ベース層２５のＭｇ濃度と膜厚は、ＨＢＴの動作周波数と耐圧を考慮して決めれば良いが、例えば、Ｍｇ濃度５×１０18〜７×１０19ｃｍ-3、膜厚５〜８０ｎｍに選択すれば良い。ｎ型エミッタ層２６は、Ｓｉ濃度３×１０18〜６×１０18ｃｍ-3、膜厚０．２〜０．５μｍの窒化物系III−Ｖ族化合物半導体の単結晶層である。図１５に示すように、ｎ型エミッタ層２６上にチタン−白金−金（Ｔｉ／Ｐｔ／Ａｕ）の複合膜からなるエミッタ電極４５が形成されている。エミッタ電極４５は、例えば、膜厚０．０４μｍのＴｉ膜、膜厚０．０４μｍのＰｔ膜及び膜厚０．５μｍのＡｕ膜から構成可能である。更に、ｎ型エミッタ層２６を貫通しｐ型ベース層２５の表面の一部を露出するベース電極取り出し溝が形成され、このベース電極取り出し溝の底部において、ｐ型ベース層２５にベース電極４４がオーミック接触している。ベース電極４４は、例えば、パラジウム−白金−金（Ｐｄ／Ｐｔ／Ａｕ）の複合膜からなり、Ｐｄ膜は膜厚０．０５μｍ、Ｐｔ膜は膜厚０．０５μｍ、Ａｕ膜は膜厚0.2μｍ程度の値が採用可能である。
ｎ型ＧａＮ基板１１の裏面に、チタン−白金−金（Ｔｉ／Ｐｔ／Ａｕ）の複合膜からなるコレクタ電極４３が形成されている。コレクタ電極４３は、エミッタ電極４５と同様に、例えば、膜厚０．０４μｍのＴｉ膜、膜厚０．０４μｍのＰｔ膜及び膜厚０．５μｍのＡｕ膜の組み合わせを採用可能である。
以上のように、第３の実施の形態に係るエピタキシャル成長基板によれば、ＧａＮ基板１１を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にＧａＮ基板１１の面方位が最適化されているので、表面モホロジーや平坦性が良好な窒化物系III−Ｖ族化合物半導体の結晶成長層を得ることができる。又、第３の実施の形態に係る半導体素子（ＨＢＴ）は、この高い平坦性を有するエピタキシャル成長基板を用いているので、電流増幅率βが高く、高周波特性が向上し、電流遮断周波数ｆTが向上する。
なお、第１及び第２の実施の形態で説明したように、素子構造部を形成するｎ型ドリフト層２４、ｐ型ベース層２５、ｎ型エミッタ層２６の各材料は例示であり、より一般的には、ＩｎxＧａ1-x-yＡｌyＮ層等の他の窒化物系III−Ｖ族化合物半導体の単結晶層を、ＨＢＴとして必要な禁制帯幅の関係を満足するように、選定すれば、使用可能である。即ち、ｎ型エミッタ層２６の禁制帯幅がｐ型ベース層２５の禁制帯幅より広い「ワイドバンドギャップエミッタ」の条件となるように、選定すれば、種々の窒化物系III−Ｖ族化合物半導体の単結晶層が、各層２４，２５，２６として、選定可能である。例えば、ｎ型ＧａＮ基板１１上に、ＧａＮ層からなるｎ型ドリフト層２４、ＧａＮ層からなるｐ型ベース層２５、ＡｌyＧａ1-yＮ層からなるｎ型エミッタ層２６を用いても良い。
なお、本発明の第３の実施の形態に係る半導体素子において、「素子構造部」とは、ｎ型ドリフト層２４、ｐ型ベース層２５、ｎ型エミッタ層２６を意味し、コレクタ層（コレクタコンタクト層）として機能するｎ型ＧａＮ基板１１を含まない。即ち、第３の実施の形態に係る半導体素子の「素子構造部」とは、電子半導体素子（電子デバイス）の主動作を担う主要な構造部分が含まれていれば良く、必ずしも半導体素子の素子構造の全体を意味するものではないことは、第１及び第２の実施の形態に係る半導体素子において説明した事情と同様である。
図示を省略しているが、本発明の第３の実施の形態に係る半導体素子（ＨＢＴ）においても、図１１と同様に、δドープ層１０を介して、ｎ型ドリフト層２４をｎ型ＧａＮ基板１１上に積層するのが好ましい。δドープ層１０は、第１の実施の形態で説明したように、ｎ型不純物元素を５ｘ１０17ｃｍ-3以上２ｘ１０19ｃｍ-3以下、望ましくは１ｘ１０18ｃｍ-3以上２ｘ１０19ｃｍ-3以下、更に望ましくは４ｘ１０18ｃｍ-3以上２ｘ１０19ｃｍ-3以下でドープした厚さ２００ｎｍ未満のＧａＮ層である。δドープ層１０の厚さは、望ましくは一原子層の厚さ以上１５０ｎｍ以下、更に望ましくは５ｎｍ以上１５０ｎｍ以下が良い。δドープ層１０を用いることにより、更に表面モホロジーや平坦性が良好となるので、第３の実施の形態に係る半導体素子（ＨＢＴ）の電流増幅率βは更に高く、高周波特性も更に向上する。
本発明の第３の実施の形態に係る半導体素子の製造方法は、基本的には、第１及び第２の実施の形態に係る半導体素子の製造方法と同様である。
（イ）先ず、ＭＯＣＶＤ装置の内部にｎ型ＧａＮ基板１１を挿入し、第２の実施の形態に係る半導体素子の製造方法で説明したと同様に、ｎ型ＧａＮ基板１１上に、Ｓｉド−プＧａＮ層からなるｎ型ドリフト層２４、Ｍｇド−プＩｎ0.1Ｇａ0.9Ｎ層からなるｐ型ベース層２５、Ｓｉド−プＧａＮ層からなるｎ型エミッタ層２６を順に連続エピタキシャル成長する。ｎ型ＧａＮ基板１１上に、ｎ型ドリフト層２４を成長した積層体が、第１及び第２の実施の形態におけるエピタキシャル成長基板（１１，１２）に対応するが、ｎ型ＧａＮ基板１１、ｎ型ドリフト層２４、ｐ型ベース層２５、ｎ型エミッタ層２６からなる積層体（１１，２４，２５，２６）の全体を「エピタキシャル成長基板」と呼んでも良い。この連続エピタキシャル成長は、図１４を用いて説明した第２の実施の形態に係る半導体素子の製造方法と基本的に同様であるので、重複した説明を省略する。
（ロ）この後、先ず、ベース電極取り出し溝形成用フォトレジスト膜のパターンをフォトリソグラフィ技術によりｎ型エミッタ層２６の表面に形成し、このフォトレジスト膜のパターンをエッチングマスクとして、ｎ型エミッタ層２６を貫通しｐ型ベース層２５の表面の一部を露出するベース電極取り出し溝をＲＩＥでエッチングして形成する。
（ハ）そして、ｎ型エミッタ層２６上にチタン−白金−金（Ｔｉ／Ｐｔ／Ａｕ）の複合膜からなるエミッタ電極４５を、ｎ型ＧａＮ基板１１の裏面にチタン−白金−金（Ｔｉ／Ｐｔ／Ａｕ）の複合膜からなるコレクタ電極４３のパターンを形成する。その後、熱処理（シンタリング）をすれば、エミッタ電極４５及びコレクタ電極４３の双方のコンタクト抵抗が低減する。
（ニ）更に、図１５に示すように、リフトオフ法を用いて、ｐ型ベース層２５上に、Ｐｄ／Ｐｔ／Ａｕの複合膜からなるベース電極４４をリフトオフ法により形成する。即ち、ベース電極４４のパターンに対応した窓部を有するフォトレジスト膜を形成後、膜厚０．０４μｍのＴｉ膜、膜厚０．０４μｍのＰｔ膜及び膜厚０．５μｍのＡｕ膜を真空蒸着法若しくはスパッタリング法等により、連続的に堆積し、その後、フォトレジスト膜を剥離すれば、窓部の位置にベース電極４４が形成される。
以上説明したように、本発明の第３の実施の形態に係る半導体素子の製造方法によれば、ＧａＮ基板１１を用いているので、貫通転位などの欠陥やひび割れの問題が本来的に少なく、更にＧａＮ基板１１の面方位が最適化されているので、表面モホロジーや平坦性が良好である。したがって、高品質の窒化物系III−Ｖ族化合物半導体エピタキシャル成長層をｎ型ＧａＮ基板１１上に均一に形成することが可能である。このため、高性能な窒化物系III−Ｖ族化合物半導体素子を歩留まり良く安価に提供することができる。
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、本発明は、第１、第２及び第３の実施の形態において説明したレーザダイオード、ＬＥＤ、ＨＢＴに限定されるものではなく、その他、高電子移動度トランジスタ（ＨＥＭＴ）、接合型電界効果トランジスタ（ＦＥＴ）、ショットキーゲート型ＦＥＴ（ＭＥＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）等の種々の電子半導体素子（電子デバイス）、或いは光検出器等の光半導体素子等を含めた、種々の半導体素子に適用可能である。
この種の電子半導体素子の例として、図１７に、ＨＥＭＴの模式的な構造を示す。図１７に示すＨＥＭＴは、素子構造部（６２、６３、６４、６５、６６）を備える。素子構造部（６２、６３、６４、６５、６６）は、ＧａＮ基板６１上に、故意には不純物をドープしていない（以下において「ノンドープ」という。）ＧａＮ層（第１の単結晶層）６２及びノンドープＡｌxＧａ1-xＮ層（第２の単結晶層）６３を連続的に堆積することによって形成される。ＧａＮ基板６１は、オフ角度Δθ1-100及びΔθ11-20が、式（１）及び（２）の関係を満たす高比抵抗基板又は半絶縁性基板である。ノンドープＧａＮ層６２は、約０．８〜４．５μｍの厚みを有した単結晶層である。ノンドープＡｌxＧａ1-xＮ層６３は、約６０〜１５０ｎｍの厚みを有した単結晶層である。二次元電子雲６４は、ノンドープＧａＮ層６２の大きな電子親和力のために、ノンドープＧａＮ層６２の上面に形成される。ｎ型ソース領域６５及びｎ型ドレイン領域６６は、ノンドープＡｌxＧａ1-xＮ層６３を貫通してノンドープＧａＮ層６２の表面の一部にまで及ぶように形成される。例えば、ソース領域６５及びドレイン領域６６は約１×１０17ｃｍ-3以上、約１×１０19ｃｍ-3以下の不純物密度を有するように、Ｓｉ原子のようなｎ型不純物原子を、高濃度に添加される。図１７に示すように、チタン・アルミニウム（Ｔｉ／Ａｌ）複合膜からなるソース電極７１及びドレイン電極７２は、それぞれ、ｎ型ソース領域６５及びｎ型ドレイン領域６６の上に形成されている。白金・金（Ｐｔ／Ａｕ）複合膜からなるＴ形のゲート電極７３は、ｎ型ソース領域６５及びｎ型ドレイン領域６６間のノンドープＡｌxＧａ1-xＮ層６３上にショットキ・バリア・ゲートを構成するために形成される。ノンドープＡｌxＧａ1-xＮ層６３はヘテロ構造界面の近くで可動電荷が完全に空乏化し、あたかもＭＯＳＦＥＴのゲート酸化膜と同様に作用する。Ｐｔ／Ａｕゲート電極（ショットキ・バリア・ゲート）７３の存在下で、空乏層はＰｔ／Ａｕゲート電極（ショットキ・バリア・ゲート）７３の下で形成される。ゲート電極（ショットキ・バリア・ゲート）７３に対する負のバイアスの印加は、ゲート空乏層領域をヘテロ構造界面まで広げ、電子の流れに対する電位障壁を高め、ドレイン−ソース電流（主電流）を、静電的にピンチオフする。
このような構造により、本発明の他の実施の形態に係る半導体基板（６３、６２、６１）においては、ＧａＮ基板６１を有するので、貫通転位などの欠陥及び格子不整合と関連するひび割れ等の問題は、エピタキシャル成長層６２、６３及びＧａＮ基板６１の間に、本質的に生じない。更に、ＧａＮ基板６１の結晶面方位が最適化されているので、良好な表面モホロジー及び表面平坦性を有するエピタキシャル成長されたノンドープＧａＮ層６２及びノンドープＡｌxＧａ1-xＮ層６３が提供できる。更に、本発明の他の実施の形態によれば、優れた表面平坦性を有する半導体基板（６３、６２、６１）を用いて製造されるので、ＨＥＭＴの相互コンダクタンスｇmが増加し、更に、高周波特性も改善され、電流遮断周波数ｆTが向上する。
既に、第１〜第３の実施の形態で説明したように、第１の単結晶層（ノンドープＧａＮ層）６２及び第２の単結晶層（ノンドープＡｌxＧａ1-xＮ層）６３のそれぞれの材料は、単なる例示である。例えば、ＡｌxＧａ1-xＮ層６３の代わりに、６ｎｍの厚みのＡｌＮ膜と１００−２５０ｎｍの厚みのＧａＮ膜との複合膜を使用しても良い。より一般的には、ＨＥＭＴに必要な第１及び第２の単結晶層間のヘテロ接合を実現することが可能な禁制帯幅の関係を考慮して、ＩｎxＧａ1-x-yＡｌyＮ層のような他の窒化物系III−Ｖ族化合物半導体を、第１及び第２の単結晶層として選択することができる。
本発明の他の実施の形態に係る半導体素子では、「素子構造部」は、ノンドープＧａＮ層（第１の単結晶層）６２，ノンドープＡｌxＧａ1-xＮ層（第２の単結晶層）６３、ｎ型ソース領域６５及びドレイン領域６６を意味し、ｎ型ＧａＮ基板６１を含まない。換言すれば、第１〜第３の実施の形態に係る半導体素子において既に説明したと同様に、本発明の他の実施の形態に係る半導体素子の「素子構造部」は、電子半導体素子の主動作に必要な構造を含んでいれば良く、必ずしも半導体素子の全構造を意味する必要はない。なお、本発明の他の実施の形態に係るＨＥＭＴでも、図示を省略したが、図１１に示したのと同様に、ノンドープＧａＮ層６２をδドープ層１０を介してｎ型ＧａＮ基板６１に堆積することが好ましい。
本発明の他の実施の形態に係るＨＥＭＴの製造方法は、基本的には、第１〜第３の実施の形態に係る半導体素子の製造方法において既に説明した方法と同様である。即ち、先ず、ｎ型ＧａＮ基板６１がＭＯＣＶＤ炉に挿入され、ｎ型ＧａＮ基板６１上に、図１８に示すように、ノンドープＧａＮ層（第１の単結晶層）６２及びノンドープＡｌxＧａ1-xＮ層（第２の単結晶層）６３が連続してエピタキシャル成長される。ここで、ｎ型ＧａＮ基板６１及びｎ型ＧａＮ基板６１に成長されたノンドープＧａＮ層６２を含んだ積層構造（６１、６２）は、第１〜第３の実施の形態に係る半導体素子の半導体基板（１１、１２）に対応させることができる。しかし、ｎ型ＧａＮ基板６１及びノンドープＧａＮ層６２を含む全積層構造（６１、６２、６３）を、「半導体基板」として呼んでも良い。連続エピタキシャル成長は、基本的に第１〜第３の実施の形態に係る半導体素子の製造方法と同様であるので、重複する説明は省略する。その後、フォトレジスト膜のパターンをイオン注入マスクとし、Ｓｉイオンのようなｎ型不純物イオンを積層構造（６１、６２、６３）に対し、選択的にイオン注入する。イオン注入マスクを除去した後に、積層構造（６１、６２、６３）は、ｎ型ソース領域６５及びドレイン領域６６を形成するために熱処理される。その後、チタン・アルミニウム（Ｔｉ／Ａｌ）複合膜からなるソース電極７１及びドレイン電極７２が、リフトオフ法を用いて選択的にｎ型ソース領域６５及びドレイン領域６６に形成される。そして、熱処理（シンタリング）により、ソース電極７１及びドレイン電極７２の接触抵抗を低減させる。次に、白金・金（Ｐｔ／Ａｕ）複合膜からなるＴ形のゲート電極７３を、ｎ型ソース領域６５とｎ型ドレイン領域６６の間のノンドープＡｌxＧａ1-xＮ層６３上に、図１７に示すように、リフトオフ法を使用して形成すれば、本発明の他の実施の形態に係るＨＥＭＴが完成する。
更に、本発明の他の実施の形態に係る電子半導体素子は、図１５及び１７に示したような単純な構造に限られるものではない。例えば、大電流動作を達成するために電力用半導体素子において一般的になされているように、複数の単位素子を交叉指状、格子状、或いは蛇行（メアンダライン）ゲート形状等の形状で配置したり、マルチ・チャネル形状に配置しても良い。
更に、電子半導体素子（電子デバイス）としては、第３の実施の形態で説明したようなディスクリート素子だけではなく、集積回路にも適用できることは勿論である。例えば、第３の実施の形態で説明したＨＢＴであれば、オフ角度Δθ1-100及びΔθ11-20が式（１）及び（２）の関係を満たすｎ型ＧａＮ基板１１上に、ＩＩＬ型の論理回路等種々の論理回路や記憶装置を集積化することが可能である。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１０…δドープ層
１１…ｎ型ＧａＮ基板
１２…ｎ型ＧａＮ層
１３…ｎ型クラッド層
１４…ｎ型ＧａＮガイド層
１５…発光層（活性層）
１６…ｐ型ＧａＮ第１ガイド層
１７…オーバーフロー防止層
１８…ｐ型ＧａＮ第２ガイド層
１９…ｐ型クラッド層
２０…ｐ型ＧａＮコンタクト層
２１…発光層（活性層）
２４…ｎ型ドリフト層
２５…ｐ型ベース層
２６…ｎ型エミッタ層
３１…ｎ側電極
３２…ｐ側電極
３３…ｐ側電極
４１…絶縁膜
４２…パッシベーション膜
４３…コレクタ電極
４４…ベース電極
４５…エミッタ電極
５０ａ，５０ｂ…溝部
５１…フォトレジスト
６１…ＧａＮ基板
６２…ノンドープＧａＮ層（第１の単結晶層）
６３…ノンドープＡｌxＧａ1-xＮ層（第２の単結晶層）
６４…二次元電子雲
６５…ｎ型ソース領域
６６…ｎ型ドレイン領域
７１…ソース電極
７２…ドレイン電極
７３…ゲート電極（ショットキ・バリア・ゲート）

Claims (14)

  1. ｐ型電極と、
    ｎ型電極と、
    前記ｐ型電極に接続され、複数のｐ型窒化物系III−Ｖ族化合物半導体からなるｐ型積層構造と、
    前記ｎ型電極に接続され、複数のｎ型窒化物系III−Ｖ族化合物半導体からなるｎ型積層構造と、
    前記ｐ型積層構造と前記ｎ型積層構造との間に形成されたＩｎＧａＮからなる多重井戸構造を備える活性層と
    を備え、前記ｎ型積層構造が、ＧａＮ層と、前記ＧａＮ層上に形成されたＳｉを５ｘ１０17ｃｍ-3以上２ｘ１０19ｃｍ-3以下の濃度で含有し、厚さが０．３ｎｍ以上２００ｎｍ以下のドープ層と、前記ドープ層上に設けられた窒化物系III−Ｖ族化合物半導体層と、前記窒化物系III−Ｖ族化合物半導体層よりも前記活性層側に設けられた超格子層とを含むことを特徴とする半導体発光素子。
  2. 前記多重井戸構造が、量子井戸層と障壁層が交互に積層されて構成され、前記量子井戸層のＩｎ組成が、前記障壁層のＩｎ組成よりも大きいことを特徴とする請求項１に記載の半導体発光素子。
  3. 前記ドープ層が、Ｓｉを１ｘ１０18ｃｍ-3以上２ｘ１０19ｃｍ-3以下の濃度で含有することを特徴とする請求項１又は２に記載の半導体発光素子。
  4. 前記ドープ層が、Ｓｉを４ｘ１０18ｃｍ-3以上２ｘ１０19ｃｍ-3以下の濃度で含有することを特徴とする請求項３に記載の半導体発光素子。
  5. 前記ドープ層の厚さが、０．３ｎｍ以上１５０ｎｍ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体発光素子。
  6. 前記ドープ層の厚さが、５ｎｍ以上１５０ｎｍ以下であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体発光素子。
  7. 前記ドープ層が、Ｓｉを含むＧａＮ層であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体発光素子。
  8. 前記超格子層が、アンドープ層を含む複数の層の積層体であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体発光素子。
  9. 前記超格子層が、前記アンドープ層とｎ型不純物をドープされたＧａＮ層を含む複数の層の積層体であることを特徴とする請求項８に記載の半導体発光素子。
  10. 前記積層体が、ｎ型不純物を含有することを特徴とする請求項８に記載の半導体発光素子。
  11. 前記ｎ型窒化物系III−Ｖ族化合物半導体層が、前記超格子層に接することを特徴とする請求項１０に記載の半導体発光素子。
  12. 前記ｎ型積層構造が、前記活性層と前記超格子層との間に形成され、前記活性層に接したｎ型ＧａＮ層を更に含むことを特徴とする請求項１乃至請求項１１のいずれか１項に記載の半導体発光素子。
  13. 前記ｐ型積層構造が、Ｍｇが５×１０18cm-3以上１０×１０18cm-3以下にドープされたｐ型ＧａＮ層を含むことを特徴とする請求項１乃至１２のいずれか１項に記載の半導体発光素子。
  14. 前記窒化物系III−Ｖ族化合物半導体層が、ｎ型ＧａＮ層であることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体発光素子。
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TW (1) TWI287256B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110785901A (zh) * 2017-06-28 2020-02-11 索尼公司 发光元件及其制造方法
JP2021145113A (ja) * 2020-03-13 2021-09-24 株式会社東芝 半導体装置、電源回路、及び、コンピュータ

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8368183B2 (en) * 2004-11-02 2013-02-05 Sharp Kabushiki Kaisha Nitride semiconductor device
US20090135873A1 (en) * 2005-03-31 2009-05-28 Sanyo Electric Co., Ltd. Process for producing gallium nitride-based compound semiconductor laser element and gallium nitride-based compound semiconductor laser element
JP2007012729A (ja) * 2005-06-29 2007-01-18 Toshiba Corp 窒化ガリウム系半導体レーザ装置
TWI256157B (en) * 2005-09-22 2006-06-01 Epitech Technology Corp Method for manufacturing light-emitting diode
JP2007095858A (ja) * 2005-09-28 2007-04-12 Toshiba Ceramics Co Ltd 化合物半導体デバイス用基板およびそれを用いた化合物半導体デバイス
JP5265090B2 (ja) * 2006-04-14 2013-08-14 豊田合成株式会社 半導体発光素子およびランプ
JP2008042131A (ja) * 2006-08-10 2008-02-21 Opnext Japan Inc 半導体光素子およびその製造方法
JP2009123718A (ja) * 2007-01-16 2009-06-04 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体素子及びその製造方法、ｉｉｉ族窒化物化合物半導体発光素子及びその製造方法、並びにランプ
JP2008182069A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体発光素子
JP5032171B2 (ja) * 2007-03-26 2012-09-26 株式会社東芝 半導体発光素子およびその製造方法ならびに発光装置
EP2003696B1 (en) * 2007-06-14 2012-02-29 Sumitomo Electric Industries, Ltd. GaN substrate, substrate with epitaxial layer, semiconductor device and method of manufacturing GaN substrate
JP4341702B2 (ja) 2007-06-21 2009-10-07 住友電気工業株式会社 Ｉｉｉ族窒化物系半導体発光素子
US7711212B2 (en) * 2007-09-21 2010-05-04 International Business Machines Corporation Junction field effect transistor geometry for optical modulators
JP5392885B2 (ja) * 2007-11-22 2014-01-22 ローム株式会社 ＺｎＯ系半導体素子
JP4539752B2 (ja) * 2008-04-09 2010-09-08 住友電気工業株式会社 量子井戸構造の形成方法および半導体発光素子の製造方法
WO2010047281A1 (ja) 2008-10-21 2010-04-29 日本電気株式会社 バイポーラトランジスタ
JP5628680B2 (ja) * 2008-10-21 2014-11-19 ルネサスエレクトロニクス株式会社 バイポーラトランジスタ
JP2010135733A (ja) * 2008-11-07 2010-06-17 Panasonic Corp 窒化物半導体レーザ装置及びその製造方法
TW201036203A (en) * 2009-03-25 2010-10-01 Genesis Photonics Inc GaN-series LED containing Mg-doped layer
KR20100122998A (ko) * 2009-05-14 2010-11-24 엘지이노텍 주식회사 발광소자 및 그 제조방법
JP5707772B2 (ja) * 2010-08-06 2015-04-30 日亜化学工業株式会社 窒化物半導体レーザ素子及びその製造方法
TWI513038B (zh) * 2011-01-12 2015-12-11 Epistar Corp 發光裝置
CN102299218B (zh) * 2011-08-24 2015-04-01 上海蓝光科技有限公司 发光二极管及其制作方法
US8669585B1 (en) 2011-09-03 2014-03-11 Toshiba Techno Center Inc. LED that has bounding silicon-doped regions on either side of a strain release layer
KR101978536B1 (ko) 2011-09-30 2019-05-14 쌩-고벵 크리스톡스 에 드테끄퇴르 특정한 결정학적 특징을 갖는 ⅲ-ⅴ족 기판 물질 및 제조 방법
CN102664197B (zh) * 2012-06-05 2014-08-06 长安大学 Jfet及其制造方法以及使用该jfet的微型逆变器
CN104704615B (zh) * 2012-09-28 2017-04-05 夏普株式会社 开关元件
TWI529964B (zh) 2012-12-31 2016-04-11 聖戈班晶體探測器公司 具有薄緩衝層的iii-v族基材及其製備方法
JP2016511934A (ja) * 2013-01-16 2016-04-21 キューマット インコーポレイテッドＱｍａｔ， Ｉｎｃ． 光電子デバイスを形成する技術
US9362113B2 (en) * 2013-03-15 2016-06-07 Semprius, Inc. Engineered substrates for semiconductor epitaxy and methods of fabricating the same
JP2015226045A (ja) * 2014-05-30 2015-12-14 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6363403B2 (ja) 2014-06-10 2018-07-25 住友化学株式会社 半導体積層構造およびその製造方法
US9793430B1 (en) * 2016-05-09 2017-10-17 Qatar University Heterojunction schottky gate bipolar transistor
DE102017109804A1 (de) * 2017-05-08 2018-11-08 Osram Opto Semiconductors Gmbh Halbleiterlaser
CN108808446B (zh) * 2018-06-27 2020-11-27 潍坊华光光电子有限公司 一种具有位错折断结构的GaN基激光器外延结构及其生长方法
CN109326955A (zh) * 2018-09-25 2019-02-12 中国科学院半导体研究所 半导体激光器件高频电极装置及制作方法
JP7175727B2 (ja) * 2018-11-30 2022-11-21 ローム株式会社 窒化物半導体装置
CN110289343B (zh) * 2018-12-03 2020-05-29 东莞理工学院 一种非极性面氮化镓衬底外延结构及其制备方法与应用
CN112242441A (zh) * 2019-07-16 2021-01-19 联华电子股份有限公司 高电子迁移率晶体管
FR3120473B1 (fr) * 2021-03-05 2023-12-22 3Sp Tech Dispositif opto-électronique à semi-conducteurs

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286451A (ja) * 1998-11-17 2000-10-13 Nichia Chem Ind Ltd 窒化物半導体素子
JP2000307149A (ja) * 1999-04-21 2000-11-02 Nichia Chem Ind Ltd 窒化物半導体素子
JP2001119105A (ja) * 1999-10-21 2001-04-27 Matsushita Electric Ind Co Ltd 半導体発光素子

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812375B2 (ja) * 1992-01-24 1998-10-22 日亜化学工業株式会社 窒化ガリウム系化合物半導体の成長方法
JPH08316582A (ja) * 1995-05-19 1996-11-29 Nec Corp 半導体レーザ
JP3060973B2 (ja) * 1996-12-24 2000-07-10 日本電気株式会社 選択成長法を用いた窒化ガリウム系半導体レーザの製造方法及び窒化ガリウム系半導体レーザ
JPH11191657A (ja) 1997-04-11 1999-07-13 Nichia Chem Ind Ltd 窒化物半導体の成長方法及び窒化物半導体素子
US6144045A (en) * 1998-04-03 2000-11-07 California Institute Of Technology High power devices based on gallium nitride and aluminum gallium nitride semiconductor heterostructures
JP4337132B2 (ja) 1998-09-16 2009-09-30 日亜化学工業株式会社 窒化物半導体基板及びそれを用いた窒化物半導体素子
JP3525773B2 (ja) * 1998-12-02 2004-05-10 日亜化学工業株式会社 窒化物半導体基板およびそれを用いた窒化物半導体素子
JP3668031B2 (ja) * 1999-01-29 2005-07-06 三洋電機株式会社 窒化物系半導体発光素子の製造方法
WO2000058999A2 (en) 1999-03-26 2000-10-05 Matsushita Electric Industrial Co., Ltd. Semiconductor structures having a strain compensated layer and method of fabrication
JP4412827B2 (ja) * 1999-08-20 2010-02-10 シャープ株式会社 窒化物半導体厚膜基板
US6455877B1 (en) * 1999-09-08 2002-09-24 Sharp Kabushiki Kaisha III-N compound semiconductor device
JP3929008B2 (ja) * 2000-01-14 2007-06-13 シャープ株式会社 窒化物系化合物半導体発光素子およびその製造方法
JP3836697B2 (ja) * 2000-12-07 2006-10-25 日本碍子株式会社 半導体素子
US6576932B2 (en) * 2001-03-01 2003-06-10 Lumileds Lighting, U.S., Llc Increasing the brightness of III-nitride light emitting devices
US6734530B2 (en) * 2001-06-06 2004-05-11 Matsushita Electric Industries Co., Ltd. GaN-based compound semiconductor EPI-wafer and semiconductor element using the same
JP3696182B2 (ja) 2001-06-06 2005-09-14 松下電器産業株式会社 半導体レーザ素子
JP4948720B2 (ja) * 2001-08-29 2012-06-06 シャープ株式会社 窒素化合物半導体積層物、発光素子、光ピックアップシステム、および窒素化合物半導体積層物の製造方法。
JP2004047764A (ja) * 2002-07-12 2004-02-12 Hitachi Cable Ltd 窒化物半導体の製造方法および半導体ウェハならびに半導体デバイス
KR101284932B1 (ko) * 2002-12-27 2013-07-10 제너럴 일렉트릭 캄파니 갈륨 나이트라이드 결정, 호모에피택셜 갈륨 나이트라이드계 디바이스 및 이들의 제조 방법
JP2004327655A (ja) 2003-04-24 2004-11-18 Sharp Corp 窒化物半導体レーザ素子、その製造方法および半導体光学装置
JP2006066869A (ja) * 2004-04-02 2006-03-09 Nichia Chem Ind Ltd 窒化物半導体レーザ素子及び窒化物半導体素子
JP4693547B2 (ja) * 2004-08-24 2011-06-01 株式会社東芝 半導体基板、半導体素子、及び半導体発光素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286451A (ja) * 1998-11-17 2000-10-13 Nichia Chem Ind Ltd 窒化物半導体素子
JP2000307149A (ja) * 1999-04-21 2000-11-02 Nichia Chem Ind Ltd 窒化物半導体素子
JP2001119105A (ja) * 1999-10-21 2001-04-27 Matsushita Electric Ind Co Ltd 半導体発光素子

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110785901A (zh) * 2017-06-28 2020-02-11 索尼公司 发光元件及其制造方法
US11411372B2 (en) 2017-06-28 2022-08-09 Sony Corporation Light emitting element and manufacturing method therefor
JP2021145113A (ja) * 2020-03-13 2021-09-24 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP7354029B2 (ja) 2020-03-13 2023-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ

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