KR100813756B1 - 발광 소자용 반도체 기판 및 반도체 발광 장치 - Google Patents

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지에 혼고
신야 누노우에
마사아끼 오노무라
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가부시끼가이샤 도시바
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Abstract

반도체 기판은 GaN 기판 및 상기 GaN 기판 상에 에피택셜 성장된 질화물계 III-V족 화합물 반도체로 형성된 단결정층을 포함한다. 상기 GaN 기판은, 0.12 도 내지 0.35 도의 범위 내에 놓이는 {0001}면으로부터 <1-100> 방향을 향하는 표면의 오프 각도의 절대값 및 0.00 도 내지 0.06 도의 범위 내에 놓이는 {0001}면으로부터 <11-20> 방향을 향하는 표면의 오프 각도의 절대값에 의해 정의되는 표면 오리엔테이션을 갖는다.
에피택셜 성장, GaN 기판, 표면 오리엔테이션, 오프 각도, δ-도핑층

Description

발광 소자용 반도체 기판 및 반도체 발광 장치{SEMICONDUCTOR SUBSTRATE FOR EMITTING EMELMENT AND SEMICONDUCTOR EMITTING DEVICE}
도 1은 본 발명의 제1 실시예에 따른, 반도체 장치(레이저 다이오드)의 단면 구조를 나타내는 개략도이다.
도 2는 본 발명의 제1 실시예에 따른, 25 ℃의 연속 진동 조건하에서의 반도체 장치(레이저 다이오드)의 전류 대 광출력 전력 특성을 동일한 조건하에서의 비교예의 전류 대 광출력 전력 특성과 비교하여 나타내는 다이어그램이다.
도 3a는 본 발명의 제1 실시예에 따른, 반도체 장치용으로 사용된, 오프 각도 Δθ1-100과 Δθ11-20에 의해 정의되는 특정한 표면 오리엔테이션을 만족하는, GaN 기판에 연속적으로 에피택셜 성장되어 있는 적층 구조물의 (0002)면을 가로지르는 ω/2θ 스캐닝에 의해 얻어지는 X-선 회절 스펙트럼을 나타내는 도이다.
도 3b는 비교예에 따른, 특정한 표면 오리엔테이션을 만족하지 않는, GaN 기판에 연속적으로 에피택셜 성장되어 있는 대응 적층 구조물의 (0002)면을 가로지르는 ω/2θ 스캐닝에 의해 얻어지는 대응 X-선 회절 스펙트럼을 나타내는 도이다.
도 4는 {0001}면으로부터 [1-100] 방향을 향하는 오프 각도 Δθ1-100의 절대값을 가로좌표에 {0001}면으로부터 [11-20] 방향을 향하는 오프 각도 Δθ11-20의 절대값을 세로좌표에 플롯함으로써, 다양한 결정 면 오리엔테이션을 갖는 다중 GaN 기판을 사용하여, 본 발명의 제1 실시예에 따른 반도체 장치를 위한 최적 조건을 결정하기 위해 검사되고 있는, 다양한 에피택셜 성장 적층 구조물의 표면 형태(morphology)를 나타내는 다이어그램이다.
도 5a는 제1 실시예에 따른 반도체 장치의 제조방법을 설명하는, 본 발명의 제1 실시예에 따른 반도체 장치의 중간 생성물을 나타내는 공정 흐름 단면도이다.
도 5b는 제1 실시예에 따른 반도체 장치의 제조방법을 설명하는, 도 5a에 도시된 공정 단계 이후의 제1 실시예에 따른 반도체 장치의 중간 생성물을 나타내는 후속 공정 흐름 단면도이다.
도 5c는 제1 실시예에 따른 반도체 장치의 제조방법을 설명하는, 도 5b에 도시된 공정 단계 이후의, 제1 실시예에 따른 반도체 장치의 특정 반도체 기판(에피택셜 기판)으로서 기능하는 중간 생성물을 나타내는 후속 공정 흐름 단면도이다.
도 6은 제1 실시예에 따른 반도체 장치의 제조방법을 설명하는, 복수의 에피택셜층이 특정한 반도체 기판(에피택셜 기판)에 연속적으로 성장되어 있는 도 5c에 도시된 공정 단계 이후의 제1 실시예에 따른 반도체 장치의 중간 생성물을 나타내는 추가적인 후속 공정 흐름 단면도이다.
도 7은 제1 실시예에 따른 반도체 장치의 제조방법을 설명하는, 특정한 반도 체 기판(에피택셜 기판)에 연속적으로 성장된 적층 에피택셜층의 상부에 리지(ridge) 구조물이 형성되어 있는 도 6에 도시된 공정 단계 이후의 제1 실시예에 따른 반도체 장치의 중간 생성물을 나타내는 추가적인 후속 공정 흐름 단면도이다.
도 8은 제1 실시예에 따른 반도체 장치의 제조방법을 설명하는, 도 7에 도시된 공정 단계 이후의 제1 실시예에 따른 반도체 장치의 중간 생성물을 나타내는 더 추가적인 후속 공정 흐름 단면도이다.
도 9는 제1 실시예에 따른 반도체 장치의 제조방법을 설명하는, 도 8에 도시된 공정 단계 이후의 제1 실시예에 따른 반도체 장치의 중간 생성물을 나타내는 더 추가적인 후속 공정 흐름 단면도이다.
도 10은 제1 실시예에 따른 반도체 장치의 제조방법을 설명하는, 도 9에 도시된 공정 단계 이후의 제1 실시예에 따른 반도체 장치의 중간 생성물을 나타내는 더 추가적인 후속 공정 흐름 단면도이다.
도 11은 본 발명의 제1 실시예의 변형에 따른, 반도체 장치(레이저 다이오드)의 단면 구조를 나타내는 개략도이다.
도 12는 제1 실시예의 변형에 따른 반도체 장치의 제조방법을 설명하는, 복수의 에피택셜층이 특정한 반도체 기판(에피택셜 기판)에 연속적으로 성장되어 있는 제1 실시예의 변형에 따른 반도체 장치의 중간 생성물을 나타내는 공정 흐름 단면도이다.
도 13은 본 발명의 제2 실시예에 따른, 반도체 장치(LED)의 단면 구조를 나타내는 개략도이다.
도 14는 제2 실시예에 따른 반도체 장치의 제조방법을 설명하는, 복수의 에피택셜층이 특정한 반도체 기판(에피택셜 기판)에 연속적으로 성장되어 있는 제2 실시예에 따른 반도체 장치의 중간 생성물을 나타내는 공정 흐름 단면도이다.
도 15는 본 발명의 제3 실시예에 따른, 반도체 장치(HBT)의 단면 구조를 나타내는 개략도이다.
도 16은 제3 실시예에 따른 반도체 장치의 제조방법을 설명하는, 복수의 에피택셜층이 GaN 기판에 연속적으로 성장되어 있는 제3 실시예에 따른 반도체 장치의 중간 생성물을 나타내는 공정 흐름 단면도이다.
도 17은 본 발명의 다른 실시예에 따른, 반도체 장치(HEMT)의 단면 구조를 나타내는 개략도이다.
도 18은 다른 실시예에 따른 반도체 장치의 제조방법을 설명하는, 복수의 에피택셜층이 GaN 기판에 연속적으로 성장되어 있는 다른 실시예에 따른 반도체 장치의 중간 생성물을 나타내는 공정 흐름 단면도이다.
<도면의 주요 부분에 대한 도면부호의 설명>
11 : n-형 GaN 기판 12 : n-형 GaN 층
13 : n-형 클래드층 14 : n-형 도광층
15 : 활성층(발광층) 16 : p-형 GaN 제1 도광층
17 : 오버플로우 방지층 18 : p-형 GaN 제2 도광층
19 : p-형 클래드층 20 : p-형 GaN 접촉층
31 : n-측 전극(캐소드 전극) 32 : p-측 전극(애노드 전극)
본 출원은 2004년 8월 24일자로 출원된 일본 특허출원 제2004-244072호에 기초하여 35 USC 119 하에서 우선권을 주장하고, 그의 전체 내용은 여기에 참고로 포함된다.
본 발명은 반도체 기판, 또는 벌크 GaN 기판 및 상기 벌크 GaN 기판 상의 에피택셜 성장층을 포함하는 에피택셜 기판, 및 상기 반도체 기판상에 에피택셜 성장에의해 구현되는 반도체 장치에 관한 것이다. 여기에서, 반도체 장치는 반도체 발광장치와 같은 다양한 반도체 광학장치 및 트랜지스터와 같은 다양한 반도체 전기장치를 포함한다.
갈륨 질화물(GaN)과 같은 질화물계 III-V족 화합물 반도체는 와이드 밴드갭(wide bandgap)을 갖는다. 와이드 밴드갭 반도체의 성질 및 특성을 활용하여, 고휘도 자외선-청색/녹색 발광다이오드(LED) 및 청색-보라색 레이저 다이오드 등이 연구 및 개발되어 오고 있다. 게다가, 고주파/고전력 질화물계 III-V족 화합물 반도체 전계효과 트랜지스터(FET) 등이 와이드 밴드갭 반도체의 성질 및 특성에 기초하여 제조되고 있다.
연구와 개발의 초기 단계에서 질화물계 III-V족 화합물 반도체의 결정 성장에서의 격자 정합을 허용하는 기판이 없었기 때문에, 반도체 장치들은 기판으로서 사파이어(Al2O3), 탄화규소(SiC) 등을 사용하는 결정 성장을 통해 제조되었다. Al2O3 기판을 사용하는 질화물계 III-V족 화합물 반도체의 결정 성장을 위해 2-단계 성장법이 사용된다. 그러나, 그러한 방법에서는, Al2O3 와 질화물계 III-V족 화합물 반도체 사이의 격자상수와 열팽창 계수의 차이에 기인하여, 다수의 스레딩 전위(threading dislocation)와 결함이 발생된다. 이들 스레딩 전위와 결함은 레이저 다이오드 수명을 단축시킨다는 면에서 실제 사용시 예를 들어, 신뢰성이 낮다는 주된 문제점을 갖는다.
그러므로, 동종(homeo) 에피택셜 성장이 달성될 수 있는 벌크 GaN 기판을 시장에 제공하는 것이 오랫동안 기대되고 있었다. 결정성장 기술에서의 최근의 진보에 의해, 벌크 GaN 기판을 활용할 수 있게 되었고, InGaN/GaN/AlGaN 계 레이저 다이오드의 견본을 제조한 결과가 보고되었다(S. Nakamura et al. Continuous-wave operation of InGaN/GaN/AlGaN-based laser diodes grown on GaN substrates, Applied Physics Letters, Vol. 72, No. 2, pp. 2014-2016, 20 April, 1998 참조).
그러나, 벌크 GaN 기판 자체 혹은 벌크 GaN 기판 상의 동종 에피택셜 성장에 대해서는 거의 알려져 있지 않으며, 질화물계 III-V족 화합물 반도체를 사용하여 고성능 반도체 광학장치 또는 고성능 반도체 전자장치와 같은 반도체 장치를 제조하는 방법도 아직 확립되어 있지 않다.
이러한 상황의 관점에서, 본 발명의 목적은, 벌크 GaN 기판(이하, "GaN 기판") 및 GaN 기판상에 에피택셜 성장된 층으로서, 반도체 장치의 디멘젼에 요구되 는 표면 평탄성이 향상된 에피택셜 성장층을 포함하는 반도체 기판 혹은 에피택셜 기판 및 반도체 기판(에피택셜 기판) 상에 에피택셜 성장에 의해 구현된 고성능을 갖는 반도체 장치를 제공하는 것이다.
상술된 목적을 달성하기 위해, 본 발명의 일 양태는, 0.12도 내지 0.35도의 범위에 놓이는 {0001}면으로부터 <1-100> 방향을 향하는 표면의 오프 각도의 절대값 및 0.00도 내지 0.06도의 범위에 놓이는 {0001}면으로부터 <11-20> 방향을 향하는 표면의 오프 각도의 절대값에 의해 표면 오리엔테이션이 정의되어 있는 표면을 갖는 GaN 기판; 및 상기 GaN 기판의 표면에 에피택셜 성장된 질화물계 III-V족 화합물 반도체로 형성된 단결정층을 포함하는 반도체 기판에 포함될 수 있다.
본 발명의 다른 양태는, 0.12도 내지 0.35도의 범위에 놓이는 {0001}면으로부터 <1-100> 방향을 향하는 표면의 오프 각도의 절대값 및 0.00도 내지 0.06도의 범위에 놓이는 {0001}면으로부터 <11-20> 방향을 향하는 표면의 오프 각도의 절대값에 의해 표면 오리엔테이션이 정의되어 있는 표면을 갖는 GaN 기판; 상기 GaN 기판의 표면에 에피택셜 성장된 질화물계 III-V족 화합물 반도체로 형성된 단결정층; 및 상기 단결정층에 제공된 에피택셜 성장 질화물계 III-V족 화합물 반도체로 형성된 발광층을 포함하는 반도체 발광장치에 포함될 수 있다.
본 발명의 또 다른 양태는, 0.12도 내지 0.35도의 범위에 놓이는 {0001}면으로부터 <1-100> 방향을 향하는 표면의 오프 각도의 절대값 및 0.00도 내지 0.06도의 범위에 놓이는 {0001}면으로부터 <11-20> 방향을 향하는 표면의 오프 각도의 절대값에 의해 표면 오리엔테이션이 정의되어 있는 표면을 갖는 GaN 기판; 및 상기 GaN 기판에 제공된 에피택셜 성장 질화물계 III-V족 화합물 반도체로 형성된 소자 구조부를 포함하는 반도체 기판에 포함될 수 있다.
다음의 설명에서는, 본 발명의 완전한 이해를 제공하기 위해 특정한 재료, 프로세스 및 장비와 같은 특정한 상세들이 기재된다. 그러나, 당업자에게 본 발명은 이들 특정한 상세없이도 실행될 수 있음은 명백할 것이다. 다른 보기에 있어서, 주지의 제조 재료, 프로세스 및 장비는 본 발명을 불필요하게 모호하게 하지 않도록 상세하게 기재되지 않는다.
출원인들은 도면을 참조하여 각 실시예에 대한 상세한 설명에 착수하기 전에 발명의 예비적인 고려를 요약할 것이다. 즉, 발명자들이 GaN 기판에 다양한 질화물계 III-V족 화합물 반도체를 시험-제조하는 것을 반복했지만, 고성능 질화물계 III-V족 화합물 반도체의 본래 기대된 장치 특성이 얻어지지 않았던 경우들이 있었다. 예를 들어, GaN 기판에 질화물계 III-V족 화합물 반도체의 레이저 구조물의 결정 성장이 실시되었을 때, 수십 내지 수백 마이크로미터 오더(order)의 거대 단차(giant step)가 노마르스키(Nomarski) 현미경을 사용한 성장층들의 표면 형태를 관찰함으로써 발견되었다.
표면 형태가 불량한 질화물계 III-V족 화합물 반도체 웨이퍼상에 순차적인 형성 프로세스를 사용하여 III-V 질화물 청색-보라색 레이저 다이오드를 시험-제조할 때, 광이 전파하는 인터페이스에서의 평탄성 요동(fluctuation)에 의해 전개되는 게인 분포의 확대 및 에너지 손실의 증대로부터 기인하여 문턱 전류가 증가되는 경우들이 있었다. 달리 표현하면, 질화물계 III-V족 화합물 반도체를 GaN 기판에 제조할 때 질화물계 III-V족 화합물 반도체의 결정성장층의 표면상의 수십 내지 수백 마이크로미터 오더의 거대 단차의 성장에 대한 대응책을 취하지 않는 한 질화물계 III-V족 화합물 반도체의 기대된 장치 특성을 얻을 수 없다는 것이 밝혀진다.
도면을 참조하여 본 발명의 제1, 제2 및 제3 실시예에서 설명되고 있는 평탄성이 향상된 고성능 장치들을 제공하기 위해 질화물계 III-V족 화합물 반도체의 결정성장층의 표면상의 거대 단차의 성장을 방지하는 본 발명의 다양한 실시예들이 설명될 것이다. 동일하거나 혹은 유사한 부분 및 구성요소들에 동일하거나 혹은 유사한 부호가 부여될 것이고 동일하거나 혹은 유사한 부분 및 구성요소들에 대한 설명은 생략되거나 혹은 간략화될 것이다. 반도체 장치와 반도체 발광장치의 표현에서 일반적이고 통상적으로, 다양한 도면이 한 그림으로부터 다른 그림으로 스케일하도록 그려지지 않고 주어진 그림의 내부에도 그려지지 않으며, 특별히 층 두께들은 도면의 판독을 용이하게 하기 위해 임의로 그려진다.
제1, 제2 및 제3 실시예에 대한 다음의 설명으로부터, 발광층과 같은 반도체 전자장치 혹은 반도체 광학장치의 메인 동작을 실행할 수 있는 주요 구조물, 레이저 다이오드 혹은 LED 에서의 발광층의 주변 구조물, 헤테로접합 바이폴라 트랜지스터(HBT)에서 에미터 영역과 콜렉터 영역 사이에 흐르는 주전류를 제어하는 베이스 영역 둘레의 구조물 및 고전자이동도 트랜지스터(HEMT)에서 소오스 영역과 드레인 영역 사이를 흐르는 주전류가 통하는 채널층 둘레의 구조물을 포함하는 한, "소자 구조부" 는 반도체 전자장치 혹은 반도체 광학장치의 전체 장치 구조물을 반드시 의미하는 것은 아니다.
도면에서의 "+" 표식은 상대적으로 짙은 도핑을 가리키고 도면에서 "-" 표식은 상대적으로 옅은 도핑을 가리킨다. "위", "아래" 및 "수직" 이라는 표현은 기판이 실제로 유지되어 있는 오리엔테이션에 관계없이 기판의 평평한 표면에 대해 정의된다. 개재하는 층이 있을지라도 하나의 층은 다른 층위에 있다.
(제1 실시예)
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는, n-형 GaN 기판(11) 및 상기 n-형 GaN 기판(11) 상에 성장된 n-형 GaN 층(12)을 포함하는 반도체 기판(11, 12) 상에 제조되고, 상기 n-형 GaN 층(12)에는 실리콘(Si) 원자와 같은 n-형 불순물 원자들이 도핑되어 있다.
n-형 GaN 층(12)은 단지 예일 뿐이다. 보다 일반적으로, n-형 GaN 층(12)은 InxGa1-x-yAlyN과 같은 다른 질화물계 III-V족 화합물 반도체의 n-형 단결정층일 수 있다. n-형 GaN 기판(11)은 {0001}면으로부터 <1-100> 방향을 향하는 표면의 오프 각도 Δθ1-100의 절대값 및 {0001}면으로부터 <11-20> 방향을 향하는 표면의 오프 각도 Δθ11-20의 절대값에 의해 정의되는 표면 오리엔테이션을 가지며, 이들 절대값은 다음과 같이 표현된다:
Figure 112005046301340-pat00001
Figure 112005046301340-pat00002
여기에서, <1-100> 방향은 6각형 대칭에서 [1-100], [10-10], [-1100], [-1010], [01-10], [0-110] 방향과 같은 동등 방향(equivalent direction)의 전체 세트를 나타내고, <11-20>은 6각형 대칭에서 [11-20], [1-210], [-2110], [-1-120], [-12-10], [2-1-10] 방향과 같은 동등 방향의 전체 세트를 나타낸다. 당업계에 주지된 바와 같이, 밀러 지수(Miller indices)의 표현에 있어서, 면이 음의 절편(intercept)을 갖는다면, 음수는 지수 위에 "바(bar)" 를 붙여 표시된다. 지수 위에 "바" 를 붙이는 대신, 우리는 지수의 바로 앞에 "-" 를 붙여 표시한다. 예를 들어, <1-100> 은 "일, 바 일, 영, 영" 으로 발음된다. 레이저 다이오드의 소자 구조부는 n-형 GaN 기판(11) 및 상기 n-형 GaN 기판(11) 상에 성장된 n-형 GaN 층(12)을 포함하는 제1 적층 구조물(11,12) 상에 형성된다. 제1 실시예에서, 제1 적층 구조물(11, 12)은 "반도체 기판(11,12)" 으로서 지칭되고, 상기 반도체 기판(11,12)은 일반적으로 "에피택셜 기판(11,12)" 로 지칭될 수 있고, 소자 구조부가 반도체 기판(11,12) 상에 에피택시를 통해 연속적으로 성장된다.
소자 구조부는, n-형 클래드층(13), 상기 n-형 클래드층(13) 상의 n-형 GaN 도광층(14), 상기 n-형 GaN 도광층(14) 상의 활성층(발광층)(15), 상기 활성층(발광층)(15) 상의 p-형 GaN 제1 도광층(16), 상기 p-형 GaN 제1 도광층(16) 상의 오버플로우 방지층(17), 상기 오버플로우 방지층(17) 상의 p-형 GaN 제2 도광층(18), 상기 p-형 GaN 제2 도광층(18) 상의 p-형 클래드층(19), 및 상기 p-형 클래드층(19) 상의 p-형 GaN 접촉층(20)을 포함하는 베이스 구조물로서의 제2 적층 구조물(13,14,15,16,17,18,19,20)에 의해 구현되어 있고, 여기에서, n-형 클래드층(13), 즉 최하층이 반도체 기판(11,12)의 n-형 GaN 층(12)의 상부 표면(top surface)과 접촉한다. 제1 실시예에 따른 반도체 장치에서, "소자 구조부" 는, 레이저 다이오드의 메인 동작을 행할 수 있는 주요 구조물을 의미하고, 베이스 구조물로서 도 1에 도시된 제2 적층 구조물(13, 14, 15, 16, 17, 18, 19, 20)에 의해 구현되고 제1 적층 구조물(11,12)을 포함하지 않는다. 달리 말하면, 이미 설명한 바와 같이, "소자 구조부" 는 반도체 광학장치의 메인 동작을 행할 수 있는 주요 구조물을 포함하는 한 광학 반도체의 전체적인 장치 구조물을 반드시 의미하는 것은 아니다.
n-형 클래드층(13)은 비도핑 Al0.1Ga0.9N 층과 대략 1 ×1018 cm-3의 Si 원자와 같은 n-형 불순물 원자가 도핑된 GaN 층으로 만들어진 초격자이지만, 초격자로 한정되지 않으며, 예를 들어, Al0.05Ga0.95N 층 등으로 만들어진 n-형 질화물계 III-V족 화합물 반도체의 단층 막(대략 1.5 마이크로미터의 두께)일 수 있다. 게다가, 비도핑 Al0.1Ga0.9N 층과 대략 1 ×1018 cm-3의 n-형 불순물 원자가 도핑된 GaN 층으로 만들어진 초격자가 사용된다. 그러나, 본 발명의 유효성은 Al0.1Ga0.9N 층과 GaN 층 양쪽에 Si 원자와 같은 n-형 불순물 원자가 도핑되어도 변하지 않는다. n-형 GaN 도광층(14)은 대략 1 ×1018 cm-3의 Si 원자와 같은 n-형 불순물 원자가 도핑된 대략 0.1 마이크로미터 두께의 GaN 층이다. 그러나, 보다 일반적으로, InxGa1-x-yAlyN 등의 n-형 질화물계 III-V족 화합물 반도체층일 수도 있다.
활성층(발광층)(15)은, 대략 3.5 nm 두께의 비도핑 In0 .1Ga0 .9N 층으로 만들어진 3개의 양자우물(QW) 층으로 만들어진 다중-양자우물(MQW)과, 대략 7 nm 두께의 비도핑 In0 .01Ga0 .99N 층으로 만들어진 배리어층을 각각 교대로 적층하여 양자우물을 샌드위치함으로써 구현되어 있다. MQW 를 구현하는 InxGa1 - xN 층의 인듐 몰(mole) 분율 x 는 단지 예시일 뿐이고, QW 층의 몰 분율 x 가 배리어층의 몰 분율 x 보다 크면 다른 값이 사용되어도 본 발명의 유효성은 변하지 않는다. 예를 들어, In0 .08Ga0 .92N 층이 QW 층에 사용될 수 있고, In0 .02Ga0 .98N 층 등이 배리어층에 사용될 수 있다.
활성층(발광층)(15) 상에 제공된 p-형 GaN 제1 도광층(16)은 약 0.03 마이크로미터의 두께로 형성되어야 한다.
오버플로우 방지층(17)은 전자의 범람을 방지하기 위한 층으로, 대략 5 × 1018 cm-3의 마그네슘(Mg) 원자와 같은 p-형 불순물 원자가 도핑된 대략 10 nm 두께의 Al0.2Ga0.8N 층으로 만들어진다. p-형 GaN 제2 도광층(18)은 대략 5 내지 10 × 1018 cm-3의 Mg 원자와 같은 p-형 불순물 원자가 도핑된 대략 0.1 마이크로미터 두께의 GaN 층이다. 그러나, 보다 일반적으로, InxGa1-x-yAlyN 등의 p-형 질화물계 III-V족 화합물 반도체층일 수도 있다.
p-형 클래드층(19)은 비도핑 Al0.1Ga0.9N 층과 Mg 원자와 같은 p-형 불순물 원자가 도핑된 GaN 층으로 만들어진 초격자이지만, 초격자로 한정되지 않으며, 예를 들어, Al0.05Ga0.95N 층 등으로 만들어진 1×1019 cm-3 Mg 농도로 도핑된 p-형 질화물계 III-V족 화합물 반도체의(대략 0.6 마이크로미터 두께) 단층 막일 수 있다. 게다가, 비도핑 Al0.1Ga0.9N 층과 p-형 불순물 원자가 도핑된 GaN 층으로 만들어진 초격자가 사용된다. 그러나, 본 발명의 유효성은 Al0.1Ga0.9N 층과 GaN 층 양쪽에 Mg 원자와 같은 p-형 불순물 원자가 도핑되어도 변하지 않는다. p-형 GaN 접촉층(20)은 대략 2 × 1020 cm-3의 Mg 원자와 같은 p-형 불순물 원자가 도핑된 대략 0.05 마이크로미터 두께의 GaN 층이지만, 보다 일반적으로, InxGa1-x-yAlyN 등의 p-형 질화물계 III-V족 화합물 반도체층일 수도 있다.
도 1에 도시된 제2 적층 구조물(13,14,15,16,17,18,19,20)을 에피택셜 성장시키기 위해 금속-유기화학기상증착법(MOCVD)이 사용된다. 그 다음에, 제2 적층 구조물(13,14,15,16,17,18,19,20)의 상부에 장치 제조 프로세스로서 에칭 프로세스에 의해 2-마이크로미터-폭 리지(ridge) 구조물이 형성되고, 따라서 p-형 클래드층(19)과 p-형 GaN 접촉층(20)의 적층 구조물은 리지 구조물을 구현하는 중심에 돌출물을 갖는다. p-형 클래드층(19)은 리지 구조물을 확립하도록 중심에서의 돌출물을 포위하는 평탄부를 갖는다. 달리 말하자면, p-형 클래드층(19) 자체는, 돌출물 과 상기 돌출물에 대한 베이스로서 기능하는 평탄부로 만들어진 역-T-형상 단차 구조물을 갖는다. 그 다음에, p-형 GaN 접촉층(20)이 p-형 클래드층(19)으로 만들어진 돌출물의 상부에 제공된다. p-형 클래드층(19)과 p-형 GaN 접촉층(20)을 포함하는, 적층 돌출물에 의해 구현되는 리지 구조물은 지면(紙面)에 수직하게 연장한다. 리지 구조물은 도 1에 도시된 바와 같은 단면이 수직 측벽인 직사각형 리지로 한정되지 않으며, 단면이 메사 슬랜트인 사다리꼴 리지를 형성할 수도 있다.
절연막(41)이, p-형 클래드층(19) 상의 리지 구조물(돌출물)을 샌드위치하는, "전류차단층" 으로서 제공되어 있고, 돌출물을 포위하는 한 쌍의 평탄부를 형성하며, 상기 전류차단층은 횡모드(transverse mode)에서 레이저 진동을 방지한다. 전류차단층의 두께는 레이저의 설계에 따라 대략 0.3 ㎛ 내지 0.8 ㎛의 범위에서 임의로 선택될 수 있고, 예를 들어, 대략 0.5 마이크로미터의 값으로 설정될 수 있다. 전류차단층은 AlN 층 혹은 Al0.2Ga0.8N 층, 양성자 조사된 반도체층, 실리콘 산화물막(SiO2 막), 또는 지르코늄 산화물막(ZrO2 막)과 같은 고저항성 반도체층으로 만들어질 수 있다. 게다가, 예를 들어, SiO2 막과 ZrO2 막으로 만들어진 다층막일 수도 있다. 달리 말하자면, 활성층(발광층)(15)에 사용되는 질화물계 III-V족 화합물 반도체의 굴절율보다 낮은 굴절율을 갖는 다양한 재료가 전류차단층에 사용될 수 있다. n-형 GaN 혹은 n-형 AlyGa1-yN 와 같은 n-형 반도체층이, p-형 클래드층(19)과 p-형 GaN 접촉층(20)에 의해 구현되는 리지 구조물에 대항하는 절연층(41)을 사용하는 것 대신으로 전류차단층으로서 사용되어 pn-접합 분리를 확립할 수도 있다.
예를 들어,팔라듐-백금-금(Pd/Pt/Au) 복합막으로 만들어진 p-측 전극(애노드 전극)(32)이 p-형 GaN 접촉층(20)에 제공된다. 예를 들어, Pd 막은 약 0.05 마이크로미터 두께이고, Pt 막은 약 0.05 마이크로미터 두께이고, Au 막은 약 일 마이크로미터 두께이다. 티타늄-백금-금(Ti/Pt/Au) 복합막으로 만들어진 n-측 전극(캐소드 전극)(31)이 n-형 GaN 기판(11)의 하부 표면(bottom surface)에 제공된다. 예를 들어, n-측 전극(캐소드 전극)(31)은 약 0.05 마이크로미터 두께의 Ti 막, 약 0.05 마이크로미터 두께의 Pt 막, 및 약 일 마이크로미터 두께의 Au 막으로 구현될 수도 있다. 레이저 공진기의 단면들이 쪼갬에 의해 형성된다. 고반사 코팅막이 후단면(rear-end face)에 인가되며, 후단면은 레이저 광이 방출되는 전단면에 대해 반대쪽이다.
소자 구조부를 제공하는 n-형 클래드층(13), n-형 GaN 도광층(14), 활성층(발광층)(15), p-형 GaN 제1 도광층(16), 오버플로우 방지층(17), p-형 GaN 제2 도광층(18), p-형 클래드층(19), 및 p-형 GaN 접촉층(20)은 단지 예일 뿐이고, 본 발명은 이들 재료로 한정되지 않는다. 보다 일반적으로, InxGa1-x-yAlyN 층과 같은 다른 질화물계 III-V족 화합물 반도체의 적절한 단결정층이 설계 선택에 의존하여 사용될 수도 있다. 따라서, 상술된 InxGa1-xN 층의 인듐 몰 분율 x 및 AlyGa1-yN 층의 알루미늄 몰 분율 y 는 단지 예시일 뿐이고, 다음의 유효성은 다른 몰 분율값을 사용하여도 자연스럽게 달성될 수 있다.
도 2는 25 ℃의 연속적인 진동 조건하에서 본 발명의 제1 실시예에 따른 반 도체 장치(레이저 다이오드)의 전류 대 광출력 전력 특성을 나타내고, 동일한 조건하에서 비교예의 전류 대 광출력 전력 특성을 비교한다. 도 2에 실선으로 가리킨 전류 대 광출력 전력 특성은, 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하는 표면 오리엔테이션을 갖는 GaN 기판(11) 상에 도 11에 도시된 바와 같은 δ-도핑층(10)을 포함하는 구조물의 결과이다. δ-도핑층(10)을 갖는 레이저 다이오드의 평균 문턱전류는 대략 45 밀리암페어이다. 도 2에서 대시와 점선으로 가리킨 전류 대 광출력 전력 특성은, GaN 기판(11) 상에 도 11에 도시된 바와 같은 δ-도핑층(10)을 포함하지 않는 구조물의 결과이지만, GaN 기판(11)은 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하는 표면 오리엔테이션을 갖는다. δ-도핑층(10)이 없는 레이저 다이오드의 평균 문턱전류는 대략 55 밀리암페어이다. 도 2에서 파선으로 가리킨 비교예는, 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하지 않는 {0001}-방향 맞춤된(oriented) n-형 GaN 기판(11) 상에 상술된 레이저 구조물을 성장시킴으로써 제조된 레이저 다이오드이다. 비교예에 따른 레이저 다이오드의 전류 대 광출력 전력 특성으로부터 발견되는 평균 문턱전류는 106 밀리암페어이고, 제1 실시예에 따른 반도체 장치의 것보다 높다. 비교예의 구조물이 갖는 보다 높은 평균 문턱전류는 광이 전파하는 경계표면에서의 평탄성의 요동의 발생 때문이다. 그러므로, 비교예의 구조물은 제1 실시예의 구조물보다 게인 분포를 넓히고 에너지 손실을 증가시킨다.
게다가, 제1 실시예에 따른 반도체 장치(레이저 다이오드)의 결정 성장 이후의 웨이퍼(도 6 참조)는 X-선 회절의 로킹 커브(rocking curve)를 통해 비교된다. 도 3a 및 도 3b는 (0002)면을 가로지르는 ω/2θ 스캐닝의 결과들이다. 스펙트럼에 있어서, 도 3a와 도 3b의 우측에 도시된, 0 초각(arcsec)에서의 피크는 GaN 층으로부터의 회절에 대응한다. n-형 클래드층(13)은 n-형 Al0.1Ga0.9N 층과 n-형 GaN 층으로 만들어진 초격자이고, p-형 클래드층(19)은 p-형 Al0.1Ga0.9N 층과 p-형 GaN 층으로 만들어진 초격자이므로, 예를 들어, 초격자의 주기에 대응하는 음의 1차 회절 및 양의 1차 회절에서의 2개의 위성 피크(satellite peaks)가 0차 회절에서의 피크에 부가하여 검출될 수 있다. 즉, 도 3a 및 도 3b에서 -3200 초각 근방에서 관찰된 위성 피크들은 Al0.1Ga0.9N/GaN 초격자에 기인하는 음의 1차 위성 피크들이다.
도 3a에 도시된 바와 같이, 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하는 표면 오리엔테이션을 갖는, GaN 기판(11) 상에 성장된 상술된 레이저 구조물을 갖는 웨이퍼에 대한 위성 피크의 FWHM(full width at half maximum)은 145 초각이다. 다른 한편으로, 도 3b에 도시된 바와 같이, 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하지 않는 {0001}-방향 맞춤된 GaN 기판(11) 상에 성장된 상술된 레이저 구조물을 갖는 웨이퍼에 대한 위성 피크의 FWHM 은 367 초각이고, 이것은 넓다. FWHM 이 넓다는 것 은, 클래드층의 전체 면적을 관찰할 때, 초격자 계면에서의 가파르기(steepness) 및 막의 표면 평탄성이 불량하다는 것을 의미한다.
성장된 웨이퍼를 노마르스키(Nomarski) 현미경을 통해 관찰한 결과가 도 4에 도시되어 있다. 도 4에서, {0001}면으로부터 [1-100] 방향을 향하는 표면의 오프 각도 Δθ1-100의 절대값들이 가로좌표를 따라 플롯되어 있고, {0001}면으로부터 [11-20] 방향을 향하는 표면의 오프 각도 Δθ11-20의 절대값들이 세로좌표를 따라 플롯되어 있다. 도 4에서는, 개방원(○), 개방삼각형(△) 및 개방 사각형(□)의 심볼로 표현한 바와 같이, 거대 단차가 없는 바람직한 평탄성이 0.12 도 내지 0.35 도의 개별 오프 각도 Δθ1-100의 절대값들의 범위내에서 및 0.00 도 내지 0.06 도의 개별 오프 각도 Δθ11-20의 절대값들의 범위내에서 관찰된다. 개방 삼각형 심볼 및 개방원 심볼에 의해 표현된 바와 같이, 개별 오프 각도 Δθ1-100의 절대값들이 0.12 도 내지 0.30 도의 범위내에 놓이고 개별 오프 각도 Δθ11-20의 절대값들이 0.00 도 내지 0.06 도의 범위내에 놓이는 것이 더욱 바람직한데, 그 이유는 X-선 회절-록킹 커브의 FWHM 이 200 내지 250 초각의 범위에 놓이고 평평한 표면이 얻어질 수 있기 때문이다. 개방원 심볼에 의해 표현된 바와 같이, 개별 오프 각도 Δθ1-100의 절대값들이 0.14 도 내지 0.28 도의 범위내에 놓이고 개별 오프 각도 Δθ11-20의 절대값들이 0.00 도 내지 0.06 도의 범위내에 놓이는 것이 훨씬 더 바람직한데, 그 이유는 X-선 회절-록킹 커브의 FWHM 이 대략 150 초각이고 거대 단차의 출현없는 미러 표면이 얻어질 수 있기 때문이다. 달리 표현하면, 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하는 결정 면의 오리엔테이션을 갖는 GaN 기판(11) 상에 도 1에 도시된 바와 같은 레이저 구조물이 성장되어 있는 상술된 웨이퍼의 표면 형태는 장치 디멘젼에 대해 요구되는 매우 매끄러운 미러 표면을 달성하는 반면, 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하지 않는 {0001}-방향 맞춤된 GaN 기판(11) 상에 레이저 구조물이 성장되어 있는 웨이퍼의 표면 형태는 수십 내지 수백 마이크로미터 오더의 거대 단차를 생성하여 평탄하지 않은 표면을 형성한다.
이와 같이, 제1 실시예에 따른 반도체 기판(에피택셜 기판)은 GaN 기판(11) 상에 성장되기 때문에, 에피택셜 성장층과 기판 간의 격자 부정합에 의해 기인할 수 있는 스레딩 전위와 크랙과 같은 결함의 문제점이 본질적으로 없다. 또한, GaN 기판(11)의 결정면의 오리엔테이션이 최적화되어 있기 때문에, 바람직한 표면 형태와 표면 평탄성을 가진 질화물계 III-V족 화합물 반도체의 에피택셜 성장층이 얻어진다. 게다가, 우수한 표면 평탄성을 갖는 반도체 기판(에피택셜 기판)을 사용하는 제1 실시예에 따른 반도체 장치(레이저 다이오드)는 광학 손실이 적은 도파관의 제조를 용이하게 하고, 문턱 전류를 저감하고 동작 수명을 증대시키고 신뢰성을 향상시킨다. 또한, 제1 실시예와 관련된 반도체 장치(레이저 다이오드)에 따르면, 게인 분포의 공간적인 확장이 방지되고, 그럼으로써 고효율 장치를 제공한다.
[장치 제조]
본 발명의 제1 실시예에 따른 반도체 장치(레이저 다이오드)의 제조방법이 도 5 내지 도 11을 참조하여 설명된다. 여기에 설명된 반도체 장치의 제조방법은 단지 예시일 뿐이고, 본 발명은 다양한 변형을 포함하는 다양한 다른 제조방법을 사용하여 자연스럽게 구현될 수 있음에 유의해야 한다. 예를 들어, 제1 실시예에 따른 반도체 장치(레이저 다이오드)의 제조방법에서 사용되는 결정성장 노(furnace)는 MOCVD 노로서 설명되어 있지만, 분자빔 에피택시(MBE) 노와 같은 다른 결정성장 노를 사용하는 다른 방법에 의해 제조될 수도 있다.
(a) 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하는 표면 오리엔테이션을 갖는 GaN 기판(11)이 도 5a에 도시된 바와 같이 준비되어 있다. GaN 기판(11)이 MOCVD 노의 서셉터상에 장착된다. 그룹 V 원소에 대한 원 기체(source gas)인 암모니아(NH3) 기체를 포함하는 분위기에서의 열처리가 시작된다. 그룹 III 원소에 대한 원 기체인 트리메틸 갈륨(Ga(CH3)3) 기체 또는 트리에틸 갈륨(Ga(C2H5)3)과 같은 금속-유기 Ga 화합물이 수소(H2)와 혼합된 다음, GaN 기판(11)이 1000 내지 1100 ℃의 기판 온도에서 가열되고 있는 성장 챔버에 도입된다. 도 5b에 도시된 바와 같이, n-형 GaN 층(12)이 GaN 기판(11) 상에 성장되어 반도체 기판(11,12)을 제공한다. GaN 기판(11) 상에 n-형 GaN 층(12)을 성장시킬 때, 수백 이상의 높은 V/III 비율이 바람직하다. 모노실란(SiH4) 기체와 같은 Si 수소화물 또는 테트라메틸실란(Si(CH3)4) 기체와 같은 유기 실리콘 화합물이 n-형 도핑 재료로서 사용될 수 있다.
(b) 다음으로, 기판 온도가 1000 내지 1100 ℃ 로 일단 설정되면, 반도체 기판(11,12)의 n-형 GaN 층(12) 상의 레이저 다이오드의 소자 구조부에 대해 연속적인 에피택셜 성장이 수행된다. 달리 말하자면, 도 5c에 도시된 바와 같이, 동일한 성장 챔버(반응기 튜브)에서 연속적인 에피택셜 성장을 통해 n-형 GaN 층(12) 상에 n-형 클래드층(13)이 성장된다. 게다가, n-형 클래드층(13)에 이어, 도 6에 도시된 바와 같이, n-형 GaN 도광층(14), 활성층(발광층)(15), p-형 GaN 제1 도광층(16), 오버플로우 방지층(17), p-형 GaN 제2 도광층(18), p-형 클래드층(19), 및 p-형 GaN 접촉층(20)이 연속적인 순서로 에피택셜 성장되어, 이중 헤테로 구조물이 형성된다. 그룹 III 재료로서, 트리메틸 갈륨(Ga(CH3)3) 또는 트리에틸 갈륨(Ga(C2H5)3)과 같은 금속-유기 Ga 화합물, 트리메틸 알루미늄(Al(CH3)3) 또는 트리에틸 알루미늄(Al(C2H5)3)과 같은 금속-유기 Al 화합물, 및 트리메틸 인듐(In(CH3)3) 또는 트리에틸 인듐(In(C2H5)3)과 같은 금속-유기 In 화합물을 활용할 수 있다. 에피택셜 층들(14,15,16,17,18,19 및 20)을 성장시킬 때, 수백 이상의 높은 V/III 비율이 각각 바람직하다. n-형 클래드층(13)은 약 1 ×1018 cm-3 Si 농도를 갖는 약 1.5 마이크로미터 두께의 에피택셜층이고, n-형 GaN 도광층(14)은 약 1 ×1018 cm-3 Si 농도를 갖는 약 0.1 마이크로미터 두께의 에피택셜층이다. n-형 GaN 도광층(14) 상에 제공되는 활성층(발광층)(15)은, 3개의 In0.1Ga0.9N 층으로 만들어진 양자우물(QW) 층과, 5개의 In0.01Ga0.99N 층으로 만들어진 배리어층을 교대로 적층함으로써 형성된 3-층 사이클 MQW 구조물을 갖는다. 활성층(발광층)(15) 상에 제공되는 p-형 GaN 도광층(16)은 약 0.03 마이크로미터 두께의 에피택셜층이고, 오버플로우 방지층(17)은 약 5 ×1018 cm-3 Mg 농도를 갖는 약 10 nm 두께의 에피택셜층이고, p-형 GaN 제2 도광층(18)은 약 5 내지 10 ×1018 cm-3 Mg 농도를 갖는 약 0.1 마이크로미터 두께의 에피택셜층이고, p-형 클래드층(19)은 약 1 ×1019 cm-3 Mg 농도를 갖는 약 0.6 마이크로미터 두께의 에피택셜층이고, p-형 GaN 접촉층(20)은 약 2 ×1020 cm-3 Mg 농도를 갖는 약 0.05 마이크로미터 두께의 에피택셜층이다. 비스시클로펜타디에닐 마그네슘(CP2Mg 원자) 또는 비스메틸-시클로펜타디에닐 마그네슘(M2CP2Mg 원자)과 같은 금속-유기 Mg 화합물이 p-형 도핑 재료로서 활용할 수 있다.
(c) 다음으로, 도 7에 도시된 바와 같이, 포토레지스트(51)를 마스크로서 사용하여 p-형 클래드층(19) 및 p-형 GaN 접촉층(20)을 반응성 이온 에칭(RIE) 함으로써 그루브(50a 및 50b)가 선택적으로 형성되어, 그루브(50a 및 50b)에 의해 포위되는 돌출물이 남겨진다. p-형 클래드층(19) 및 p-형 GaN 접촉층(20)에 의해 형성되는 사다리꼴 돌출물이 리지 구조물을 만들고, 지면에 수직하게 연장된다. p-형 클래드층(19) 및 p-형 GaN 접촉층(20)의 두께가 각각 약 0.6 마이크로미터와 약 0.05 마이크로미터인 경우에, 그루브(50a 및 50b) 각각의 두께는 대략 0.5 마이크 로미터이어야 한다.
(d) 다음으로, 도 8에 도시된 바와 같이, 일단 포토레지스트가 제거되면, 그루브(50a 및 50b)가 충전되고, 약 0.6 내지 1 마이크로미터 두께의 절연막(41)이 전체 표면에 걸쳐 증착되어 p-형 클래드층(19) 및 p-형 GaN 접촉층(20)에 의해 형성된 리지(돌출물)를 샌드위치한다. 절연막(41) 용으로는, AlN 층과 같은 고저항성 반도체층이 에피택셜 성장될 수 있고 또는 실리콘 산화막(SiO2 막)이 CVD 를 통해 증착될 수 있다. 도 9에 도시된 바와 같이, p-형 GaN 접촉층(20)이 노출될 때까지 p-형 GaN 접촉층(20) 상의 절연막(41) 만이 에칭된다.
(e) 다음으로, 도 10에 도시된 바와 같이, 팔라듐-백금-금(Pd/Pt/Au)으로 만들어진 p-측 전극(애노드 전극)(32)이 리프트-오프법을 사용하여 p-형 GaN 접촉층(20) 상에 묘화된다. 달리 말하자면, p-측 전극(애노드 전극)(32) 용 패턴에 대응하는 윈도우를 갖는 포토레지스트막이 p-형 GaN 접촉층(20) 및 상기 p-형 GaN 접촉층(20)의 양측의 절연막(41) 상에 형성된 후, 약 0.05 마이크로미터 두께의 Pd 막, 약 0.05 마이크로미터 두께의 Pt 막 및 약 1.0 마이크로미터 두께의 Au 막이 진공증착 또는 스퍼터링을 통해 연속적으로 증착된 다음, 포토레지스트막이 벗겨져서, 윈도우의 위치에 p-측 전극(애노드 전극)(32)이 남겨진다. 게다가, 실리콘 산화막(SiO2 막), 실리콘 질화막(Si3N4 막) 또는 폴리이미드막이 p-측 전극(애노드 전극)(32) 및 절연막(41)을 피복하도록 CVD 를 통해 증착된다. 다음으로, 패시베이션막(42)의 일부분이 선택적으로 제거되어 p-측 전극(애노드 전극)(32)의 상부 표면 이 도 1에 도시된 바와 같이 에치백 방법을 사용하여 노출된다. 이어서, 티타늄-백금-금(Ti/Pt/Au) 복합막이 진공증착 혹은 스퍼터링을 통해 GaN 기판(11)의 하부 표면에 증착된다. 예를 들어, 약 0.05 마이크로미터 두께의 Ti 층, 약 0.05 마이크로미터 두께의 Pt 층 및 약 1.0 마이크로미터 두께의 Au 층이 연속적으로 증착된다. 다음으로, 열처리(소결)에 의해, p-측 전극(애노드 전극)(32)과 n-측 전극(캐소드 전극)(31) 양쪽의 접촉 저항이 감소된다. 쪼갬으로써 또는 다이아몬드 칼과 같은 절삭도구를 사용함으로써 소망의 크기가 제공되어, 도 1에 도시된 반도체 장치(레이저 다이오드)가 완성된다.
상술한 바와 같이, 에피택셜층이 GaN 기판(11) 상에 성장되기 때문에, 본 발명의 제1 실시예에 따른 반도체 장치 제조방법에 따르면, 에피택셜 성장층들과 GaN 기판(11) 사이의 격자 부정합과 관련된 스레딩 전위와 크랙과 같은 결함의 문제점이 본질적으로 거의 없다. 또한, GaN 기판(11)의 결정 면의 오리엔테이션이 최적화되어 있기 때문에, 표면 형태와 표면 평탄성이 바람직하다. 따라서, 높은 결정학적 품질의 질화물계 III-V족 화합물 반도체 에피택셜층이 n-형 GaN 기판(11) 상에 균일하게 성장된다. 그러므로, 우수한 수율을 갖는 고성능 질화물계 III-V족 화합물 반도체 장치가 저비용으로 제공된다.
[제1 실시예의 변형]
도 11에 도시된 바와 같이, 본 발명의 제1 실시예의 변형에 따른 반도체 장치(레이저 다이오드)는 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치와 n-형 GaN 층(12)의 적층 구조물(11,10,12)이 δ-도핑층(델타 도핑층)(10)을 더 포함한다는 점에서 다르다. δ-도핑층(10)은 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하는 표면 오리엔테이션을 갖는 GaN 기판(11) 상에 성장된다. 그리고 n-형 GaN 층(12)이 δ-도핑층(10)을 사이에 두고 GaN 기판(11) 상에 성장된다. n-형 클래드층(13), n-형 GaN 도광층(14), 활성층(발광층)(15), p-형 GaN 제1 도광층(16), 오버플로우 방지층(17), p-형 GaN 제2 도광층(18), p-형 클래드층(19) 및 p-형 GaN 접촉층(20)이 순서대로 n-형 GaN 층(12) 상에 형성되어 있는 적층 구조물에 의해 구현되는 레이저 다이오드의 소자 구조부, 리지 구조의 구조물들, 전극 등의 다른 구조물 및 재료는 도 1을 참조하여 제1 실시예에서 이미 설명된 구조물 및 재료와 유사하며, 제1 실시예의 변형에서 중복 설명이 생략될 수 있다.
δ-도핑층(10)은, Si 원자와 같은 n-형 불순물 원자가 약 5 × 1017 cm-3 이상 약 2 × 1019 cm-3 이하의 농도, 바람직하게는 약 1 × 1018 cm-3 이상 약 2 × 1019 cm-3 이하의 농도, 보다 더 바람직하게는 약 4 × 1018 cm-3 이상 약 2 × 1019 cm-3 이하의 농도로 도핑된 대략 두께 200 nm 이하의 GaN 층이다. δ-도핑층(10)의 두께 하한은 원자층 두께 즉 대략 0.3 nm 와 일치한다. δ-도핑층(10)의 두께는 원자층 두께와 약 150 nm의 범위내인 것이 바람직하고, 약 5 nm 내지 약 150 nm 인 것이 보다 바람직하다. δ-도핑층(10)의 불순물 농도가 약 2 × 1019 cm-3 을 초과하면, δ-도핑층(10) 상에 성장된 n-형 GaN 층(12)의 상부 표면이 거칠어진다.
달리 표현하면, Si 원자와 같은 n-형 불순물 원자가 약 4 × 1018 cm-3 이상 약 2 × 1019 cm-3 이하의 농도로 도핑된 δ-도핑층(10)이 바람직한 형태로서 원자층 두께와 약 200 nm의 범위의 두께를 갖도록 형성되어 있을 때, 기판 표면 내측으로의 측면 결정 성장 속력이 가속되어, 에피택셜 성장층의 상부 표면의 평탄성이 향상될 수 있다. 그러나, 측면 결정 성장의 효과는 불순물 농도가 약 4 × 1018 cm-3 아래로 떨어지면 현저해지지 않는다. 불순물 농도가 약 1 × 1018 cm-3 아래로 떨어지면 유효성이 추가로 감소되고, 불순물 농도가 약 5 × 1017 cm-3 아래로 떨어지면, 측면 결정 성장의 가속 및 표면 평탄성의 향상을 달성하는 것은 보다 어렵다.
이와 같이, 제1 실시예의 변형과 관련된 반도체 장치(레이저 다이오드)에 따르면, n-형 GaN 층(12)과 n-형 GaN 기판(11) 사이에 δ-도핑층(10)이 제공되고, 그럼으로써 n-형 GaN 기판(11) 표면의 내측을 따라 측면 결정 성장이 가속화된다. 측면 결정 성장의 가속화는 도 1에 도시된 제1 실시예에 따른 δ-도핑층(10)이 없는 반도체 장치에 비하여 최종 성장된 웨이퍼의 표면 형태에서의 평탄성을 향상시킨다. 그 결과, 도 2에 도시된 바와 같이, 제1 실시예의 변형에 따른 반도체 장치(레이저 다이오드)의 평균 문턱 전압이 45 밀리암페어로 감소되고, 동작 수명이 연장되고, 또한 신뢰성이 더욱 향상된다.
반도체 장치(레이저 다이오드) 제조방법이란, 제1 실시예의 변형에 따르면, 도 12에 도시된 바와 같이, 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하는 표면 오리엔테이션을 갖는 GaN 기판(11) 상에 δ-도핑층(10)을 사이에 두고 n-형 GaN 층(12)이 형성된 다음, n-형 클래드층(13), n-형 GaN 도광층(14), 활성층(발광층)(15), p-형 GaN 제1 도광층(16), 오버플로우 방지층(17), p-형 GaN 제2 도광층(18), p-형 클래드층(19) 및 p-형 GaN 접촉층(20)이 연속적으로 에피택셜 성장되고, 그 이후의 단계는 도 7 내지 도 10에 도시된 절차와 실질적으로 동일하므로, 반복적인 설명이 생략된다.
(제2 실시예)
본 발명의 제2 실시예에 따른 반도체 장치는, 도 13에 도시된 바와 같이, 제1 실시예에서 이미 설명한 반도체 장치와 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하는 GaN 기판(11) 상에 n-형 GaN 층(12)을 성장시키는 방법에 의해 구현되는 제1 적층 구조물(11,12) 상에 반도체 장치가 형성되어 있다는 면에서 동일하다.
그러나, 제2 실시예에 따른 반도체 장치에서는, 발광 다이오드(LED)를 구현하는 소자 구조부가 제1 적층 구조물(11,12) 상에 형성되어 있다. 제1 실시예에서 설명한 바와 같이, n-형 GaN 층(12)은 단지 예시일 뿐이다. 보다 일반적으로, InxGa1-x-yAlyN 층과 같은 다른 질화물계 III-V족 화합물 반도체의 n-형 단결정층일 수 있다.
달리 말하자면, 도 13에 도시된 바와 같이, Si-도핑된 Al0 .05Ga0 .95N 층으로 만들어진 n-형 클래드층(13)이 n-형 GaN 층(12) 또는 제1 적층 구조물(11,12)의 상부층에 직접 에피택셜 성장되고, InxGa1 - xN 층으로 만들어진 활성층(발광층)(21), Mg- 도핑된 Al0 .05Ga0 .95N 층으로 만들어진 p-형 클래드층(19) 및 Mg-도핑된 GaN 층으로 만들어진 p-형 GaN 접촉층(20)이 n-형 클래드층(13) 상에 순서대로 연속적으로 적층된다. 또한, p-형 GaN 접촉층(20) 상에, p-측 전극(애노드 전극)(33)을 구현하는 투명전극이 형성된다.
발광 다이오드(LED)의 n-형 클래드층(13), InxGa1-xN 활성층(21), p-형 클래드층(19) 및 p-형 GaN 접촉층(20)과 같은 소자 구조부의 상세는 제1 실시예에서 이미 설명된 반도체 장치에 대해 서술된 것과 기본적으로 동일하므로, 반복적인 설명은 생략된다. 또한, 제2 실시예에 따른 반도체 장치에 있어서, "소자 구조부" 는, 도 13에 도시된 제2 적층 구조물(13,21,19,20)에 의해 베이스 구조물로서 구현되어 있는, LED의 메인 동작을 행할 수 있는 주요 구조물을 의미하고, 소자 구조부 아래에서 n-형 접촉층으로서 기능하는 제1 적층 구조물(11,12)을 포함하지 않는다. 달리 말하자면, "소자 구조부" 는 이 소자 구조부가 제1 실시예에서 이미 설명된 반도체 장치의 것과 동일한, 반도체 광학장치의 메인 동작을 행할 수 있는 주요 구조물을 포함하는 한 광학 반도체의 전체적인 장치 구조물을 반드시 의미하는 것은 아니다.
제1 실시예에서 설명된 바와 같이, 소자 구조부를 형성하는 n-형 클래드층(13), InxGa1-xN 활성층(21), p-형 클래드층(19) 및 p-형 GaN 접촉층(20)은 단지 예시일 뿐이고, 본 발명은 이들 재료로 한정되지 않는다. 달리 말하자면, 보다 일반적으로, InxGa1-x-yAlyN 층과 같은 다른 질화물계 III-V족 화합물 반도체의 단결정층이 소자 구조부를 형성하는 각 층을 위해 활용가능하다.
제2 실시예에 따른 반도체 기판(에피택셜 기판)은 GaN 기판(11)을 갖기 때문에, 에피택셜 성장층과 GaN 기판(11) 사이의 격자 부정합에 기인하는 스레딩 전위와 크랙과 같은 결함의 문제점이 본질적으로 거의 없다. 또한, GaN 기판(11)의 결정 면의 오리엔테이션이 최적화되어 있기 때문에, 바람직한 표면 형태와 표면 평탄성을 갖는 질화물계 III-V족 화합물 반도체의 에피택셜 성장층이 얻어진다. 또한, 제2 실시예에 따른 반도체 장치(LED)는 우수한 표면 평탄성을 갖는 반도체 기판을 사용하므로, 낮은 동작 전압, 고휘도, 고발광효율 등의 특징 향상이 달성될 수 있다.
도면에 생략되어 있지만, 반도체 장치(LED)에서도, 본 발명의 제2 실시예에 따르면, 도 11에 도시된 바와 같이, n-형 GaN 기판(11) 상에 δ-도핑층(10)을 사이에 두고 n-형 GaN 층(12)을 형성하는 것이 바람직하다. 제1 실시예에서 서술된 바와 같이, δ-도핑층(10)은, n-형 불순물 원자가 약 5 × 1017 cm-3 이상 약 2 × 1019 cm-3 이하의 농도, 바람직하게는 약 1 × 1018 cm-3 이상 약 2 × 1019 cm-3 이하의 농도, 보다 더 바람직하게는 약 4 × 1018 cm-3 이상 약 2 × 1019 cm-3 이하의 농도로 도핑된 대략 두께 200 nm 이하의 GaN 층이다. δ-도핑층(10)의 두께는 원자층 두께와 약 150 nm의 범위내인 것이 바람직하고, 약 5 nm 내지 약 150 nm 인 것이 보다 바람직하다. δ-도핑층(10)의 불순물 농도가 약 2 × 1019 cm-3 을 초과하면, δ-도핑층(10) 상에 성장된 n-형 GaN 층(12)의 상부 표면이 거칠어지므로, 바람직하지 않다. n-형 불순물 원자가 약 4 × 1018 cm-3 이상 약 2 × 1019 cm-3 이하의 농도로 도핑된 층이 원자층 두께와 약 200 nm의 범위의 두께를 갖도록 형성되면, 기판 표면 내측을 따르는 측면 결정 성장 속력이 가속되어, 에피택셜 성장층의 상부 표면의 평탄성이 향상될 수 있다. 불순물 농도가 약 4 × 1018 cm-3 아래로 떨어지면 측면 결정 성장의 가속 효과가 현저해지지 않는다. 불순물 농도가 약 1 × 1018 cm-3 아래로 떨어지면 유효성이 측면 결정 성장의 가속 효과가 추가로 감소되고, 불순물 농도가 약 5 × 1017 cm-3 아래로 떨어지면, 측면 결정 성장의 가속효과 및 표면 평탄성의 향상을 달성하는 것은 거의 불가능하다. n-형 GaN 층(12)과 n-형 GaN 기판(11) 사이에 δ-도핑층(10)을 삽입함으로써 표면 형태 및 표면 평탄성을 더 향상시킬 수 있고 제2 실시예에 따른 반도체 장치(LED)의 낮은 동작 전압, 고휘도, 고발광효율 등의 특징 향상을 더 제공할 수 있다.
[장치 제조]
본 발명의 제2 실시예에 따른 반도체 장치 제조방법은 도 5a 내지 도 5c, 도 6, 도 7, 도 8, 도 9 및 도 10에 도시된 제1 실시예에서 이미 설명된 반도체 장치 제조방법과 기본적으로 동일하지만, 간략화되어 있다.
(a) 먼저, 도 14에 도시된 바와 같이, Si-도핑된 Al0 .05Ga0 .95N 층으로 만들어진 n-형 클래드층(13)이 n-형 GaN 층(12) 또는 제1 적층 구조물(11,12)의 상부층 상에 직접 에피택셜 성장되며, 상기 제1 적층 구조물(11,12)은 반도체 기판 또는 에피택셜 기판으로서 기능한다. 다음으로, n-형 클래드층(13) 상에 InxGa1 - xN 활성층(발광층)(21), p-형 클래드층(19) 및 p-형 GaN 접촉층(20)이 순서대로 연속적으로 에피택셜 성장된다.
(b) 또한, 주석(Sn)-도핑된 인듐 산화물(In2O3)막(ITO), 인듐(In)-도핑된 아연 산화물(ZnO)막(IZO), 갈륨(Ga)-도핑된 아연 산화물막(GZO), 주석 산화물(SnO2) 막과 같은 투명전극으로 만들어진 p-측 전극(애노드 전극)(33)이 p-형 GaN 접촉층(20) 상에 형성된다. 대안적으로, 상기 투명전극은 광학적인 투명성을 유지하도록 얇게 증착된 금(Au), 니켈(Ni) 등의 금속 박막일 수도 있다.
(c)이어서, 도 13에 도시된 바와 같이, Ti/Pt/Au 복합막이 진공증착 또는 스퍼터링을 통해 n-형 GaN 기판(11)의 하부 표면에 증착된다. 예를 들어, 약 0.05 마이크로미터 두께의 Ti 막, 약 0.05 마이크로미터 두께의 Pt 막, 및 약 1 마이크로미터 두께의 Au 막이 연속적으로 증착된다. 다음으로, 열처리(소결)이 수행되어 n-측 전극(캐소드 전극)(31)의 접촉 저항이 감소된다. 쪼갬으로써 또는 다이아몬드 칼과 같은 절삭도구를 사용함으로써 소망의 크기가 제공되어, 도 13에 도시된 반도체 장치(발광 다이오드(LED))가 완성된다.
상술된 바와 같이, GaN 기판(11)이 반도체 장치 제조방법에 따라 사용되기 때문에, 본 발명의 제2 실시예에 따르면, 에피택셜 성장층과 GaN 기판(11) 사이의 격자 부정합에 기인하는 스레딩 전위와 크랙과 같은 결함의 문제점이 본질적으로 거의 없다. 또한, GaN 기판(11)의 결정 면의 오리엔테이션이 최적화되어 있기 때문에, 표면 형태와 표면 평탄성이 바람직하다. 따라서, 높은 결정학적 품질의 질화물계 III-V족 화합물 반도체 에피택셜층이 n-형 GaN 기판(11) 상에 균일하게 성장된다. 그러므로, 우수한 수율을 갖는 고성능 질화물계 III-V족 화합물 반도체 장치가 저비용으로 제공된다.
(제3 실시예)
본 발명의 제3 실시예에 따른 반도체 장치는, 도 15 에 도시된 바와 같이, 소자 구조부(26,25,24)에 의해 헤테로-접합 바이폴라 트랜지스터(HBT)를 구현하며, 상기 소자 구조부(26,25,24)는 GaN 기판(11) 상에 Si-도핑된 GaN 층으로 만들어진 n-형 드리프트층(24), Mg-도핑된 InxGa1-xN 층으로 만들어진 p-형 베이스층(25), 및 Si-도핑된 층으로 만들어진 n-형 에미터층(26)을 연속적으로 적층함으로써 형성되며, 상기 GaN 기판(11)은 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족한다. 상기 GaN 기판(11)은 콜렉터층(콜렉터 접촉층)으로서 기능한다.
n-형 드리프트층(24)은 약 0.3 내지 1.5 마이크로미터 두께의 질화물계 III-V족 화합물 반도체의 단결정층으로, 약 1 × 1014 내지 5 × 1016 cm-3의 농도로 Si 원자들이 도핑되어 있다. p-형 베이스층(25)의 Mg 농도 및 두께는 HBT의 동작 주파수 및 항복전압(breakdown voltage)을 고려하여 결정될 수 있지만, Mg 농도는 약 5 × 1018 내지 7 × 1019 cm-3의 범위에 놓이도록 선택되어야 하고, 두께는 약 5 내지 80 nm 에 놓여야 한다. n-형 에미터층(26)은 약 0.2 내지 0.5 마이크로미터 두께의 질화물계 III-V족 화합물 반도체의 단결정층으로, 약 3 × 1018 내지 6 × 1018 cm-3의 농도로 Si 원자들이 도핑되어 있다. 도 15 에 도시된 바와 같이, 티타늄-백금-금(Ti/Pr/Au) 복합막으로 만들어진 에미터 전극(45)이 n-형 에미터층(26) 상에 제공된다. 예를 들어, 에미터 전극(45)은 약 0.04 마이크로미터 두께의 Ti 막, 약 0.04 마이크로미터 두께의 Pt 막, 및 약 0.5 마이크로미터 두께의 Au 막으로 형성될 수 있다. 또한, n-형 에미터층(26)을 관통하여 p-형 베이스층(25)의 상부 표면의 일부분을 노출함으로써 베이스 전극-인출 그루브가 형성되어 있다. 베이스 전극(44)은 베이스 전극-인출 그루브의 하부(bottom)에서 p-형 베이스층(25)과 옴 접촉한다. 예를 들어, 베이스 전극(44)은 팔라듐-백금-금(Pd/Pt/Au) 복합막으로 만들어져 있으며, 여기에서 약 0.05 마이크로미터 두께의 Pd 막, 약 0.05 마이크로미터 두께의 Pt 막, 및 약 0.2 마이크로미터 두께의 Au 막이 사용될 수 있다.
티타늄-백금-금(Ti/Pt/Au) 복합막으로 만들어진 콜렉터 전극(43)이 n-형 GaN 기판(11)의 하부 표면에 증착되어 있다. 에미터 전극(45)에서와 같이, 콜렉터 전극(43)은 약 0.04 마이크로미터 두께의 Ti 막, 약 0.04 마이크로미터 두께의 Pt 막, 및 약 0.5 마이크로미터 두께의 Au 막의 조합으로 형성될 수 있다.
이와 같이, 제3 실시예에 따른 반도체 장치(에피택셜 기판)는 GaN 기판(11)을 갖기 때문에, 에피택셜 성장층과 GaN 기판(11) 사이의 격자 부정합과 관련된 스레딩 전위와 크랙과 같은 결함의 문제점이 본질적으로 없다. 또한, GaN 기판(11)의 결정면의 오리엔테이션이 최적화되어 있기 때문에, 바람직한 표면 형태와 표면 평탄성을 가진 질화물계 III-V족 화합물 반도체의 에피택셜 성장층이 제공될 수 있다.
또한, 제3 실시예에 따른 반도체 장치(HBT)는 우수한 표면 평탄성을 갖는 반도체 기판(에피택셜 기판)에 의해 구현되므로, 전류 게인 β 가 증가되고, 고주파 특성이 향상되고, 또한 전류 컷-오프 주파수 fT 가 향상된다.
제1 및 제2 실시예에서 설명된 바와 같이, n-형 드리프트층(24), p-형 베이스층(25), 및 n-형 에미터층(26)의 각 재료는 단지 예시일 뿐이다. 보다 일반적으로, InxGa1-x-yAlyN 층과 같은 다른 질화물계 III-V족 화합물 반도체의 단결정층이 HBT 에 대해 요구되는 금지 밴드갭(forbidden bandgap) 관계를 만족하도록 선택될 수 있다. 달리 말하자면, n-형 에미터층(26)의 밴드갭이 p-형 베이스층(25)의 밴드갭보다 넓은 "와이드 밴드갭 에미터" 에 대한 조건을 만족하도록 선택되면, 다양한 질화물계 III-V족 화합물 반도체의 단결정층들이 각각의 층들(24,25, 및 26)에 대해 선택될 수 있다. 예를 들어, GaN 층으로 만들어진 n-형 드리프트층(24), GaN 층으로 만들어진 p-형 베이스층(25), 및 AlyGa1-yN 층으로 만들어진 n-형 에미터층(26)이 n-형 GaN 기판(11) 상에 제공될 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치에 있어서, "소자 구조부" 는 n-형 드리프트층(24), p-형 베이스층(25) 및 n-형 에미터층(26)을 의미하고, 콜렉터층(콜렉터 접촉층)으로서 기능하는 n-형 GaN 기판(11)을 포함하지 않는다. 달리 말하자면, 제3 실시예에 따른 반도체 장치의 "소자 구조부" 는, 제1 및 제2 실시예에 따른 반도체 장치에서 설명한 바와 동일한, 반도체 전자장치의 메인 동작을 행할 수 있는 주요 구조물을 포함하는 한 반도체 장치의 전체 장치 구조물을 반드시 의미하는 것은 아니다.
도면에 생략되어 있지만, 반도체 장치(HBT)에서도, 본 발명의 제3 실시예에 따르면, 도 11에 도시된 바와 같이, n-형 GaN 기판(11) 상에 δ-도핑층(10)을 사이에 두고 n-형 드리프트층(24)을 증착하는 것이 바람직하다. 제1 실시예에서 설명한 바와 같이, δ-도핑층(10)은, n-형 불순물 원자가 약 5 × 1017 cm-3 이상 약 2 × 1019 cm-3 이하의 농도, 바람직하게는 약 1 × 1018 cm-3 이상 약 2 × 1019 cm-3 이하의 농도, 보다 더 바람직하게는 약 4 × 1018 cm-3 이상 약 2 × 1019 cm-3 이하의 농도로 도핑된 대략 두께 200 nm 이하의 GaN 층이다. δ-도핑층(10)의 두께는 원자층 두께와 약 150 nm의 범위내에 놓이는 것이 바람직하고, 보다 바람직하게는 약 5 nm 내지 약 150 nm 이다. δ-도핑층(10)의 사용에 의해, 보다 바람직한 표면 형태 및 표면 평탄성을 얻을 수 있고, 그러므로 제3 실시예에 따른 반도체 장치(HBT)의 전류 게인 β 가 더욱 증가되고 고주파 특성도 역시 더욱 향상된다.
[장치 제조]
본 발명의 제3 실시예에 따른 반도체 장치의 제보방법은 기본적으로 제1 및 제2 실시예에 따른 반도체 장치 제조방법과 동일하다.
(a) 먼저, n-형 GaN 기판(11)이 MOCVD 노에 삽입되고, 제2 실시예에 따른 반도체 장치의 제조방법에서 설명한 바와 같이, Si-도핑된 GaN 층으로 만들어진 n-형 드리프트층(24), Mg-도핑된 In0 .1G0 .9N 층으로 만들어진 p-형 베이스층(25) 및 Si-도핑된 GaN 층으로 만들어진 n-형 에미터층(26)이 도 16에 도시된 바와 같이 n-형 GaN 기판(11) 상에 순서대로 연속적으로 에피택셜 성장된다. n-형 GaN 기판(11) 및 상기 n-형 GaN 기판(11) 상에 성장된 n-형 드리프트층(24)을 포함하는 적층 구조물(11,24)은 제1 및 제2 실시예의 반도체 기판(11,12)에 대응할 수 있다. 그러나, n-형 GaN 기판(11), n-형 드리프트층(24), p-형 베이스층(25), 및 n-형 에미터층(26)으로 만들어진 전체 적층 구조물(11,24,25,26)이 "반도체 기판(에피택셜 기판)" 으로 지칭될 수도 있다. 연속적인 에피택셜 성장은 도 14를 참조하여 설명된 제2 실시예에 따른 반도체 장치 제조방법과 기본적으로 동일하므로, 반복적인 설명은 생략한다.
(b)이어서, 베이스 전극-인출 그루브를 위한 포토레지스트막의 패턴이 포토리소그래피를 통해 n-형 에미터층(26)의 상부 표면에 묘화되고, 포토레지스트막 패턴을 마스크로서 사용하여, n-형 에미터층(26)을 관통하여 n-형 베이스층d(25)의 상부 표면의 일부분을 노출시키는 베이스 전극-인출 그루브가 RIE 와 같은 에칭을 통해 형성된다.
(c) 티타늄-백금-금(Ti/Pt/Au) 복합막으로 만들어진 에미터 전극(45)이 n-형 에미터층(26) 상에 증착되고, 티타늄-백금-금(Ti/Pt/Au) 복합막으로 만들어진 콜렉터 전극(43) 용 패턴이 n-형 GaN 기판(11)의 하부 표면에 묘화된다. 다음으로, 열처리(소결) 후, 에미터 전극(45)과 콜렉터 전극(43) 양쪽의 접촉 저항이 감소된다.
(d) 도 15에 도시된 바와 같이, Pd/Pt/Au 복합막으로 만들어진 베이스 전극(44)이 리프트-오프법을 사용하여 p-형 베이스층(25) 상에 묘화된다. 달리 말하자면, p-측 전극(애노드 전극)(44) 용 패턴에 대응하는 윈도우를 갖는 포토레지스트막의 형성 후, 약 0.04 마이크로미터 두께의 Ti 막, 약 0.04 마이크로미터 두께의 Pt 막, 및 약 0.5 마이크로미터 두께의 Au 막이 진공 증착 혹은 스퍼터링을 통해 연속적으로 증착된 다음, 포토레지스트막이 벗겨져서 윈도우의 위치에 베이스 전극(44)의 패턴이 남겨진다.
상술된 바와 같이, GaN 기판(11)이 본 발명의 제3 실시예에 따른 반도체 장치 제조방법에 따라 사용되고 있기 때문에, 에피택셜 성장층과 GaN 기판(11) 사이의 격자 부정합과 관련된 스레딩 전위와 크랙과 같은 결함의 문제점이 본질적으로 없다. 또한, GaN 기판(11)의 결정 면의 오리엔테이션이 최적화되어 있기 때문에, 표면 형태와 표면 평탄성이 바람직하다. 따라서, 높은 결정학적 품질의 질화물계 III-V족 화합물 반도체 에피택셜층이 n-형 GaN 기판(11) 상에 균일하게 성장된다. 그러므로, 우수한 수율을 갖는 고성능 질화물계 III-V족 화합물 반도체 장치가 저비용으로 제공된다.
(다른 실시예들)
본 발명의 가르침을 받은 당업자에게 본 발명의 범위를 벗어나지 않고 다양한 변형이 가능할 것이다. 예를 들어, 본 발명은 제1, 제2 및 제3 실시예에서 설명된 레이저 다이오드, LED 혹은 HBT 로 한정되지 않으며, 고전자이동도 트랜지스터(HEMT), 접합전계효과 트랜지스터(FET), 쇼트키 게이트 FET(MESFET), 또는 정전유도형 트랜지스터(SIT)와 같은 다양한 반도체 전자장치, 또는 반도체 광검출기와 같은 반도체 광학장치를 포함하는 다양한 반도체 장치들에 적용할 수 있다.
상기 반도체 전자장치들의 예로서, 도 17은 소자 구조부(62, 63, 64, 65, 66)에 의해 구현되는, HEMT의 개략적인 구성을 나타내고 있다. 상기 소자 구조부(62, 63, 64, 65, 66)는 GaN 기판(61) 상에 의도적으로 비도핑된 GaN 층(제1 단결정층)(62) 및 의도적으로 비도핑된 AlxGa1-xN 층(제2 단결정층)(63)을 연속적으로 적층함으로써 형성되어 있으며, 상기 GaN 기판(61)은 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하는 고저항성 기판 혹은 반-절연 기판이다. 상기 의도적으로 비도핑된(unintentionally doped) GaN 층(62)은 불순물 원자가 의도적으로 도핑되어 있지 않은 약 0.8 내지 4.5 마이크로미터의 두께를 갖는 단결정층이다. 상기 의도적으로 비도핑된 AlxGa1-xN 층(63)은 불순물 원자가 의도적으로 도핑되어 있지 않은 약 60 내지 150 nm의 두께를 갖는 단결정층이다. 상기 비도핑된 GaN 층(62)의 매우 큰 전자 친화력에 의해 상기 의도적으로 비도핑된 GaN 층(62)의 상부 표면 및 내부에 2차원 전자 기체(64)가 형성된다. n-형 소오스 영역(65)과 n-형 드레인 영역(66)이 의도적으로 비도핑된 AlxGa1-xN 층(63)을 관통하여 의도적으로 비도핑된 GaN 층(62) 내부에 형성된다. 소오스 영역(65)과 드레인 영역(66)은 예를 들어, 약 1 × 1017 cm-3 이상 약 1 × 1019 cm-3 이하의 농도로 Si 원자와 같은 n-형 불순물 원자들이 고농도로 도핑되어 있다. 도 17에 도시된 바와 같이, 티타늄-알루미늄(Ti/Al) 복합막으로 만들어진 소오스 전극(71)과 드레인 전극(72)이 n-형 소오스 영역(65)과 n-형 드레인 영역(66)에 각각 형성되어 있다. 백금-금(Pt/Au) 복합막으로 만들어진 T-형상 게이트 전극(73)이 n-형 소오스 영역(65)과 n-형 드레인 영역(66) 사이의 의도적으로 비도핑된 AlxGa1-xN 층(63) 상에 쇼트키(Schottky) 배리어 게이트를 구현하도록 형성되어 있다. 의도적으로 비도핑된 AlxGa1-xN 층(63)은 헤테로 접합 계면 근방에서 이동 전하가 완전히 공핍되어 있어 MOSFET의 게이트 산화물처럼 작용한다. Pt/Au 쇼트키 배리어 게이트(73)의 존재에 의해, 공핍층이 Pt/Au 쇼트키 배리어 게이트(73) 아래에 형성된다. 쇼트키 배리어 게이트(73)에 음의 바이어스를 인가하면 게이트 공핍 영역이 헤테로 접합 계면까지 연장되어 전자 흐름에 대한 배리어를 높이고 그럼으로써 드레인-소오스 전류(메인 전류)를 핀치오프(pinch off)시킬 것이다.
상기 구성에 있어서, 다른 실시예에 따른 반도체 기판(63,62,61)은 GaN 기판(61)을 갖기 때문에, 에피택셜 성장층(62,63)과 GaN 기판(61) 사이의 격자 부정합과 관련된 스레딩 전위와 크랙과 같은 결함의 문제점이 본질적으로 없다. 또한, GaN 기판(61)의 결정 면의 오리엔테이션이 최적화되어 있기 때문에, 바람직한 표면 형태 및 표면 평탄성을 갖는 의도적으로 비도핑된 GaN 층(62) 및 의도적으로 비도핑된 AlxGa1-xN 층(63)이 제공된다. 또한, 다른 실시예에 따른 HEMT 가 우수한 표면 평탄성을 갖는 반도체 기판(63,62,61)에 의해 구현되어 있기 때문에, 트랜스컨덕턴스(transconductance) gm이 증가되고, 고주파 특성이 향상되고, 전류 컷오프 주파수 fT 가 향상된다.
제1 내지 제3 실시예에서 설명한 바와 같이, 제1 단결정층(의도적으로 비도핑된 GaN 층)(62), 제2 단결정층(의도적으로 비도핑된 AlxGa1-xN 층)(63)의 각 재료는 단지 예시적일 뿐이다. 예를 들어, 6 nm의 두께를 갖는 AlN 막과 100-250 nm의 두께를 갖는 GaN 막으로 만들어진 복합막이 AlxGa1-xN 층 대신 채용될 수도 있다. 보다 일반적으로, InxGa1-x-yAlyN 층과 같은 다른 질화물계 III-V족 화합물 반도체의 제1 및 제2 단결정층이 금지 밴드갭 관계식의 관점에서 선택되어, HEMT 에 대해 요구되고 있는, 제1 및 제2 단결정층 사이의 헤테로 접합이 구현될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치에서, "소자 구조부" 는 의도적으로 비도핑된 GaN 층(제1 단결정층)(62) 및 의도적으로 비도핑된 AlxGa1-xN 층(제2 단결정층)(63), n-형 소오스 영역(65) 및 드레인 영역(66)을 의미하고, n-형 GaN 기판(61)을 포함하지 않는다. 달리 말하자면, 반도체 장치의 "소자 구조부" 는, 다른 실시예에 따르면, 제1 내지 제3 실시예에 따른 반도체 장치에서 설명된 바와 동일한, 반도체 전자장치의 메인 동작을 행하는 주요 구조물을 포함하는 한 반도체 장치의 전체 장치 구조물을 반드시 의미하는 것은 아니다. 도면에 생략되어 있지만, HEMT 에 있어서도, 본 발명의 다른 실시예에 따르면, 도 11에 도시된 바와 같이, n-형 GaN 기판(61) 상에 δ-도핑층(10)을 사이에 두고 의도적으로 비도핑된 GaN 층(62)을 증착하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 HEMT의 제조방법은 제1 내지 제3 실시예에서 이미 설명된 제조방법과 기본적으로 동일하다. 즉, 먼저, n-형 GaN 기판(61)이 MOCVD 노에 삽입되고, 도 18에 도시된 바와 같이, n-형 GaN 기판(61) 상에 의도적으로 비도핑된 GaN 층(제1 단결정층)(62)과 의도적으로 비도핑된 AlxGa1 - xN 층(제2 단결정층)(63)이 순서대로 연속적으로 에피택셜 성장된다. n-형 GaN 기판(61)과 상기 n-형 GaN 기판(61) 상에 성장된 의도적으로 비도핑된 GaN 층(62)을 포함하는 적층 구조물(61,62)은 제1 내지 제3 실시예의 반도체 기판(11,12)에 대응할 수 있다. 그러나, n-형 GaN 기판(61), 의도적으로 비도핑된 GaN 층(62) 및 의도적으로 비도핑된 AlxGa1 - xN 층(63)으로 만들어진 전체 적층 구조물이 "반도체 기판" 으로 지칭될 수도 있다. 연속적인 에피택셜 성장은 기본적으로 제1 내지 제3 실시예에 따른 제조방법과 동일하므로, 반복적인 설명은 생략한다. 이어서, Si 이온과 같은 n-형 불순물 이온들이 포토레지스트막의 패턴을 주입 마스크로서 사용하여 선택적으로 주입된다. 주입 마스크를 제거한 후, 적층 구조물(61,62,63)이 어닐링되어 n-형 소오스 영역(65)과 드레인 영역(66)이 형성된다. 다음으로, 티타늄-알루미늄(Ti/Al) 복합막으로 만들어진 소오스 전극(71)과 드레인 전극(72)이 리프트-오프법을 사용하여 n-형 소오스 영역(65)과 드레인 영역(66) 상에 선택적으로 증착된다. 다음으로, 열처리(소결) 후, 소오스 전극(71)과 드레인 전극(72) 양쪽의 접촉 저항이 감소한다. 다음으로, 백금-금(Pt/Au) 복합막으로 만들어진 T-형상 게이트 전극(73)이 도 17에 도시된 바와 같이, 리프트-오프법을 사용하여 n-형 소오스 영역 (65)과 n-형 드레인 영역(66) 사이의 의도적으로 비도핑된 AlxGa1 - xN 층(63) 상에 형성된다.
또한, 반도체 전자장치는 도 15 및 도 17에 도시된 단순한 구성으로 한정되지 않지만, 복수의 단위 장치가 맞물린(interdigitated) 그리드 또는 사행(meandering) 게이트 기학 구조, 또는 전력 반도체 장치에서 공통으로 알려져 있는 다중-채널 기하 구조의 형태로 배열되어 고전류 성능이 달성될 수 있다.
또한, 반도체 전자장치는 이산적인 장치 뿐만 아니라 집적회로에도 적용가능하다. 예를 들어, 제3 실시예에서 설명된 HBT를 사용하여, n-형 GaN 기판(11)이 오프 각도 Δθ1-100과 Δθ11-20의 관점에서 수학식 1과 수학식 2의 관계를 만족하는 한, 집적주입논리 회로(IIL)와 같은 다양한 논리회로 또는 다양한 메모리가 단일 n-형 GaN 기판(11) 상에 집적될 수 있다.
따라서, 본 발명은 물론 상술되지 않은 다양한 실시예 및 변형을 포함한다. 그러므로, 본 발명의 범위는 첨부된 특허청구범위에 의해 정의될 것이다.
상술된 바에서 알 수 있듯이, 본 발명에 따르면, 반도체 기판(에피택셜 기판)을 GaN 기판상에 성장시킴으로써, 에피택셜 성장층과 기판 간의 격자 부정합에 의해 기인할 수 있는 스레딩 전위와 크랙과 같은 결함의 문제점이 본질적으로 해소되므로, 표면 형태와 표면 평탄성이 우수한 질화물계 III-V족 화합물 반도체의 에피택셜 성장층을 얻을 수 있고, 따라서, 우수한 수율을 갖는 고성능 질화물계 III-V족 화합물 반도체 장치를 저비용으로 제공할 수 있다.

Claims (20)

  1. {0001}면으로부터 <1-100> 방향을 향하는 오프 각도(off-angle)의 절대값이 0.12 도 이상 0.35 도 이하, 또한 {0001}면으로부터 <11-20> 방향을 향하는 오프 각도의 절대값이 0.00 도 이상 0.06 도 이하인 면방위의 GaN 기판과,
    상기 GaN 기판의 표면에 결정 성장하여 그 GaN 기판 상에 적층된 질화물계 III-V족 화합물 반도체 단결정층
    을 포함하는 것을 특징으로 하는 발광 소자용 반도체 기판.
  2. 제1항에 있어서,
    상기 단결정층과 상기 GaN 기판 사이에, 5 × 1017 cm-3 이상 2 × 1019 cm-3 이하의 농도로 불순물 원자들이 도핑된 도핑층을 더 포함하는 것을 특징으로 하는 발광 소자용 반도체 기판.
  3. 제2항에 있어서,
    상기 도핑층이 0.3 nm 이상 200 nm 이하의 두께를 갖는 것을 특징으로 하는 발광 소자용 반도체 기판.
  4. 제2항에 있어서,
    상기 GaN 기판은 n-형 GaN 기판이고, 상기 도핑층은 불순물 원자로서 n-형 불순물 원자를 포함하는 것을 특징으로 하는 발광 소자용 반도체 기판.
  5. 제1항에 있어서,
    {0001}면으로부터 <1-100> 방향을 향하는 상기 오프 각도의 절대값은 0.12 도 내지 0.30 도의 범위 내에 놓이는 것을 특징으로 하는 발광 소자용 반도체 기판.
  6. 제5항에 있어서,
    {0001}면으로부터 <1-100> 방향을 향하는 상기 오프 각도의 절대값은 0.14 도 내지 0.28 도의 범위 내에 놓이는 것을 특징으로 하는 발광 소자용 반도체 기판.
  7. {0001}면으로부터 <1-100> 방향을 향하는 오프 각도의 절대값이 0.12 도 이상 0.35 도 이하, 또한 {0001}면으로부터 <11-20> 방향을 향하는 오프 각도의 절대값이 0.00 도 이상 0.06 도 이하인 면방위의 GaN 기판과,
    상기 GaN 기판의 표면에 결정 성장하여 그 GaN 기판 상에 적층된 질화물계 III-V족 화합물 반도체 단결정층과,
    그 질화물계 III-V족 화합물 반도체 단결정층 상에 형성되며 질화물계 III-V족 화합물로 이루어지는 발광층
    을 포함하는 것을 특징으로 하는 반도체 발광 장치.
  8. 제7항에 있어서,
    상기 GaN 기판은 n-형 GaN 기판이고, 상기 단결정층은 n-형 질화물계 III-V족 화합물 반도체인 것을 특징으로 하는 반도체 발광 장치.
  9. 제8항에 있어서,
    상기 단결정층과 상기 발광층 사이에 삽입된 질화물계 III-V족 화합물 반도체로 형성된 n-형 클래드층(cladding layer); 및
    상기 발광층 상에 제공된 질화물계 III-V족 화합물 반도체로 형성된 p-형 클래드층
    을 더 포함하는 것을 특징으로 하는 반도체 발광 장치.
  10. 제9항에 있어서,
    상기 n-형 클래드층과 상기 발광층 사이에 삽입된 질화물계 III-V족 화합물 반도체로 형성된 n-형 도광층(light-guiding layer); 및
    상기 p-형 클래드층과 상기 발광층 사이에 삽입된 질화물계 III-V족 화합물 반도체로 형성된 p-형 도광층
    을 더 포함하는 것을 특징으로 하는 반도체 발광 장치.
  11. 제7항에 있어서,
    상기 단결정층과 상기 GaN 기판 사이에, 5 × 1017 cm-3 이상 2 × 1019 cm-3 이하의 농도로 불순물 원자들이 도핑된 도핑층을 더 포함하는 것을 특징으로 하는 반도체 발광 장치.
  12. 제11항에 있어서,
    상기 도핑층이 0.3 nm 이상 200 nm 이하의 두께를 갖는 것을 특징으로 하는 반도체 발광 장치.
  13. 제11항에 있어서,
    상기 GaN 기판은 n-형 GaN 기판이고, 상기 도핑층은 불순물 원자로서 n-형 불순물 원자를 포함하는 것을 특징으로 하는 반도체 발광 장치.
  14. 제7항에 있어서,
    {0001}면으로부터 <1-100> 방향을 향하는 상기 오프 각도의 절대값은 0.12 도 내지 0.30 도의 범위 내에 놓이는 것을 특징으로 하는 반도체 발광 장치.
  15. 제14항에 있어서,
    {0001}면으로부터 <1-100> 방향을 향하는 상기 오프 각도의 절대값은 0.14 도 내지 0.28 도의 범위 내에 놓이는 것을 특징으로 하는 반도체 발광 장치.
  16. {0001}면으로부터 <1-100> 방향을 향하는 오프 각도의 절대값이 0.12 도 이상 0.35 도 이하, 또한 {0001}면으로부터 <11-20> 방향을 향하는 오프 각도의 절대값이 0.00 도 이상 0.06 도 이하인 면방위의 GaN 기판과,
    상기 GaN 기판 상의 표면에 에피텍셜 성장된 질화물계 III-V족 화합물 반도체로 이루어지는 소자 구조부
    를 포함하는 것을 특징으로 하는 반도체 발광 장치.
  17. 제16항에 있어서,
    상기 소자 구조부는 발광층을 포함하는 것을 특징으로 하는 반도체 발광 장치.
  18. 제16항에 있어서,
    상기 GaN 기판은 n-형 GaN 기판이고,
    상기 소자 구조부는,
    상기 n-형 GaN 기판 상에 제공된 질화물계 III-V족 화합물 반도체로 형성된 n-형 드리프트층(drift layer);
    상기 n-형 드리프트층 상에 제공된 질화물계 III-V족 화합물 반도체로 형성된 p-형 베이스층; 및
    상기 p-형 베이스층 상에 제공된 질화물계 III-V족 화합물 반도체로 형성된 n-형 에미터층
    을 포함하는 것을 특징으로 하는 반도체 발광 장치.
  19. 제18항에 있어서,
    상기 n-형 에미터층은 상기 p-형 베이스층보다 넓은 밴드갭(bandgap)을 갖는 것을 특징으로 하는 반도체 발광 장치.
  20. 제16항에 있어서,
    상기 소자 구조부는,
    상기 GaN 기판 상에 제공된 질화물계 III-V족 화합물 반도체로 형성된 제1 단결정층; 및
    상기 제1 단결정층 상에 제공된 질화물계 III-V족 화합물 반도체로 형성되고 상기 제1 단결정층보다 넓은 밴드갭을 갖는 제2 단결정층
    을 포함하는 것을 특징으로 하는 반도체 발광 장치.
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