KR20040057877A - 전력용 반도체 장치 및 전력용 반도체 장치의 제조 방법 - Google Patents

전력용 반도체 장치 및 전력용 반도체 장치의 제조 방법 Download PDF

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Abstract

전력용 반도체 장치에서 사진 제판 공정을 삭감함과 동시에, 이러한 공정 삭감에 기인한 내압의 저하를 개선한다. 에피택셜층(610)의 주면(61S) 위에, 중앙 영역(551) 내에 개구를 갖는 제1 절연체(710)를 형성한다. 이어서, 제1 절연체(710)의 상기 개구를 통하여 p형 불순물을 이온 주입하고, 그 후 열 처리를 실시함으로써, 주면(61S) 내에 p 베이스층(621)을 형성한다. 그 후, 상기 개구를 매립하도록 절연막을 형성하고 해당 막을 에치백함으로써, 제1 절연체(710)의 측면(71W) 위에 제2 절연체(720)를 형성한다. 이어서, 제2 절연체(720)를 갖는 상태에서 상기 개구를 통하여 n형 불순물을 이온 주입하고, 그 후 열 처리를 실시함으로써, p 베이스층(621)의 주면(61S) 내에 n+소스층(630)을 형성한다.

Description

전력용 반도체 장치 및 전력용 반도체 장치의 제조 방법{POWER SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 전력용 반도체 장치 및 그것의 제조 방법에 관한 것으로, 사진 제판 공정을 삭감함과 동시에, 이러한 공정 삭감에 기인한 내압의 저하를 개선하는 기술에 관한 것이다.
종래의 파워 MOSFET(Metal Oxide Semiconductor Field Effcet Transistor)는 다음과 같이 제조된다.
우선, n+형 실리콘 기판 위에 n-형 실리콘층을 에피택셜 성장시킨다. 이어서, 상기 에피택셜층의 주면 위에 실리콘 산화막(이하 「산화막」이라고도 함)을 형성한다. 그리고, 사진 제판 기술을 이용하여 포토레지스트 패턴을 산화막 위에 형성하고, 그 포토레지스트 패턴을 마스크로 하여 산화막 내에서 소자 배치부의 중앙 영역 내의 부분을 에칭하고, 개구를 형성한다. 이 때, 에피택셜층 내에서 소자 배치부의 외주 영역(주변 영역) 내의 부분은 남은 산화막으로 피복된다(마스크됨). 그리고, 포토레지스트 패턴 및 개구한 산화막을 마스크로 하여 p형 불순물(예를 들면 붕소)을 이온 주입하고, 그 후 열 처리를 실시함으로써, 에피택셜층의 주면 내에 파워 MOSFET의 p 베이스층을 형성한다. 그 후, 포토레지스트 패턴을 제거한다.
이어서, 사진 제판 기술을 이용하여, 중앙 영역 내에 개구를 갖는 포토레지스트 패턴을 형성한다. 이 때, 포토레지스트 패턴의 개구는 상기 산화막의 개구보다도 좁게 형성하고, 포토레지스트 패턴으로 상기 산화막뿐만 아니라 p 베이스층 내에서 상기 산화막의 개구 부근의 부분도 피복하도록 한다. 그리고, 이 포토레지스트 패턴을 마스크로 하여, n형 불순물(비소)을 이온 주입하고, 그 후 열 처리를 실시함으로써, p 베이스층의 주면 내에 파워 MOSFET의 n+소스층을 형성한다. 그 후, 포토레지스트 패턴을 제거한다.
이어서, 상기 산화막 및 해당 산화막의 개구 내에 노출된 주면을 피복하도록, CVD(Chemical Vapor Deposition)법에 의해 절연막을 전면적으로 형성한다. 이어서, 해당 절연막 위에 게이트 트렌치에 대응한 개구를 갖는 포토레지스트 패턴을 사진 제판 기술을 이용하여 형성하고, 이 포토레지스트 패턴을 마스크로 하여 상기 절연막을 에칭한다. 포토레지스트 패턴의 제거 후, 패터닝된 절연막을 마스크로 하여 n+소스층, p 베이스층, 및 에피택셜층을 에칭하고, 게이트 트렌지스터를 형성한다. 그 후, 마스크서 이용한 절연막을 제거하고, 노출된 표면에 게이트 산화막을 형성한다.
이어서, n형의 폴리실리콘을, 게이트 트렌치를 매립하도록 주면보다도 더 상측에까지 이르도록 CVD법에 의해 증착하고, 그 후 소정의 두께까지 에치백한다.그리고, 폴리실리콘 내에서 트렌치의 내부로부터 상기 산화막 위로 올려진 부분을 피복하도록, 사진 제판 기술을 이용하여 포토레지스트 패턴을 형성한다. 그 후, 해당 포토레지스트 패턴을 마스크로 하여, 주면과 동일한 높이 또는 그 이하까지 폴리실리콘을 드라이 에칭한다. 이에 따라 게이트 폴리실리콘 전극이 형성된다. 또, MOS 트랜지스터를 정상 동작시키기 위해, 트렌치 내의 폴리실리콘의 상면을 p 베이스층과 n+소스층과의 접합보다도 상측에 형성한다. 그 후, 포토레지스트 패턴을 제거한다.
그리고, 폴리실리콘이 노출된 표면에 캡 산화막을 형성하고, 또한 층간 절연막으로서의 BPSG(Boro-Phospho Silicate Glass)를 CVD법에 의해 퇴적한다.
이어서, 사진 제판 기술을 이용하여, 소스 컨택트홀용 및 게이트 컨택트홀용 개구를 갖는 포토레지스트 패턴을 층간 절연막 위에 형성한다. 그리고, 해당 포토레지스트 패턴을 마스크로 하여 층간 절연막 등을 에칭하고, 소스 컨택트홀 및 게이트 컨택트홀을 형성한다. 그 후, 포토레지스트 패턴을 제거한다. 또, 소스 컨택트홀은 게이트 폴리실리콘 전극 부근에서 n+소스층을 관통하여 p 베이스층에 이르도록 형성되어 있다. 또한, 게이트 컨택트홀은 외주 영역 내에서 산화막 위에 형성되고, 해당 홀 내에 게이트 폴리실리콘 전극 내에서 게이트 트렌치로부터 올려진 부분이 노출되도록 형성된다.
이어서, 소스 컨택트홀 및 게이트 컨택트홀을 매립하도록, 스퍼터링법에 의해 도전성의 Al-Si를 전면적으로 증착하고, 이 Al-Si막 위에 사진 제판 기술을 이용하여 포토레지스트 패턴을 형성한다. 그리고, 포토레지스트 패턴을 마스크로 하여 에칭을 행함으로써, Al-Si막으로부터 소스 알루미늄 전극 및 게이트 알루미늄 전극을 형성한다. 그리고, 포토레지스트 패턴을 제거한다.
그 후, 기판에서 에피택셜층과는 반대측의 표면 위에 전면적으로 도전성의 Ti/Ni/Au 합금을 스퍼터링법에 의해 증착하고, 드레인 전극을 형성한다.
이상의 공정에 의해 종래의 파워 MOSFET가 완성된다.
여기서, 상술한 종래의 파워 MOSFET에서의 내압을 설명한다. 소스 알루미늄 전극을 접지(그라운드) 전위로 설정하여 드레인 전극을 플러스의 전위로 설정한 상태에서는 p 베이스층과 에피택셜층과의 접합부에 공핍층이 발생한다. 일반적으로, 공핍층은 인가 전압의 1/2승으로 비례하여 넓어지므로, 전류도 전압의 1/2승에 비례하여 증가해 간다. 전압을 증가시켜 공핍층에 걸리는 전계의 강도가 어느 일정값을 초과하면, 사태 항복(avalanche breakdown)이 발생한다. 통상은 사태 항복이 일어나지 않도록, 사태 항복 전압의 80% 정도의 전압이 사용된다. 이 때, p 베이스층의 외측 단부는 곡율을 가지므로, 공핍층에 걸리는 전계는 보다 강해져, 1차원의 pn 접합 내압에 비해 항복 전압이 작아진다. 그 때문에, 곡율을 갖는 파워 디바이스의 항복 전압을 향상시키기 위한 구조 몇가지가 제안되고 있다. 대표적인 구조로서 필드 링 구조(또는 가드 링 구조)나 필드 플레이트 구조를 예로 들 수 있으며, 이들은 일반적으로 널리 사용되고 있다. 필드 링 구조에 의하면, 주 접합을 형성하는 p 베이스층의 외주에 멀티·부유 상태의 p형층을 형성함으로써서, 곡율을 완화시켜, 공핍층을 균일하게 유지한다. 또한, 필드 플레이트 구조에 의하면, p베이스층의 바로 윗쪽 및 외측에 절연막을 개재하여 전극을 배치하고 해당 전극에 마이너스의 전압을 제공함으로써, 외측으로 공핍층을 연장하기 쉽게 하여, 곡율을 완화시킨다.
또한, 상술한 종래의 제조 방법은 예를 들면 특허 문헌1에 소개되어 있다.
[특허 문헌1]
국제공개 제99/12214호 팜플렛
상술한 종래의 파워 MOSFET의 제조 방법은 6개의 사진 제판 공정을 포함하고 있다. 즉,
1. p 베이스층의 형성시
2. n+소스층의 형성시
3. 게이트 트렌치의 형성시
4. 게이트 폴리실리콘 전극의 패터닝시
5. 컨택트홀의 형성시, 및
6. 알루미늄 전극의 패터닝시
에 있어서, 사진 제판 기술을 이용한다.
여기서, 제조 공정 수 삭감을 위해 n+소스층의 형성 시의 사진 제판 공정을 없앤 경우, 다음과 같은 문제가 생긴다. 즉, n+소스층을 위한 이온 주입은 p 베이스층을 위한 이온 주입 시에 이용한 상기 산화막을 그대로 재차 마스크로서 이용하여 자기 정합으로 행하게 된다(더블 확산 구조). 이 경우, n+소스층용의 이미 상술한 마스크(즉 산화막보다도 좁은 개구를 갖는 포토레지스트 패턴)를 이용하는 경우와 비교하여, n+소스층의 외측 단부가 p 베이스층의 외측 단부에 의해 가까워진다. 즉, 외주 부분에 있어서 p 베이스층의 폭이 좁아지는데, 즉 p 베이스층의 외주와 n+소스층의 외주와의 사이의 거리가 짧아진다. 이 때문에, 펀치 스루가 발생하기 쉬워지고, 내압이 저하한다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 사진 제판 공정을 삭감 가능함과 동시에 이러한 공정 삭감에 기인한 내압의 저하를 개선 가능한, 전력용 반도체 장치 및 그것의 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 실시예 1에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 2는 도 1에서 파선으로 둘러싼 부분(2)의 확대도.
도 3은 도 2에서 3-3선의 단면도.
도 4는 도 2에서 4-4선의 단면도.
도 5는 도 3의 일부 확대도.
도 6은 도 1에서 파선으로 둘러싼 부분(6)의 단면도.
도 7∼도 22는 실시예 1에 따른 전력용 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 23은 실시예 1에 따른 전력용 반도체 장치를 설명하기 위한 그래프.
도 24는 비교용의 전력용 반도체 장치를 설명하기 위한 그래프.
도 25는 실시예 2에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 26은 도 25에서 26-26선의 단면도.
도 27은 도 25에서 27-27선의 단면도.
도 28∼도 38은 실시예 2에 따른 전력용 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 39는 실시예 3에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 40은 도 39에서 40-40선의 단면도.
도 41은 도 39에서 41-41선의 단면도.
도 42는 실시예 4에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 43은 도 42에서 43-43선의 단면도.
도 44는 도 42에서 44-44선의 단면도.
도 45는 실시예 5에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 46은 도 45에서 46-46선의 단면도.
도 47은 도 45에서 47-47선의 단면도.
도 48은 실시예 5에 따른 전력용 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 49는 실시예 5에 따른 전력용 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 50은 실시예 6에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 51은 도 50에서 51-51선의 단면도.
도 52는 도 50에서 52-52선의 단면도.
도 53은 실시예 7에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 54는 도 53에서 54-54선의 단면도.
도 55는 도 53에서 55-55선의 단면도.
도 56은 실시예 8에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 57은 도 56에서 57-57선의 단면도.
도 58은 도 56에서 58-58선의 단면도.
도 59는 실시예 9에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 60은 도 59에서 60-60선의 단면도.
도 61은 도 59에서 61-61선의 단면도.
도 62는 도 60의 일부 확대도.
도 63∼도 77은 실시예 9에 따른 전력용 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 78은 실시예 9에 따른 전력용 반도체 장치를 설명하기 위한 그래프.
도 79는 실시예 10에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 80은 도 79에서 80-80선의 단면도.
도 81은 도 79에서 81-81선의 단면도.
도 82∼도 92는 실시예 10에 따른 전력용 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 93은 실시예 11에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 94는 도 93에서 94-94선의 단면도.
도 95는 도 93에서 95-95선의 단면도.
도 96은 실시예 12에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 97은 도 96에서 97-97선의 단면도.
도 98은 도 96에서 98-98선의 단면도.
도 99는 실시예 13에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 100은 도 99에서 100-100선의 단면도.
도 101은 도 99에서 101-101선의 단면도.
도 102는 실시예 14에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 103은 도 102에서 103-103선의 단면도.
도 104는 도 102에서 104-104선의 단면도.
도 105는 실시예 15에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 106은 도 105에서의 106-106선의 단면도.
도 107은 도 105에서의 107-107선의 단면도.
도 108은 실시예 16에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 109는 도 108에서의 109-109선의 단면도.
도 110은 도 108에서의 110-110선의 단면도.
도 111은 실시예 17에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 112는 도 111에서의 112-112선의 단면도.
도 113은 도 111에서의 113-113선의 단면도.
도 114는 실시예 18에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 115는 도 114에서의 115-115선의 단면도.
도 116은 도 114에서의 116-116선의 단면도.
도 117은 실시예 19에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 118은 도 117에서의 118-118선의 단면도.
도 119는 도 117에서의 119-119선의 단면도.
도 120은 실시예 20에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 121은 도 120에서의 121-121선의 단면도.
도 122는 도 120에서의 122-122선의 단면도.
도 123은 실시예 21에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 124는 도 123에서의 124-124선의 단면도.
도 125는 도 123에서의 125-125선의 단면도.
도 126은 실시예 22에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 127은 도 126에서의 127-127선의 단면도.
도 128은 도 126에서의 128-128선의 단면도.
도 129는 실시예 23에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 130은 도 129에서의 130-130선의 단면도.
도 131은 도 129에서의 131-131선의 단면도.
도 132는 실시예 24에 따른 전력용 반도체 장치를 설명하기 위한 평면도.
도 133은 도 132에서의 133-133선의 단면도.
도 134는 도 132에서의 134-134선의 단면도.
도 135∼도 136은 실시예 25에 따른 전력용 반도체 장치를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
501∼525 : 전력용 반도체 장치
550 : 소자 배치부
551 : 중앙 영역
552 : 외주 영역
610 : 에피택셜층(제1 반도체층)
61S : 주면
620, 620B∼620F : p형층(제2 반도체층)
621, 621B : p 베이스층(제1 부분)
621BS : 얕은 부분
621BD : 깊은 부분
621d, 622d : 공핍층
622 : 제2 부분
630 : 제3 반도체층
710, 710B, 710C : 제1 절연체
711 : 제1 개구
712 : 제2 개구
71W : 측면
720 : 제2 절연체
720x : 제2 절연막
730 : 제3 절연체
800 : 전력용 반도체 소자
810, 810B : 게이트 전극(제어 전극)
820, 820B : 소스 전극(주 전극)
830 : 드레인 전극(주 전극)
840 : 게이트 절연막
본 발명에 따른 전력용 반도체 장치는, 중앙 영역 및 외주 영역을 갖는 소자 배치부 내에 전력용 반도체 소자를 포함한 전력용 반도체 장치로서, 제1 도전형의 제1 반도체층과, 제1 절연체와, 제2 절연체와, 제1 도전형과는 반대의 제2 도전형의 제2 반도체층과, 제1 도전형의 제3 반도체층을 포함하고 있다. 상기 제1 반도체층은 상기 중앙 영역과 상기 외주 영역에 걸쳐 형성된 주면을 포함하고 있다. 상기 제1 절연체는 상기 중앙 영역 내에 제1 개구를 이용하여 상기 주면 위에 형성되어 있고, 상기 제1 개구를 이루는 측면을 포함하고 있다. 상기 제2 절연체는, 상기 제1 개구를 좁히도록 상기 제1 절연체의 상기 측면 위에 형성되어 있다. 상기 제2 반도체층은 상기 주면 내에 형성되어 있다. 상기 제2 반도체층은 제1 부분을 포함하고 있으며, 해당 제1 부분은, 상기 중앙 영역 내에서 상기 전력용 반도체 소자의 일부를 이루고 상기 제1 절연체에 대향하도록 상기 외주 영역측으로 연장하고 있다. 상기 제3 반도체층은, 상기 주면 중에서 상기 제1 부분의 형성 영역 내에 형성되어 있으며, 상기 제1 부분의 상기 형성 영역 중에서 상기 중앙 영역 내에서 상기 전력용 반도체 소자의 다른 일부를 이루고 상기 제2 절연체에 대향하도록 상기 외주 영역측으로 연장하고 있다.
또한, 본 발명에 따른 전력용 반도체 장치의 제조 방법은, 다음의 공정(a)∼(h)를 포함하고 있다. 또, 상기 전력용 반도체 장치는 중앙 영역 및 외주 영역을 갖는 소자 배치부 내에 전력용 반도체 소자를 포함하고 있다. 상기 공정(a)은, 제1 도전형의 제1 반도체층을 준비하는 공정이다. 또, 상기 제1 반도체층은, 상기 중앙 영역과 상기 외주 영역에 걸친 주면을 포함한다. 상기 공정(b)은, 상기 중앙 영역과 상기 외주 영역에 걸쳐 상기 주면 위에 제1 절연막을 형성하는 공정이다. 상기 공정(c)은 상기 제1 절연막을 개구하여, 적어도 하나의 개구를 갖는 제1 절연체를 형성하는 공정이다. 상기 공정(d)은 상기 적어도 하나의 개구를 통하여 상기 제1 도전형과는 반대의 제2 도전형의 불순물을 이온 주입하는 공정이다. 상기 공정(e)은, 상기 공정(d) 후에 열 처리를 실시하는 공정이다. 상기 공정(f)은, 상기 적어도 하나의 개구를 매립하도록 제2 절연막을 형성하는 공정이다. 상기 공정(g)은, 상기 제2 절연막을 에치백하는 공정이다. 또, 상기 적어도 하나의 개구는, 상기 중앙 영역 내의 제1 개구를 포함한다. 여기서, 상기 공정(c)은, 상기 제1 절연막에 상기 제1 개구를 형성하는 공정(c)-1)을 포함한다. 또한,상기 공정(d)은, 상기 제1 개구를 통하여 상기 제2 도전형의 상기 불순물을 이온 주입하여, 상기 주면 내에 상기 제2 도전형의 제2 반도체층의 제1 부분을 형성하는 공정(d)-1)을 포함한다. 또한, 상기 공정(g)은 상기 제2 절연막으로부터, 상기 제1 개구를 이루는 상기 제1 절연체의 측면 위에 제2 절연체를 형성하여, 상기 제1 개구를 좁히는 공정(g)-1)을 포함한다. 상기 공정(h)은 상기 공정(g) 후, 상기 제2 절연체를 갖는 상태에서 상기 제1 개구를 통하여 상기 제1 도전형의 불순물을 이온 주입하여, 상기 주면 중에서 상기 제1 부분의 형성 영역 내에 상기 제1 도전형의 제3 반도체층을 형성하는 공정이다.
실시예 1.
도 1에 실시예 1에 따른 전력용 반도체 장치(이하 간단히 「반도체 장치」라고도 함 : 501)를 설명하기 위한 평면도를 도시한다.
도 1에 도시한 바와 같이 반도체 장치(501)는, 소자 배치부(550)와, 해당 소자 배치부(550)를 둘러싼 다이싱부(560)로 구별된다. 그리고, 소자 배치부(550)는 중앙 영역(또는 셀 영역 : 551)과, 해당 중앙 영역(551)을 둘러싼 외주 영역(552)을 포함하고 있다.
도 1에서 파선으로 둘러싼 부분(2)(중앙 영역(551)과 외주 영역(552)과의 경계 부근의 부분)의 확대 평면도를 도 2에 도시한다. 또한, 도 2에서 3-3선의 단면도를 도 3에 도시하고(실리콘 메사 영역), 도 2에서 4-4선의 단면도를 도 4에 도시하고, 도 3(또는 도 4)의 일부를 도 5에 확대하여 도시한다. 또한, 도 1에서 파선으로 둘러싼 부분(6)(중앙 영역(551))의 확대도를 도 6에 도시한다. 또, 도 2 및후술한 마찬가지의 평면도에서는 설명을 위해, 절연막(840, 850, 860) 등의 도시를 생략하고, 전극(820) 등을 파단하고 있다. 또, 도면의 번잡화를 피하기 위해, 예를 들면 도 3에서 제2 절연체(720)와 같은 작은 곳에서는 해칭을 생략하고 있다.
또한, 이하의 설명에서는 편의상, 게이트 전극(제어 전극 : 810)용 게이트 트렌치(이하 단순히 「트렌치」라고도 함 : 813)의 최외측 단부의 위치를 중앙 영역(551)과 외주 영역(552)과의 경계로 선정하지만, 해당 경계는 이것에 한정되는 것은 아니다. 예를 들면, 제1 절연체(710)의 측면(71W)(도 5 참조)의 위치를 상기 경계를 선정해도 된다. 또한, 예를 들면 제2 절연체(720)에서 제1 절연체(710)로부터 먼 측의 단의 위치를 상기 경계에 선정해도 된다.
반도체 장치(501)에서 소자 배치부(550) 내에는 MOS형 트랜지스터 구조(후술함)를 갖는 전력용 반도체 소자(이하 간단히 「반도체 소자」라고도 함 : 800)가 형성되어 있고, 해당 반도체 소자(800)로서 여기서는 n 채널형 파워 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)를 예로 든다. 반도체 소자(800)의 MOS형 트랜지스터 구조는 중앙 영역(551)에 형성되어 있다.
도 2∼도 6에 도시한 바와 같이, 반도체 장치(501)는 n형(제1 도전형)의 불순물을 고농도로 포함한 n+형의 실리콘 기판(600)과, 해당 기판(600)의 주면 위에 배치된 n-형 실리콘의 에피택셜층(제1 반도체층 : 610)으로 이루어지는 기판을 포함하고 있으며, 해당 2층 구조의 기판에 다양한 요소가 형성되어 있다. 또, 이 2층 구조 기판은 소자 배치부(550)와 다이싱부(560)에 걸쳐 있으며(소자 배치부(550)와다이싱부(560)를 포함하고 있음), 이 때문에 에피택셜층(610)의 주면(기판(600)과 접하는 주면과는 반대측의 주면)(61S)은 소자 배치부(550)와 다이싱부(560)에 걸쳐 있다.
외주 영역(552) 내에서, 에피택셜층(610)의 주면(61S) 위에, 예를 들면 실리콘 산화물로 이루어지는 막 형상의 제1 절연체(710)가 배치되어 있다. 제1 절연체(710)는 중앙 영역(551) 내에 개구(제1 개구 : 711)(후술한 도 8을 참조)를 갖고 있으며, 평면에서 보았을 때, 중앙 영역(551) 내의 MOS형 트랜지스터 구조를 둘러싸는 형상을 갖고 있다. 그리고, 제1 절연체(710)는 개구(711)를 이루는 측면(71W)(도 5 참조)을 갖고 있으며, 해당 측면(71W)은 중앙 영역(551)(의 중앙)측을 향하고 있다.
제1 절연체(710)의 측면(71W) 위에는 에피택셜층(610) 주면(61S)에 접하여 예를 들면 실리콘 산화물로 이루어지는 제2 절연체(720)가 배치되어 있고, 이 때문에 제2 절연체(720)에 의해 개구(711)가 좁혀져 있다. 제2 절연체(720)는 소위 측벽 스페이서(MOSFET의 게이트 전극 옆에 형성되며, 예를 들면 LDD(Lightly Doped Drain) 영역의 형성에 이용됨)와 마찬가지의 형상을 이루고 있다. 도시한 예에서는, 제2 절연체(720)는 제1 절연체(710)와 대략 동일한 높이(주면(61S)의 법선 방향의 치수. 도 3∼도 5에서 도면의 세로 방향)을 갖고, 높이 방향에서 주면(61S)으로부터 멀어질수록 폭(주면(61S)으로 평행하면서 측면(71W)으로 교차(직교)하는 방향의 치수. 도 3∼도 5에서 도면의 가로 방향)이 작아지고 있다. 또, 도 3∼도 5에서는 제2 절연체(720)의 중앙 영역(551)측의 면(측면)이 평면(따라서 단면일 때3각형)인 경우를 도시하고 있지만, 해당 면은 곡면이어도 된다.
에피택셜층(610)의 주면(61S) 내에는 p형(제2 도전형)의 불순물, 예를 들면 붕소를 포함한 p형 실리콘으로 이루어지는 p형층(제2 반도체층)(620)이 형성되어 있고, p형층(620)은 파워 MOSFET의 p 베이스층(제1 부분)(621)으로 이루어진다. p 베이스층(621)은 주면(61S)으로부터 소정 깊이까지 형성되어 있지만, 기판(600)에는 도달하고 있지 않다. 또한, p 베이스층(621)은 중앙 영역(551) 내의 전체에 형성되어 있음과 함께 외주 영역(552)의 측으로(여기서는 외주 영역(552) 내로) 연장하고 있다. 이 때, p 베이스층(621)의 단부(외측 단부)는 제1 절연체(710) 중에서 제2 절연체(720) 부근의 단부에 대향하는 위치까지 도달하고 있다. p 베이스층(621)은 중앙 영역(551) 내에서 MOS형 트랜지스터 구조의 일부를 구성한다.
또, 이하의 설명에서는, 에피택셜층(610)의 주면(61S) 중에서 p형층(620)의 형성 영역을 「p형층(620)의 주면(61S)」이라고도 표현하며, 마찬가지로 「p 베이스층(621)의 주면(61S)」의 표현도 이용한다.
또한, p 베이스층(621)의 주면(61S) 내에 n형의 불순물, 예를 들면 비소를 고농도로 포함한 n+형 실리콘층(제3 반도체층 : 630)이 형성되어 있다. 또, n+형 실리콘층(630)은 파워 MOSFET의 n+소스층을 이루기 때문에, 이하 해당 층(630)을 「n+소스층(630)」이라고 한다. n+소스층(630)은 주면(61S)으로부터 소정 깊이까지 형성되어 있지만, p 베이스층(621)의 바닥부에는 도달하지 않으며, 즉 p 베이스층(621)보다도 얕아서 이것을 초과하지 않는다. 또한, n+소스층(630)은 중앙 영역(551) 내에 형성되어 있음과 함께 외주 영역(552)의 측으로(여기서는 외주 영역(552)내로) 연장하고 있다. 이 때, n+소스층(630)의 단부(외측 단부)는 제2 절연체(720)에 대향하지만 제1 절연체(710)에는 대향하지 않는 위치에 형성되어 있다. n+소스층(630)은 중앙 영역(551) 내에서 MOS형 트랜지스터 구조의 일부를 구성한다.
또, 이하의 설명에서는 에피택셜층(610)의 주면(61S) 중에서 n+소스층(630)의 형성 영역을 「n+소스층(630)의 주면(61S)」이라고도 표현한다.
그리고, 도 2에 도시한 바와 같이 중앙 영역(551) 내에는 게이트 트렌치(813)가 평면에서 보았을 때 메시형으로 형성되어 있다. 도 3, 도 4 및 도 6에 도시한 바와 같이, 트렌치(813)는 주면(61S)으로부터, n+소스층(630) 및 p 베이스층(621)을 관통하여 에피택셜층(610)에 이르는 깊이까지 형성되어 있다. 단, 트렌치(813)는 기판(600)에는 도달하지는 않다. 트렌치(813)의 내표면 위에는 예를 들면 산화 실리콘으로 이루어지는 게이트 절연막(840)이 배치되어 있고, 게이트 트렌치(813)를 매립하도록 게이트 절연막(840) 위에 고농도로 도핑된 폴리실리콘으로 이루어진 게이트 폴리실리콘 전극(811)이 배치되어 있다. 또, 게이트 폴리실리콘 전극(811)은 게이트 패드(570)(도 1 참조)에 연결되어 있다.
도 3∼도 5에 도시한 바와 같이, 게이트 절연막(840)은 트렌치(813) 내로부터 계속해서 주면(61S) 위에도 연장되어 있다. 구체적으로 설명하면, 게이트 절연막(840)은 n+소스층(630)의 주면(61S) 위로 연장되어 있으며, 그 단부는 제2 절연체(720)에 접하고 있다. 또, 게이트 절연막(840)은 제1 절연체(710)보다도 얇다. 또한, 도 2∼도 5에 도시한 바와 같이, 게이트 폴리실리콘 전극(811)도 트렌치(813) 밖으로 인출되어 있으며, 게이트 절연막(840) 위, 제2 절연체(720) 위, 및 제1 절연체(710) 위로 확대되며, 이들의 요소(840, 720, 710)에 접하고 있다.
그리고, 게이트 폴리실리콘 전극(811)을 피복하여, 절연을 목적으로 하는 캡 산화막(850)이 배치되어 있다. 또한, 에피택셜층(610)을 주면(61S)측으로부터 피복하도록 예를 들면 BPSG(Boro-Phospho Silicate Glass)로 이루어지는 층간 절연막(860)이 배치되어 있다.
외주 영역(552) 내에는 층간 절연막(860), 캡 산화막(850), 및 게이트 폴리실리콘 전극(811)을 관통하도록, 그러나 주면(61S)에는 도달하지 않도록, 게이트 컨택트홀(819)이 형성되어 있다. 또, 여기서는 도 2에 도시한 바와 같이 게이트 컨택트홀(819)이 평면으로부터 보았을 때 선형인 경우를 예시한다. 그리고, 게이트 컨택트홀(819) 내에서 게이트 폴리실리콘 전극(811)과 접하도록, 예를 들면 도전성의 Al-Si로 이루어지는 게이트 알루미늄 전극(812)이 층간 절연막(860) 위에 형성되어 있다.
이 때, 게이트 폴리실리콘 전극(811) 중에서 트렌치(813) 밖으로 인출된 부분은 게이트 절연막(840), 제2 절연체(720) 및 제1 절연체(710)를 개재하여 주면(61S)을 대향하도록 연장하고 있으며, 또한 p형층(620)(즉 p 베이스층(621))보다도 중앙 영역(551)으로부터 먼 측으로 연장되어 있다. 그리고, 게이트 알루미늄 전극(812)은 게이트 폴리실리콘 전극(811) 중에서 트렌치(813) 밖으로 인출된 부분을 통하여 주면(61S)을 대향하도록 형성되어 있다. 게이트 알루미늄 전극(812)은 트렌치(813)의 최외측 단부 부근으로부터, 중앙 영역(551)으로부터 멀어지는 측으로 연장되어 있으며, p형층(620)의 배치 위치를 넘어 연장하고 있다.
여기서, 전력용 반도체 장치(501)에서는 게이트 폴리실리콘 전극(811)과 게이트 알루미늄 전극(812)으로 이루어지는 게이트 전극(810)이 후술한 MOS형 트랜지스터 구조의 제어 전극(810)을 이루고 있다. 이 때, 전력용 반도체 장치(501)의 게이트 전극(810)은 게이트 절연막(840) 중에서 주면(61S) 위의 부분 및 제1 및 제2 절연체(710, 720)를 개재하여 주면(61S)에 대향하고, 또한 p형층(620)보다도 중앙 영역(551)으로부터 먼 측으로까지 연장하도록(p형층(620)의 배치 위치를 넘어 연장하도록) 형성되어 있다. 또, 게이트 알루미늄 전극(812)은 게이트 폴리실리콘 전극(811)의 배선 저항을 저멸시키는 역할을 한다.
한편, 도 2, 도 4 및 도 6에 도시한 바와 같이 중앙 영역(551) 내에는 층간 절연막(860), 게이트 절연막(840) 중에서 주면(61S) 위의 부분, 및 n+소스층(630)을 관통하여 p 베이스층(621)에 이르도록 소스 컨택트홀(829)이 형성되어 있다.이 소스 컨택트홀(829)은 메시형의 게이트 폴리실리콘 전극(811)의 메시의 눈 부분(도 2에서는 평면으로부터 보았을 때 4각형인 경우를 예시하고 있음)에 형성되어 있고, 게이트 폴리실리콘 전극(811) 부근에 n+소스층(630)이 남도록 형성되어 있다. 그리고, 각 소스 컨택트홀(829) 내에서 n+소스층(630) 및 p 베이스층(621)에 접하도록, 예를 들면 도전성의 Al-Si로 이루어지는 소스 전극(주 전극 : 820)이 중앙 영역(551) 내에서 층간 절연막(860) 위에 형성되어 있다. 또, 반도체 장치(501)에서는 소스 전극(820)은 외주 영역(552)내로 미치지 않는다.
그리고, 기판(600) 위에는 예를 들면 Ti/Ni/Au 합금으로 이루어지는 드레인 전극(주 전극 : 830)이 중앙 영역(551)과 외주 영역(552)에 걸쳐 배치되어 있다.
이 때, 소스 전극(820)과 드레인 전극(830)은 반도체층(610, 620, 630)을 이들의 층(610, 620, 630)의 적층 방향(즉 주면(61S)의 법선 방향)에서 끼우도록 형성되어 있다.
여기서, 게이트 전극(810)과 게이트 절연막(840)과 반도체층(610, 620, 630)에서, 전력용 반도체 소자(800)(여기서는 n 채널형 파워 MOSFET)에서의 MOS 트랜지스터 구조가 형성되어 있다. 그리고, 소스 전극(820)과 드레인 전극(830)과의 사이의 주 경로를 흐르는 주 전류가 게이트 전극(810)(의 트렌치(813) 내의 부분)에서, 보다 구체적으로는 게이트 전극(810)에의 인가 전압으로 제어되는 MOS형 트랜지스터 구조가 형성되어 있다.
이어서, 도 7∼도 22의 단면도도 참조하면서 전력용 반도체 장치(501)의 제조 방법을 설명한다. 또, 도 7∼도 22에서 (a)는 도 3에 대응하고, 도 7∼도 22에서 (b)는 도 4에 대응하고, 도 7∼도 22에서 (c)는 도 6에 대응한다.
우선, n형 불순물을 고농도로 포함하는 n+형 실리콘 기판(600)을 준비하고, 해당 기판(600)의 주면 위에 n-형 실리콘층(제1 반도체층 : 610)을 에피택셜 성장시킨다(도 7 참조). 또, 기판(600) 및 에피택셜층(610)은 소자 배치부(550)와 다이싱부(560)를 포함하고 있으며, 에피택셜층(610)의 주면(61S)은 소자 배치부(550)와 다이싱부(560)에 걸쳐 있다.
이어서, 에피택셜층(610)의 주면(61S) 위에 전면적으로, 예를 들면 산화 실리콘으로 이루어지는 제1 절연막 및 포토레지스트막을 이 순서로 형성한다(따라서, 제1 절연막 및 포토레지스트막은 중앙 영역(551)과 외주 영역(552)에 걸쳐 형성됨). 이어서, 사진 제판 기술을 이용하여 상기 포토레지스트막을 패터닝하고, 이미 상술한 제1 절연체(710)에 대응한 포토레지스트 패턴(900)을 형성한다(도 8 참조). 그리고, 포토레지스트 패턴(900)을 마스크로 하는 에칭에 의해, 중앙 영역(551) 내에서 제1 절연막에 개구(제1 개구 : 711)를 형성한다(도 8 참조). 이에 따라 제1 절연막 중에서 외주 영역(552) 내에 남은 부분이 제1 절연체(710)가 된다(도 8 참조). 그 후, 포토레지스트 패턴(900)을 제거한다.
이어서, 제1 절연체(710)를 마스크로 하여, 즉 제1 절연체(710)의 개구(711)를 통하여 p형의 불순물(예를 들면 붕소)을 이온 주입하고, 그 후 열 처리를 실시함으로써, 에피택셜층(610)의 주면(61S) 내에 p형층(제2 반도체층 : 620)의 p 베이스층(제1 부분 : 621)을 형성한다(도 9 참조).
그 후, CVD(Chemical Vapor Deposition)법에 의해 개구(711)를 매립하도록, 예를 들면 산화 실리콘으로 이루어지는 제2 절연막(720x)을 형성한다(도 10 참조). 이 때, 제2 절연막(720x)을 개구(711) 내에 노출시킨 측면(71W)(도 9 참조) 및 주면(61S)에 접하도록 형성한다. 그리고, 드라이 에칭법으로 제2 절연막(720x)을 에치백함으로써, 개구(711) 내에 p 베이스층(621)을 노출시킴과 함께 제2 절연막(720x)으로부터 제2 절연체(720)를 측면(71W)(도 9 참조) 위에 형성한다(도 11 참조). 이에 의해, 제2 절연체(720)에 의해 개구(711)가 좁아진다.
이어서, 제2 절연체(720)를 갖은 상태에서 개구(711)를 통해 n형의 불순물(예를 들면 비소)을 이온 주입하고, 그 후 열 처리를 실시함으로써, p 베이스층(621)의 주면(61S) 내에 n+소스층(630)을 형성한다(도 12 참조).
그리고, CVD법에 의해 n+소스층(630)이 노출된 주면(61S) 및 제1 및 제2 절연체(710, 720)를 피복하도록 전면적으로 실리콘 산화막(911)을 형성한다. 계속해서, 사진 제판 기술을 이용하여, 게이트 트렌치(813)의 패턴에 대응한 포토레지스트 패턴(901)을 산화막(911) 위에 형성한다. 그리고, 포토레지스트 패턴(901)을 마스크로 하여 드라이 에칭법에 의해 산화막(911)을 패터닝한다(도 13 참조).
포토레지스트 패턴(901)을 제거한 후, 패터닝된 산화막(911)을 마스크로 하여 에피택셜층(610)(보다 구체적으로는 n+소스층(630), p 베이스층(621), 및 에피택셜층(610))을 에칭하여, 게이트 트렌치(813)를 형성한다(도 14 참조). 그 후,산화막(911)을 에칭 제거한다.
이어서, 에피택셜층(610)의 노출 표면(보다 구체적으로 설명하면 n+소스층(630), p 베이스층(621), 및 에피택셜층(610)의 각 노출 표면)에 예를 들면 열 산화를 실시함으로써, 게이트 절연막(840)을 형성한다(도 15 참조).
그리고, CVD법에 의해 고농도로 도핑된 폴리실리콘막(811x)을, 게이트 트렌치(813)를 매립하도록 제1 및 제2 절연체(710, 720) 위에도 더 배치되도록 형성한다(도 16 참조).
그 후, 사진 제판 기술을 이용하여, 폴리실리콘막(811x) 중에서 게이트 트렌치(813) 내의 단부 및 단부로 이어지는, 제1 및 제2 절연체(710, 720) 위의 부분을 피복하도록 포토레지스트 패턴(902)을 형성한다(도 17 참조). 그리고, 포토레지스트 패턴(902)을 마스크로 하여 폴리실리콘막(811x)을 드라이 에칭함으로써, 게이트 폴리실리콘 전극(811)을 형성한다(도 17 참조). 또, MOS 트랜지스터를 정상 동작시키기 위해, 게이트 트렌치(813) 내에서의 게이트 폴리실리콘 전극(811)의 상면이 p 베이스층(621)과 n+소스층(630)과의 접합면보다도 상방에 또한 주면(61S)보다도 하방에 위치하도록 폴리실리콘막(811x)을 에치백한다.
포토레지스트 패턴(902)을 제거한 후, 게이트 폴리실리콘 전극(811)의 노출면을 절연할 목적으로, 캡 산화막(850)을 형성한다(도 18 참조). 또한, 게이트 폴리실리콘 전극(811) 등을 피복하도록, 예를 들면 BPSG로 이루어지는 층간 절연막(860)을 CVD법에 의해 형성한다(도 18 참조).
이어서, 사진 제판 기술을 이용하여, 게이트 컨택트홀(819)용 및 소스 컨택트홀(829)용 개구를 갖는 포토레지스트 패턴(903)을 층간 절연막(860) 위에 형성한다(도 19 참조). 그리고, 포토레지스트 패턴(903)을 마스크로 하여 드라이 에칭에 의해 층간 절연막(860) 및 캡 산화막(850)을 개구한다(도 19 참조).
포토 레지스트 패턴(903)을 제거한 후, 개구한 층간 절연막(860)을 마스크로 하여 게이트 폴리실리콘 전극(811) 및 n+소스층(630)을 에칭하고, 이에 의해 게이트 컨택트홀(819) 및 소스 컨택트홀(829)을 형성한다(도 20 참조). 또, 소스 컨택트홀(829)은, n+소스층(630)을 관통하여 홀(829) 내에 p 베이스층(621)이 노출되도록 형성한다.
이어서, 게이트 컨택트홀(819) 및 소스 컨택트홀(829)을 매립하도록 층간 절연막(860) 위에 도전성의 Al-Si 막을 스퍼터링법에 의해 전면적으로 증착하고, 이 Al-Si 막 위에 사진 제판 기술을 이용하여 포토레지스트 패턴(904)을 형성한다(도 21 참조). 그리고, 포토레지스트 패턴(904)을 마스크로 하여 에칭을 행함으로써, Al-Si 막으로부터, 이미 상술한 배치 형태의 게이트 알루미늄 전극(812) 및 소스 전극(820)을 형성한다(도 21 참조). 또, 게이트 폴리실리콘 전극(811) 및 게이트 알루미늄 전극(812)의 패터닝 형상의 제어에 의해 상술한 구조를 갖는, 즉 게이트 절연막(840) 중에서 주면(61S) 위의 부분 및 제1 및 제2 절연체(710, 720)를 개재하여 주면(61S)에 대향하고 또한 p형층(620)보다도 중앙 영역(551)으로부터 먼 측으로까지 연장하는 게이트 전극(810)이 얻어진다. 그 후, 포토레지스트 패턴(904)을 제거한다.
그리고, 기판(600)에서 에피택셜층(610)으로부터 먼 측의 주면 위에 전면적으로 도전성의 Ti/Ni/Au 합금을 스퍼터링법에 의해 증착하고, 드레인 전극(830)을 형성한다(도 22 참조).
상술한 바와 같이 전력용 반도체 장치(501)에서는, n+소스층(630)용 n형 불순물을, 제2 절연체(720)를 갖은 상태의 개구(711)를 통해 이온 주입한다(도 12 참조). 이 때, 제2 절연체(720)를 제2 절연막(720x)의 에치백에 의해 형성하므로(도 10 및 도 11 참조), 종래의 제조 방법과는 상이하게 사진 제판 기술을 이용하지 않는다. 이 때문에, 저비용화를 도모할 수 있다. 또한, 사진 제판 기술에 요구되는 고정밀도의 위치 정렬이 불필요해져, 수율을 향상시킬 수 있다.
또한, 제2 절연체(720)를 이용하지 않는 이미 상술한 제조 방법(p 베이스층용 이온 주입 마스크를 그대로 n+소스층의 이온 주입 시에도 재이용함)에 의해 제조된 반도체 장치와 비교하여, 반도체 장치(501)는 펀치 스루를 발생시키기 어려우므로, 그 결과, 내압을 향상시킬 수 있다. 이것은 이하의 이유에 의한다. 상술한 바와 같이 n+소스층(630)용 이온 주입을 제1 및 제2 절연체(710, 720)를 마스크로 하여 실시한다. 이 때문에, p형층(620)(p 베이스층(621))의 외측 단부의 폭 W1(도 3 및 도 4 참조), 즉 p형층(620)의 외주와 n+소스층(630)의 외주와의 사이의 거리 W1을, 제2 절연체(720)를 이용하지 않은 이미 상술한 제조 방법보다도 크게 할 수있으며, 이에 의해 p형층(620)의 해당 외측 단부에서의 펀치 스루가 발생되기 어렵게 된다.
이와 같이 반도체 장치(501)에 의하면, 사진 제판 공정을 삭감 가능함과 동시에 이러한 공정 삭감에 기인한 내압의 저하를 개선할 수 있다.
또한, 게이트 전극(810)은 게이트 트렌치(813) 내에 형성되어 있을 뿐만아니라, 게이트 절연막(840) 중에서 주면(61S) 위의 부분 및 제1 및 제2 절연체(710, 720)를 개재하여 주면(61S)에 대향하도록 하면서 p형층(620)보다도 중앙 영역(551)으로부터 먼 측으로까지 연장하도록(p형층(620)의 배치 위치를 넘어 연장하도록) 형성되어 있다. 이 때문에, 게이트 전극(810)은 소스 전극(820)과 드레인 전극(830)과의 사이를 흐르는 주 전류를 제어함과 함께, 반도체 장치(501)의 동작 시(소스 전극(820)을 접지(그라운드) 전위로 설정하여 드레인 전극(830)을 플러스의 전위로 설정했을 때에) 필드 플레이트 효과를 발휘하여 내압을 향상시키는 역할을 한다.
여기서, 전력용 반도체 장치(501)와, 제2 절연체(720)를 이용하지 않은 이미 상술한 제조 방법으로 제조된 비교용의 전력용 반도체 장치에 대하여(어떤 반도체 장치도 30V 클래스의 파워 MOSFET), 드레인-소스간 내압을 디바이스 시뮬레이터 Medici를 이용하여 계산한 결과를 도 23 및 도 24에 도시한다. 도 24에 도시한 바와 같이 비교용 반도체 장치에서는 약 19V로 브레이크다운하는 데 비하여, 도 23에 도시한 바와 같이 반도체 장치(501)의 내압은 약 44V까지 향상되는 것을 알 수 있다.
실시예 2.
도 25에 실시예 2에 따른 전력용 반도체 장치(502)를 설명하기 위한 평면도를 도시하고, 도 25에서 26-26선의 단면도를 도 26에 도시하고, 도 25에서 27-27선의 단면도를 도 27에 도시한다. 반도체 장치(502)는 반도체 장치(501)(도 2∼도 4 참조)로부터 제1 및 제2 절연체(710, 720)를 제거한 구조를 갖고 있다. 이 때문에, 반도체 장치(502)에서는 게이트 절연막(840)은 게이트 트렌치(813) 외부에 있어서 제1 및 제2 절연체(710, 720)의 배치 영역에도 연장하고 있다. 반도체 장치(502)의 그 밖의 구성은 이미 상술한 반도체 장치(501)와 기본적으로 마찬가지다.
이어서, 도 28∼도 38의 단면도를 참조하면서 반도체 장치(502)의 제조 방법을 설명한다. 또, 도 28∼도 38에서 (a)는 도 25에 대응하고, 도 28∼도 38에서 (b)는 도 26에 대응하고, 도 28∼도 38에서 (c)는 도 27에 대응한다.
우선, 이미 상술한 반도체 장치(501)의 제조 방법에 의해, n+소스층(630)까지 형성한다(도 12 참조).
이어서, 웨트 에칭법에 의해 제1 및 제2 절연체(710, 720)를 제거한다(도 28 참조).
그 후의 공정은 이미 상술한 반도체 장치(501)의 제조 방법과 기본적으로 마찬가지다. 구체적으로 설명하면, 산화막(911)을 형성하고, 해당 산화막(911)을 게이트 트렌치(813)에 대응시켜 패터닝한다(도 29 참조). 또, 반도체 장치(502)의제조 방법에서는, 상술한 바와 같이 제1 및 제2 절연체(710, 720)를 제거하고 있으므로, 산화막(911)은 제1 및 제2 절연체(710, 720)가 배치되어 있던 영역에서 주면(61S)에 접하게 된다. 그리고, 패터닝된 산화막(911)을 마스크로 하여 게이트 트렌치(813)를 형성한다(도 30 참조).
산화막(911)을 제거한 후, 게이트 절연막(840)을 형성한다(도 31 참조). 또, 반도체 장치(502)의 제조 방법에서는, 상술한 바와 같이 제1 및 제2 절연체(710, 720)를 제거하고 있으므로, 게이트 절연막(840)은 제1 및 제2 절연체(710, 720)가 배치되어 있던 영역에도 연장하게 된다.
그 후, 폴리실리콘막(811x)을 형성하고(도 32 참조), 폴리실리콘막(811x)을 패터닝함으로써, 게이트 폴리실리콘 전극(811)을 형성한다(도 33 참조). 이어서, 캡 산화막(850) 및 층간 절연막(860)을 형성한다(도 34 참조). 그리고, 층간 절연막(860) 및 캡 산화막(850)을 개구하고(도 35 참조), 게이트 컨택트홀(819) 및 소스 컨택트홀(829)을 형성한다(도 36 참조). 이어서, 층간 절연막(860) 위에 Al-Si 막을 형성하고, 해당 막을 패터닝함으로써, 게이트 알루미늄 전극(812) 및 소스 전극(820)을 형성한다(도 37 참조). 또한, 드레인 전극(830)을 형성한다(도 38 참조).
전력용 반도체 장치(502)에 의하면, 전력용 반도체 장치(501)와 마찬가지로, 사진 제판 공정을 삭감 가능함과 동시에 이러한 공정 삭감에 기인한 내압의 저하를 개선할 수 있다.
이 때, 반도체 장치(502)는 제1 및 제2 절연체(710, 720)를 갖지 않고, 반도체 장치(502)에서는 게이트 전극(810)의 트렌치(813) 외부의 부분과 주면(61S)과의 사이에 전면적으로, 제1 절연체(710)보다도 얇은 게이트 절연막(840)이 형성되어 있다. 이 때문에, 게이트 전극(810)의 트렌치(813) 외부의 부분은 주면(61S)에 의해 가까워진다. 따라서, 반도체 장치(502)에 의하면, 게이트 전극(810)에 의한 필드 플레이트 효과가 더 강해져, 내압이 더 향상된다.
실시예 3.
도 39에 실시예 3에 따른 전력용 반도체 장치(503)를 설명하기 위한 평면도를 도시하고, 도 39에서 40-40선의 단면도를 도 40에 도시하고, 도 39에서 41-41선의 단면도를 도 41에 도시한다. 반도체 장치(503)는 반도체 장치(501)(도 2∼도 4 참조)에서 게이트 전극(810)을 게이트 전극(810B)으로 바꾼 구조를 갖고 있으며, 반도체 장치(503)의 그 밖의 구성은 이미 상술한 반도체 장치(501)와 기본적으로 마찬가지다.
상세히 설명하면, 게이트 전극(810B)은 이미 상술한 게이트 폴리실리콘 전극(811)(도 2∼도 4 참조)에서 트렌치(813)밖으로 인출된 부분을 제거한 구조를 갖는 게이트 폴리실리콘 전극(811B)으로 이루어지고, 이미 상술한 게이트 알루미늄 전극(812)(도 2∼도 4 참조)을 포함하지 않는다. 즉, 이미 상술한 반도체 장치(501)와는 서로 다르며, 반도체 장치(503)의 게이트 전극(810B)은 p형층(620)보다도 중앙 영역(551)으로부터 먼 측까지는(p형층(620)의 배치 위치를 넘어서는) 연장하지 않고, 즉 외주 영역(552) 내로 연장하지 않도록 형성되어 있다. 또, 반도체 장치(503)에서는 캡 산화막(850)도 외주 영역(552) 내로 연장하지 않는다.또한, 게이트 전극(810B)은 트렌치(813) 외부로 연장하지 않으므로, 층간 절연막(860)이 게이트 절연막(840) 중에서 주면(61S) 위의 부분 및 제1 및 제2 절연체(710, 720)에 접하고 있다.
이러한 구조의 반도체 장치(503)는, 예를 들면 반도체 장치(501)의 제조 방법에서 폴리실리콘막(811x)을 포토레지스트 패턴(902)을 이용하지 않고 에치백함으로써 제조 가능하다(이미 상술한 도 32 및 도 33 참조).
전력용 반도체 장치(503)에 의하면, 전력용 반도체 장치(501)와 마찬가지로, 사진 제판 공정을 삭감 가능함과 동시에 이러한 공정 삭감에 기인한 내압의 저하를 개선할 수 있다.
실시예 4.
그런데, 상술한 반도체 장치(503)(도 39∼도 41 참조)에서는 게이트 전극(810B)이 외주 영역(552) 내에서 주면(61S)에 대향하고 있지 않으므로, 게이트 전극(810B)에 의한 필드 플레이트 효과, 즉 그것에 의한 내압 향상 효과를 얻을 수 없다. 그래서, 실시예 4에서는 이러한 점의 개선을 설명한다.
도 42에 실시예 4에 따른 전력용 반도체 장치(504)를 설명하기 위한 평면도를 도시하고, 도 42에서 43-43선의 단면도를 도 43에 도시하고, 도 42에서 44-44선의 단면도를 도 44에 도시한다. 반도체 장치(504)는 상술한 반도체 장치(503)(도 39∼도 41 참조)에서 소스 전극(820)을 소스 전극(820B)으로 바꾼 구조를 갖고 있으며, 소스 전극(820B)은 소스 전극(820)을 외주 영역(552)내로 연장시켜 이루어진다. 반도체 장치(504)의 그 밖의 구성은 이미 상술한 반도체 장치(503)와 기본적으로 마찬가지다.
이 때, 반도체 장치(504)에서는, 소스 전극(820B)이 외주 영역(552)으로 연장하고, 게이트 절연막(840) 중에서 주면(61S) 위의 부분, 제2 절연체(720), 및 제1 절연체(710)를 개재하여 주면(61S)에 대향하도록 형성되어 있고, 또한 p형층(620)보다도 즉 p 베이스층(621)보다도 중앙 영역(551)으로부터 먼 측으로 연장하도록(p형층(620)의 배치 위치를 넘어 연장하도록) 형성되어 있다. 이러한 소스 전극(820B)은 층간 절연막(860) 위에 배치한 Al-Si 막의 패터닝 제어(이미 상술한 도 37 참조)에 의해 형성 가능하다.
전력용 반도체 장치(504)에 의하면, 상술한 전력용 반도체 장치(503)와 마찬가지의 효과가 얻어짐과 함께, 소스 전극(820B)이 필드 플레이트 효과를 발휘함으로써 반도체 장치(503)보다도 내압이 향상한다.
실시예 5.
도 45에 실시예 5에 따른 전력용 반도체 장치(505)를 설명하기 위한 평면도를 도시하고, 도 45에서 46-46선의 단면도를 도 46에 도시하고, 도 45에서 47-47선의 단면도를 도 47에 도시한다. 반도체 장치(505)는 반도체 장치(501)(도 2∼도 4 참조)에서 p형층(620)을 p형층(제2 반도체층)(620B)으로 바꾼 구조를 갖고 있다. 반도체 장치(505)의 그 밖의 구성은 이미 상술한 반도체 장치(501)와 기본적으로 마찬가지다.
상세히 설명하면, 도 46 및 도 47에 도시한 바와 같이 p형층(620B)은 이미 상술한 p 베이스층(621)(도 2 및 도 3 참조)의 단부를 중앙 영역(551) 내의 부분보다도 주면(61S)으로부터 깊게 연장시킨 형상의 p 베이스층(621B)으로 이루어진다. 또, p 베이스층(621B)의 상기 깊은 부분(621BD)의 최심부는 게이트 트렌치(813)보다도 깊은 위치(기판(600)에 가까운 위치)에 있다. 또한, 상기 깊은 부분(621BD)은 제1 절연체(710)에 대향하는 위치까지 연장하고 있다. p 베이스층(621B)은 다음과 같이 하여 형성할 수 있다.
우선, 이미 상술한 반도체 장치(501)의 제조 방법에 의해, p 베이스층(621) (이후에 p 베이스층(621B)의 얕은 부분(621BS)을 이룸)까지 형성한다(도 9 참조). 그 후, p 베이스층(621)의 단부가 노출되도록 개구한 포토레지스트 패턴(905)을 제1 절연체(710) 및 주면(61S) 위에 형성한다(도 48 참조). 그리고, 포토레지스트 패턴(905)을 마스크로 하여 p형의 불순물(예를 들면 붕소)을 이온 주입하고, 그 후 열 처리를 실시함으로써, p 베이스층(621B)의 깊은 부분(621BD)을 형성한다(도 48 참조). 이에 의해, p 베이스층(621B)이 형성된다.
혹은, p 베이스층(621B)의 깊은 부분(621BD)을 위한 이온 주입을, p 베이스층(621B)의 얕은 부분(621BS)을 위한 이온 주입(즉 이미 상술한 p 베이스층(621)을 위한 이온 주입)보다도 먼저 실시해도 된다(도 49 참조).
또, 얕은 부분(621BS)을 위한 이온 주입 후에 및 깊은 부분(621BD)을 위한 이온 주입 후에 각각 열 처리를 실시해도 되며, 이들 2회의 열 처리를 통합하여 실시해도 된다.
전력용 반도체 장치(505)에 의하면, 이미 상술한 전력용 반도체 장치(501)와 마찬가지의 효과를 얻을 수 있다. 이 때, p 베이스층(621B)의 깊은 부분(621BD)에의해 p형층(620BD)(p 베이스층(621B))의 외측 단부의 폭 W1이 p형층(620)에서의 폭 W1보다도 커지므로, 펀치 스루가 한층 더 억제되어 내압이 향상된다.
실시예 6.
도 50에 실시예 6에 따른 전력용 반도체 장치(506)를 설명하기 위한 평면도를 도시하고, 도 50에서 51-51선의 단면도를 도 51에 도시하고, 도 50에서 52-52선의 단면도를 도 52에 도시한다. 반도체 장치(506)는, 반도체 장치(502)(도 25∼도 27 참조)와 반도체 장치(503)(도 39∼도 41 참조)를 조합한 구성을 갖고 있다. 구체적으로 설명하면, 반도체 장치(506)는 반도체 장치(503)에서 제1 및 제2 절연체(710, 720)를 제거한 구성을 갖고 있으며, 반도체 장치(506)의 그 밖의 구성은 이미 상술한 반도체 장치(503)와 기본적으로 마찬가지다. 반도체 장치(506)는 반도체 장치(502, 503)의 제조 방법의 조합에 의해 제조 가능하다.
전력용 반도체 장치(506)에 의하면, 이미 상술한 전력용 반도체 장치(503)와 마찬가지의 효과를 얻을 수 있다.
실시예 7.
도 53에 실시예 7에 따른 전력용 반도체 장치(507)를 설명하기 위한 평면도를 도시하고, 도 53에서 54-54선의 단면도를 도 54에 도시하고, 도 53에서 55-55선의 단면도를 도 55에 도시한다. 반도체 장치(507)는, 반도체 장치(502)(도 25∼도 27 참조)와 반도체 장치(504)(도 42∼도 44 참조)를 조합한 구성을 갖고 있다. 구체적으로 설명하면, 반도체 장치(507)는 반도체 장치(504)에서 제1 및 제2 절연체(710, 720)를 제거한 구성을 갖고 있으며, 반도체 장치(507)의 그 밖의 구성은 이미 상술한 반도체 장치(504)와 기본적으로 마찬가지다. 반도체 장치(507)는 반도체 장치(502, 504)의 제조 방법의 조합에 의해 제조 가능하다.
전력용 반도체 장치(507)에 의하면, 이미 상술한 전력용 반도체 장치(502, 504)와 마찬가지의 효과를 얻을 수 있다. 이 때, 반도체 장치(507)는 제1 및 제2 절연체(710, 720)를 갖지 않으므로, 소스 전극(820B)에 의한 필드 플레이트 효과가 반도체 장치(504)보다도 강해져, 내압이 향상된다.
실시예 8.
도 56에 실시예 8에 따른 전력용 반도체 장치(508)를 설명하기 위한 평면도를 도시하고, 도 56에서 57-57선의 단면도를 도 57에 도시하고, 도 56에서 58-58선의 단면도를 도 58에 도시한다. 반도체 장치(508)는, 반도체 장치(507)(도 53∼도 55 참조)와 반도체 장치(505)(도 45∼도 47 참조)를 조합한 구성을 갖고 있다. 구체적으로 설명하면, 반도체 장치(508)는 반도체 장치(507)에서 p형층(620)을 p형층(620B)으로 바꾼 구성을 갖고 있으며, 반도체 장치(508)의 그 밖의 구성은 이미 상술한 반도체 장치(507)와 기본적으로 마찬가지다.
전력용 반도체 장치(508)에 의하면, 이미 상술한 전력용 반도체 장치(507, 505)와 마찬가지의 효과를 얻을 수 있다.
실시예 9.
도 59에 실시예 9에 따른 전력용 반도체 장치(509)를 설명하기 위한 평면도를 도시하고, 도 59에서 60-60선의 단면도를 도 60에 도시하고, 도 59에서 61-61선의 단면도를 도 61에 도시한다. 또한, 도 60(또는 도 61)의 일부를 도 62에 확대하여 도시한다. 반도체 장치(509)는, 반도체 장치(501)(도 2∼도 4 참조)에서 제1 절연체(710) 및 p형층(620)을 제1 절연체(710B) 및 p형층(제2 반도체층 : 620C)으로 바꾼 구성을 갖고 있다. 반도체 장치(509)의 그 밖의 구성은 이미 상술한 반도체 장치(501)와 기본적으로 마찬가지다.
상세히 설명하면, p형층(620C)은 이미 상술한 p 베이스층(621)(도 2∼도 4 참조)으로 이루어지는 제1 부분(621)과, 제1 부분(621)보다도 외측에서(중앙 영역(551)으로부터 보다 먼 측에서) 주면(61S) 내에 형성된 p형의 제2 부분(622)을 포함하고 있으며, 양쪽 부분(621, 622)은 연결되어 있다. 또한, 제1 절연체(710B)는 이미 상술한 제1 절연체(710)(도 2∼도 4 참조)에서, 외주 영역(552) 내에 주면(61S)에 이르는 제2 개구(712)를 형성한 경우에 대응한다. 이 때, 제1 절연체(710B)의 제2 개구(712)는 p형층(620C)의 제2 부분(622)(의 최심부)에 대향하고 있으며, 쌍방 모두 외주 영역(552) 내에서 p형층(620C)의 제1 부분(621)의 외측에 형성되어 있다. 제1 절연체(710B)의 제2 개구(712)는 선 형상으로 하나 형성되어 있고(도 59 참조), 이것에 대응하여 p형층(620C)의 제2 부분(622)도 선 형상으로 하나 형성되어 있다. 제2 개구(712) 내에는 예를 들면 실리콘 산화물로 이루어지는 제3 절연체(730)가 매립되어 있고, 이에 의해 개구(712)는 폐쇄되어 있다.
이어서, 도 63∼도 77의 단면도를 참조하면서 반도체 장치(509)의 제조 방법을 설명한다. 또, 도 63∼도 77에서 (a)는 도 59에 대응하고, 도 63∼도 77에서 (b)는 도 60에 대응하고, 도 63∼도 77에서 (c)는 도 61에 대응한다.
우선, 이미 상술한 반도체 장치(501)의 제조 방법과 같이 하여, n+형 실리콘 기판(600) 위에 n-형 실리콘층(제1 반도체층 : 610)을 에피택셜 성장시킨다(도 7 참조). 이어서, 에피택셜층(610)의 주면(61S) 위에 전면적으로, 예를 들면 산화 실리콘으로 이루어지는 제1 절연막 및 포토레지스트를 이 순서로 형성한다(따라서, 제1 절연막 및 포토레지스트는 중앙 영역(551)과 외주 영역(552)에 걸쳐 형성됨).
그리고, 사진 제판 기술을 이용하여 상기 포토레지스트를 패터닝하고, 상술한 제1 절연체(710B)에 대응한 포토레지스트 패턴(900B)을 형성한다(도 63 참조). 이어서, 포토레지스트 패턴(900B)을 마스크로 하는 에칭에 의해, 제1 절연막에 제1 및 제2 개구(711, 712)를 형성한다(도 63 참조). 그 후, 상기 포토레지스트 패턴(900B)을 제거한다.
그 후의 공정은 기본적으로 이미 상술한 반도체 장치(501)의 제조 방법과 마찬가지이다. 구체적으로 설명하면, 제1 절연체(710B)를 마스크로 하여, 즉 제1 절연체(710B)의 개구(711, 712)를 통해 p형의 불순물(예를 들면 붕소)을 이온 주입하고, 그 후 열 처리를 실시함으로써, 에피택셜층(610)의 주면(61S) 내에 p형층(620C)을 형성한다(도 64 참조). 이 때, 제1 및 제2 개구(711, 712)에 대향하여 p형층(620C)의 제1 및 제2 부분(621, 622)이 각각 형성된다. 특히 양쪽 부분(621, 622)이 연결되도록, 개구(711, 712)의 위치(간격) 및 크기, 이온 주입 조건, 열 처리 조건 등을 설정한다.
그 후, CVD법에 의해 제1 및 제2 개구(711, 712)를 매립하도록 제2절연막(720x)을 형성한다(도 65 참조). 그리고, 제2 절연막(720x)을 에치백함으로써 제1 개구(711) 내에 p 베이스층(621)을 노출시킴과 함께 제2 절연막(720x)으로부터 제2 및 제3 절연체(720, 730)를 형성한다(도 66 참조). 이에 의해, 제2 개구(712)는 제3 절연체(730)에 의해 폐쇄된다.
그리고, 제2 및 제3 절연체(720, 730)를 갖는 상태에서 제1 개구(711)를 통하여 n형의 불순물(예를 들면 비소)을 이온 주입하고, 그 후 열 처리를 실시함으로써, p형층(620C)의 제1 부분(즉 p 베이스층 : 621)의 주면(61S) 내에 n+소스층(630)을 형성한다(도 67 참조).
그 후, 산화막(911)을 형성하고, 해당 산화막(911)을 게이트 트렌치(813)에 대응시켜 패터닝한다(도 68 참조). 그리고, 패터닝된 산화막(911)을 마스크로 하여 게이트 트렌치(813)를 형성한다(도 69 참조). 산화막(911)을 제거한 후, 게이트 절연막(840)을 형성한다(도 70 참조).
그 후, 폴리실리콘막(811x)을 형성하고(도 71 참조), 폴리실리콘막(811x)을 패터닝함으로써, 게이트 폴리실리콘 전극(811)을 형성한다(도 72 참조). 이어서, 캡 산화막(850) 및 층간 절연막(860)을 형성한다(도 73 참조). 그리고, 층간 절연막(860) 및 캡 산화막(850)을 개구하고(도 74 참조), 게이트 컨택트홀(819) 및 소스 컨택트홀(829)을 형성한다(도 75 참조). 이어서, 층간 절연막(860) 위에 Al-Si막을 형성하고, 해당 막을 패터닝함으로써, 게이트 알루미늄 전극(812) 및 소스 전극(820)을 형성한다(도 76 참조). 또한, 드레인 전극(830)을 형성한다(도 77 참조).
전력용 반도체 장치(509)에 의하면, 제2 절연체(720)를 이용한 이온 주입에 의해, 반도체 장치(501)와 마찬가지로, 사진 제판 공정을 삭감 가능함과 동시에, 이러한 공정 삭감에 기인한 내압의 저하를 개선할 수 있다. 또한, 게이트 전극(810)에 의한 필드 플레이트 구조에 의해, 반도체 장치(501)와 마찬가지로 내압이 향상된다.
특히, p형층(620C)은 제2 부분(622)을 포함하고 있으므로, p형층(620C)의 외측 단부의 폭 W2(도 60 및 도 61 참조), 즉 p형층(620C)의 외주와 n+소스층(630)의 외주와의 사이의 거리 W2는 이미 상술한 반도체 장치(501)에서의 동일 치수 W1(도 3 및 도 4 참조)보다도 크다. 이 때문에, p형층(620C)의 외측 단부에서의 펀치 스루가 더 생기기 어려워진다.
이 때, 제1 절연체(710B)의 제2 개구(712)는 포토레지스트 패턴의 설계에 의해 제1 개구(711)와 동시에 형성 가능하고, p형층(620C)의 제2 부분(622)은 제1 부분(621)과 동시에 형성 가능하고, 제3 절연체(730)는 제2 절연체(720)와 동시에 형성 가능하다. 또한, 제2 개구(712)는 p형층(620C)의 제2 부분(622)의 형성 후에 제3 절연체(730)에 의해 폐쇄되므로, 별도의 마스크를 이용하지 않아도, 제2 부분(622) 내에 n+소스층(630)용 불순물이 이온 주입되는 것을 방지할 수 있다. 이와 같이, 반도체 장치(509)는 반도체 장치(501)와 비교하여 공정의 증가를 초래하지 않고 더 용이하게 제조 가능하다.
또, 반도체 장치(501)와 마찬가지로 시뮬레이션한 결과, 도 78에 도시한 바와 같이 전력용 반도체 장치(509)에 의하면 43V의 내압이 얻어지는 것을 확인할 수 있었다.
실시예 10.
도 79에 실시예 10에 따른 전력용 반도체 장치(510)를 설명하기 위한 평면도를 도시하고, 도 79에서 80-80선의 단면도를 도 80에 도시하고, 도 79에서 81-81선의 단면도를 도 81에 도시한다. 반도체 장치(510)는, 반도체 장치(509)(도 59∼도 62 참조)로부터 제1 내지 제3 절연체(710B, 720, 730)를 제거한 구조를 갖고 있다. 이 때문에, 이미 상술한 반도체 장치(502)(도 25∼도 27 참조)와 마찬가지로, 반도체 장치(510)에서는 게이트 절연막(840)은 게이트 트렌치(813) 외부에서 제1 내지 제3 절연체(710B, 720, 730)의 배치 영역으로도 연장되어 있다. 반도체 장치(510)의 기타 구성은 기술한 반도체 장치(509)와 기본적으로 마찬가지다.
이어서, 도 82∼도 92의 단면도를 참조하면서 반도체 장치(510)의 제조 방법을 설명한다. 또한, 도 82∼도 92에서 (a)는 도 79에 대응하고, 도 82∼도 92에서 (b)는 도 80에 대응하고, 도 82∼도 92에서 (c)는 도 81에 대응한다.
반도체 장치(510)는, 반도체 장치(509)(도 59∼도 62 참조) 및 반도체 장치(502)(도 25∼도 27 참조)의 제조 방법을 조합하여 제조 가능하다. 구체적으로 설명하면, 우선 이미 상술한 반도체 장치(509)의 제조 방법에 의해, n+소스층(630)까지 형성한다(도 67 참조).
이어서, 웨트 에칭법에 의해 제1 내지 제3 절연체(710B, 720, 730)를 제거한다(도 82 참조).
그 후의 공정은 이미 상술한 반도체 장치(509)의 제조 방법과 기본적으로 마찬가지다. 구체적으로 설명하면, 산화막(911)을 형성하고, 해당 산화막(911)을 게이트 트렌치(813)에 대응시켜 패터닝한다(도 83 참조). 또, 반도체 장치(510)의 제조 방법에서는, 상술한 바와 같이 제1 내지 제3 절연체(710B, 720, 730)를 제거하고 있으므로, 산화막(911)은 제1 내지 제3 절연체(710B, 720, 730)가 배치되어 있던 영역에서 주면(61S)에 접하게 된다. 그리고, 패터닝된 산화막(911)을 마스크로 하여 게이트 트렌치(813)를 형성한다(도 84 참조).
산화막(911)을 제거한 후, 게이트 절연막(840)을 형성한다(도 85 참조). 또, 반도체 장치(510)의 제조 방법에서는, 상술한 바와 같이 제1 내지 제3 절연체(710B, 720, 730)를 제거하고 있으므로, 게이트 절연막(840)은 제1 내지 제3 절연체(710B, 720, 730)가 배치되어 있던 영역에도 연장하게 된다.
그 후, 폴리실리콘막(811x)을 형성하고(도 86 참조), 폴리실리콘막(811x)을 패터닝함으로써, 게이트 폴리실리콘 전극(811)을 형성한다(도 87 참조). 이어서, 캡 산화막(850) 및 층간 절연막(860)을 형성한다(도 88 참조). 그리고, 층간 절연막(860) 및 캡 산화막(850)을 개구하고(도 89 참조), 게이트 컨택트홀(819) 및 소스 컨택트홀(829)을 형성한다(도 90 참조). 이어서, 층간 절연막(860) 위에 Al-Si막을 형성하여, Al-Si막을 패터닝함으로써, 게이트 알루미늄 전극(812) 및 소스 전극(820)을 형성한다(도 91 참조). 또한, 드레인 전극(830)을 형성한다(도 92 참조).
전력용 반도체 장치(510)에 의하면, 전력용 반도체 장치(509)와 마찬가지의 효과가 얻어진다.
이 때, 반도체 장치(510)는 제1 내지 제3 절연체(710B, 720, 730)를 갖고 있지 않으므로, 반도체 장치(502)(도 25∼도 27 참조)와 마찬가지로, 게이트 전극(810)에 의한 필드 플레이트 효과가 반도체 장치(509)(도 59∼도 62 참조)보다도 강해지고, 내압이 더 향상한다.
실시예 11.
도 93에 실시예 11에 따른 전력용 반도체 장치(511)를 설명하기 위한 평면도를 도시하고, 도 93에서 94-94선의 단면도를 도 94에 도시하고, 도 93에서 95-95선의 단면도를 도 95에 도시한다. 반도체 장치(511)는, 반도체 장치(509)(도 59∼도 62 참조)에서 게이트 전극(810)을 이미 상술한 게이트 전극(810B)(예를 들면 도 39∼도 41의 반도체 장치(503)를 참조)으로 바꾼 구성을 갖고 있다. 즉, 반도체 장치(511)에서는 게이트 전극(810B)이 외주 영역(552) 내로 연장하지 않도록 형성되어 있다. 반도체 장치(511)의 그 밖의 구성은 이미 상술한 반도체 장치(509)와 기본적으로 마찬가지다. 또, 반도체 장치(511)는 예를 들면 반도체 장치(509, 503)의 제조 방법을 조합하여 제조 가능하다.
전력용 반도체 장치(511)에 의하면, 게이트 전극(810)에 의한 필드 플레이트 효과를 제외하고 전력용 반도체 장치(509)와 마찬가지의 효과를 얻을 수 있다.
실시예 12.
도 96에 실시예 12에 따른 전력용 반도체 장치(512)를 설명하기 위한 평면도를 도시하고, 도 96에서 97-97선의 단면도를 도 97에 도시하고, 도 96에서 98-98선의 단면도를 도 98에 도시한다. 반도체 장치(512)는, 상술한 반도체 장치(511)(도 93∼도 95 참조)에서 소스 전극(820)을 이미 상술한 소스 전극(820B)(예를 들면 도 42∼도 44의 반도체 장치(504)를 참조)으로 바꾼 구조를 갖고 있으며, 반도체 장치(512)의 그 밖의 구성은 이미 상술한 반도체 장치(511)와 기본적으로 마찬가지다. 또, 반도체 장치(512)는 예를 들면 반도체 장치(509, 504)의 제조 방법을 조합하여 제조 가능하다.
전력용 반도체 장치(512)에 의하면, 상술한 전력용 반도체 장치(511)와 마찬가지의 효과가 얻어짐과 함께, 소스 전극(820B)이 필드 플레이트 효과를 발휘함으로써 반도체 장치(511)보다도 내압이 향상된다.
실시예 13.
도 99에 실시예 13에 따른 전력용 반도체 장치(513)를 설명하기 위한 평면도를 도시하고, 도 99에서의 100-100선의 단면도를 도 100에 도시하고, 도 99에서의 101-101선의 단면도를 도 101에 도시한다. 반도체 장치(513)는, 반도체 장치(509)(도 59∼도 62 참조)에서 p형층(620C)을 p형층(제2 반도체층)(620D)으로 바꾼 구성을 갖고 있다. 반도체 장치(513)의 그 밖의 구성은 이미 상술한 반도체 장치(509)와 기본적으로 마찬가지다.
상세히 설명하면, p형층(620D)은 이미 상술한 p형층(620C)(도 59∼도 62 참조)과 마찬가지로 제1 및 제2 부분(621, 622)을 포함하고 있지만, p형층(620D)에서는 양쪽 부분(621, 622)은 상호 연결되어 있지 않다. 단, 양쪽 부분(621, 622) 부근의 공핍층(621d, 622d)이 반도체 장치(513)의 동작 시에(소스 전극(820)을 접지(그라운드) 전위로 설정하여 드레인 전극(830)을 플러스의 전위로 설정했을 때에) 연결되도록, 제1 및 제2 부분(621, 622)이 배치되어 있다(도 100 및 도 101 참조). 또, p형층(620D)의 제2 부분(622)에 대향하도록 제1 절연체(710B)의 개구(712)(도 99 및 도 62 참조)가 형성되어 있다. p형층(620D)의 양쪽 부분(621, 622)은, 반도체 장치(509)의 제조 방법에 있어서 개구(711, 712)의 위치(간격) 및 크기, 이온 주입 조건, 열 처리 조건 등을 변경하고 제어함으로써, 상술한 바와 같이 배치 가능하다.
전력용 반도체 장치(513)에 의하면, 반도체 장치(501)와 마찬가지의 효과가 얻어진다. 특히, p형층(620D)의 제2 부분(622)은 소위 필드 링 구조 내지는 가드 링 구조를 이루므로, 이에 의해 반도체 장치(501)와 비교하여 내압이 향상된다.
실시예 14.
도 102에 실시예 14에 따른 전력용 반도체 장치(514)를 설명하기 위한 평면도를 도시하고, 도 102에서의 103-103선의 단면도를 도 103에 도시하고, 도 102에서의 104-104선의 단면도를 도 104에 도시한다.
반도체 장치(514)는, 반도체 장치(513)(도 99∼도 101 참조)에서 p형층(620D)의 선형의 제2 부분(622)을 2개 형성한 경우에 있어서, 반도체 장치(514)의 그 밖의 구성은 이미 상술한 반도체 장치(513)와 기본적으로 마찬가지다. 상기 2개의 제2 부분(622)은 상호 떨어져 형성되어 있지만(연결되어 있지 않음), 반도체 장치(514)의 동작 시에는 인접하는 제2 부분(622) 부근의 공핍층(622d)이 상호 연결되도록 배치되어 있다(도 103 및 도 104 참조). 또한, 동작 시에 제1 부분(621)의 바로 인접한 제2 부분(622) 부근의 공핍층(622d)이 제1 부분(621) 부근의 공핍층(621d)에 연결되도록(이 때 복수의 제2 부분(622) 전체에서의 공핍층(622d)이 공핍층(621d)에 연결된 것으로도 파악됨), 제1 및 제2 부분(621, 622)이 배치되어 있다(도 103 및 도 104 참조).
또, 제1 절연체(710B)에는 각 제2 부분(622)에 대향하도록 개구(712)(도 102 및 도 62 참조)가 형성되어 있고, 각 개구(712) 내에 제3 절연체(730)가 배치되어 있다. p형층(620D)의 복수의 제2 부분(622)은 개구(712)의 위치(간격) 및 크기, 이온 주입 조건, 열 처리 조건 등의 제어에 의해 상술한 바와 같이 배치 가능하다. 또, 이러한 제2 부분(622)을 물론 3개이상 형성해도 된다.
전력용 반도체 장치(514)에 의하면, 반도체 장치(513)와 마찬가지의 효과가 얻어진다. 특히, p형층(620D)의 복수의 제2 부분(622)에 의해, 상술한 반도체 장치(513)와 비교하여 내압이 더 향상된다.
실시예 15.
도 105에 실시예 15에 따른 전력용 반도체 장치(515)를 설명하기 위한 평면도를 도시하고, 도 105에서의 106-106선의 단면도를 도 106에 도시하고, 도 105에서의 107-107선의 단면도를 도 107에 도시한다.
반도체 장치(515)는, 반도체 장치(509)(도 59∼도 62 참조)에서 p형층(620C)의 선형의 제2 부분(622)을 2개 형성한 경우에 있어서, 반도체 장치(515)의 그 밖의 구성은 이미 상술한 반도체 장치(509)와 기본적으로 마찬가지다. 상기 2개의 제2 부분(622)은 상호 연결되어 있으며, 제1 부분(621)의 바로 인접한 제2 부분(622)은 제1 부분(621)에 연결되어 있다(따라서 상호 연결된 제2 부분(622)이 제1 부분(621)에 연결되어 있음). 또, 제1 절연체(710B)에는 각 제2 부분(622)에 대향하도록 개구(712)(도 105 및 도 62 참조)가 형성되어 있고, 각 개구(712) 내에 제3 절연체(730)가 배치되어 있다. p형층(620C)의 복수의 제2 부분(622)은 반도체 장치(509)의 제조 방법에서 개구(712)의 위치(간격) 및 크기, 이온 주입 조건, 열 처리 조건 등의 제어에 의해 상술한 바와 같이 배치 가능하다. 또, 이러한 제2 부분(622)을 3개 이상 형성해도 되는 것은 물론이다.
전력용 반도체 장치(515)에 의하면, 전력용 반도체 장치(509)와 마찬가지의 효과가 얻어진다. 특히 복수의 제2 부분(622)에 의해 p형층(620C)의 외측 단부의 폭 W2(도 106 및 도 107 참조)이 반도체 장치(509)(도 60 및 도 61 참조)의 그것보다도 커지므로, p형층(620C)의 외측 단부에서의 펀치 스루가 더 생기기 어려워진다.
실시예 16.
도 108에 실시예 16에 따른 전력용 반도체 장치(516)를 설명하기 위한 평면도를 도시하고, 도 108에서의 109-109선의 단면도를 도 109에 도시하고, 도 108에서의 110-110선의 단면도를 도 110에 도시한다. 반도체 장치(516)는, 반도체 장치(509)(도 59∼도 62 참조)에서 제1 절연체(710B) 및 p형층(620C)을 제1 절연체(710C) 및 p형층(제2 반도체층 : 620E)으로 바꾼 구성을 갖고 있다. 반도체장치(516)의 그 밖의 구성은 이미 상술한 반도체 장치(509)와 기본적으로 마찬가지다.
상세히 설명하면, 이미 상술한 제1 절연체(710B)에서는 개구(712)가 선형이었지만, 제1 절연체(710C)는 평면으로부터 보았을 때 점형의 제2 개구(712)를 복수개 갖고 있다. 그리고, 각 점형의 개구(712)에 대향하도록 p형층(620E)의 제2 부분(622)이 점형으로 형성되어 있고(점재하고 있음), p형층(620E)은 이들 복수의 제2 부분(622)과 이미 상술한 제1 부분(621)을 포함하고 있다. 이 때, 인접하는 제2 부분(622)은 상호 연결되어 있고, 제1 부분(621)의 바로 인접한 제2 부분(622)은 제1 부분(621)에 연결되어 있다(따라서 상호 연결된 제2 부분(622)이 제1 부분(621)에 연결되어 있음). 또, 각 개구(712) 내에 제3 절연체(730)가 배치되어 있다. p형층(620E)의 복수의 제2 부분(622)은 반도체 장치(509)의 제조 방법에서 개구(712)의 형상을 변경하고, 또한 점형의 개구(712)의 위치(간격) 및 크기, 이온 주입 조건, 열 처리 조건 등을 제어함으로써 상술한 바와 같이 배치 가능하다.
또한, 도 108∼도 110에서는 개구(712) 및 제2 부분(622)이 제1 부분(621)의 외측에서 2개의 열(이미 상술한 도 105∼도 107에 도시하는 2 열의 선형의 개구(712) 및 2 열의 선형의 제2 부분(622)을 참조)을 이루도록 나열되어 있는 경우를 도시하고 있지만, 점형의 개구(712) 및 점형의 제2 부분(622)이 이루는 열은 1열 또는 3열 이상이라도 된다.
전력용 반도체 장치(516)에 의하면, 반도체 장치(509)와 마찬가지의 효과가 얻어진다.
실시예 17.
도 111에 실시예 17에 따른 전력용 반도체 장치(517)를 설명하기 위한 평면도를 도시하고, 도 111에서의 112-112선의 단면도를 도 112에 도시하고, 도 111에서의 113-113선의 단면도를 도 113에 도시한다. 반도체 장치(517)는, 반도체 장치(516)(도 108∼도 110 참조)에서 p형층(620E)을 p형층(제2 반도체층 : 620F)으로 바꾼 구성을 갖고 있다. 반도체 장치(517)의 그 밖의 구성은 이미 상술한 반도체 장치(516)와 기본적으로 마찬가지다.
상세히 설명하면, p형층(620F)은 이미 상술한 p형층(620E)(도 108∼도 110 참조)에서 제1 부분(621)과 각 점형의 제2 부분(622)을 상호 분리한 경우에 해당한다. 단, 제1 부분(621) 부근의 공핍층(621d)과 제1 부분(621)에 인접하는 제2 부분(622) 부근의 공핍층(622d)이 반도체 장치(517)의 동작 시에 연결되도록, 또한 인접하는 제2 부분(622) 부근의 공핍층(622d)이 반도체 장치(517)의 동작 시에 상호 연결되도록, 제1 및 제2 부분(621, 622)이 배치되어 있다(도 112 및 도 113 참조). 그리고, p형층(620F)의 각 제2 부분(622)에 대향하도록 제1 절연체(710C)의 점형의 개구(712)가 형성되어 있고, 각 개구(712) 내에 제3 절연체(730)가 배치되어 있다. 또, 일부의 제2 부분(622)이 상호 연결되도록 p형층(620F)을 형성해도 된다. p형층(620F)의 복수의 제2 부분(622)은 반도체 장치(516)의 제조 방법에서 점형의 개구(712)의 위치(간격) 및 크기, 이온 주입 조건, 열 처리 조건 등의 제어에 의해 상술한 바와 같이 배치 가능하다.
또한, 도 111∼도 113에서는 개구(712) 및 제2 부분(622)이 제1 부분(621)의외측에서 2개의 열(이미 상술한 도 105∼도 107에 도시한 2 열의 선형의 개구(712) 및 2 열의 선형의 제2 부분(622)을 참조)을 이루도록 나열되어 있는 경우를 나타내고 있지만, 점형의 개구(712) 및 점형의 제2 부분(622)이 이루는 열은 1열 또는 3열 이상이어도 된다.
전력용 반도체 장치(517)에 의하면, 반도체 장치(513, 514)(도 99∼도 101 및 도 102∼도 104 참조)와 마찬가지의 효과가 얻어진다.
실시예 18.
도 114에 실시예 18에 따른 전력용 반도체 장치(518)를 설명하기 위한 평면도를 도시하고, 도 114에서의 115-115선의 단면도를 도 115에 도시하고, 도 114에서의 116-116선의 단면도를 도 116에 도시한다.
전력용 반도체 장치(518)는 반도체 장치(510)(도 79∼도 81 참조)와 반도체 장치(506)(도 50∼도 52 참조)를 조합한 구성을 갖고 있다. 구체적으로 설명하면, 반도체 장치(518)는 이미 상술한 반도체 장치(510)(도 79∼도 81 참조)에서 게이트 전극(810)을 게이트 전극(810B)으로 바꾼 구성을 갖고 있으며, 반도체 장치(518)의 그 밖의 구성은 이미 상술한 반도체 장치(510)와 기본적으로 마찬가지이다. 즉, 반도체 장치(518)는 이미 상술한 반도체 장치(506)(도 50∼도 52 참조)에서 p형층(620)을 p형층(620C)으로 바꾼 구성을 갖고 있으며, 반도체 장치(518)의 그 밖의 구성은 이미 상술한 반도체 장치(506)와 기본적으로 마찬가지이다. 또, 반도체 장치(518)는 예를 들면 반도체 장치(510, 506)의 제조 방법을 조합하여 제조 가능하다.
전력용 반도체 장치(518)에 의하면, 전력용 반도체 장치(510, 506)와 마찬가지의 효과가 얻어진다.
실시예 19.
도 117에 실시예 19에 따른 전력용 반도체 장치(519)를 설명하기 위한 평면도를 도시하고, 도 117에서의 118-118선의 단면도를 도 118에 도시하고, 도 117에서의 119-119선의 단면도를 도 119에 도시한다. 반도체 장치(519)는, 상술한 반도체 장치(518)(도 114∼도 116 참조)에서 소스 전극(820)을 이미 상술한 소스 전극(820B)(예를 들면 도 53∼도 57의 반도체 장치(504)를 참조)으로 바꾼 구조를 갖고 있으며, 반도체 장치(519)의 그 밖의 구성은 이미 상술한 반도체 장치(518)와 기본적으로 마찬가지다. 또, 반도체 장치(519)는 예를 들면 반도체 장치(518, 507)의 제조 방법을 조합하여 제조 가능하다.
전력용 반도체 장치(519)에 의하면, 상술한 전력용 반도체 장치(518)와 마찬가지의 효과가 얻어짐과 함께, 소스 전극(820B)이 필드 플레이트 효과를 발휘함으로써 반도체 장치(518)보다도 내압이 향상한다.
실시예 20.
도 120에 실시예 20에 따른 전력용 반도체 장치(520)를 설명하기 위한 평면도를 도시하고, 도 120에서의 121-121선의 단면도를 도 121에 도시하고, 도 120에서의 122-122선의 단면도를 도 122에 도시한다.
전력용 반도체 장치(520)는 반도체 장치(510)(도 79∼도 81 참조)와 반도체 장치(513)(도 99∼도 101 참조)를 조합한 구성을 갖고 있다. 구체적으로 설명하면, 반도체 장치(520)는 이미 상술한 반도체 장치(510)(도 79∼도 81 참조)에서 p형층(620C)을 이미 상술한 p형층(620D)으로 바꾼 구조를 갖고 있으며, 반도체 장치(520)의 그 밖의 구성은 이미 상술한 반도체 장치(510)와 기본적으로 마찬가지다. 즉, 반도체 장치(520)는, 이미 상술한 반도체 장치(513)(도 99∼도 101 참조)에 있어서 제1 내지 제3 절연체(710B, 720, 730)를 제거한 구조를 갖고 있으며, 반도체 장치(520)의 그 밖의 구성은 이미 상술한 반도체 장치(513)와 기본적으로 마찬가지다. 또, 반도체 장치(520)는 예를 들면 반도체 장치(510, 513)의 제조 방법을 조합하여 제조 가능하다.
전력용 반도체 장치(520)에 의하면, 전력용 반도체 장치(510, 513)와 마찬가지의 효과가 얻어진다.
실시예 21.
도 123에 실시예 21에 따른 전력용 반도체 장치(521)를 설명하기 위한 평면도를 도시하고, 도 123에서의 124-124선의 단면도를 도 124에 도시하고, 도 123에서의 125-125선의 단면도를 도 125에 도시한다.
전력용 반도체 장치(521)는 반도체 장치(510)(도 79∼도 81 참조)와 반도체 장치(514)(도 102∼도 104 참조)를 조합한 구성을 갖고 있다. 구체적으로 설명하면, 반도체 장치(521)는 이미 상술한 반도체 장치(510)(도 79∼도 81 참조)에서 반도체 장치(514)(도 102∼도 104 참조)와 같이 p형층(620D)의 제2 부분(622)을 복수 형성한 구성을 갖고 있으며, 반도체 장치(521)의 그 밖의 구성은 이미 상술한 반도체 장치(510)와 기본적으로 마찬가지다. 즉, 반도체 장치(521)는 이미 상술한 반도체 장치(514)(도 102∼도 104 참조)에서 제1 내지 제3 절연체(710B, 720, 730)를 제거한 구조를 갖고 있으며, 반도체 장치(521)의 그 밖의 구성은 이미 상술한 반도체 장치(514)와 기본적으로 마찬가지다. 또, 반도체 장치(521)는 예를 들면 반도체 장치(510, 514)의 제조 방법을 조합하여 제조 가능하다.
전력용 반도체 장치(521)에 의하면, 전력용 반도체 장치(510, 514)와 마찬가지의 효과가 얻어진다.
실시예 22.
도 126에 실시예 22에 따른 전력용 반도체 장치(522)를 설명하기 위한 평면도를 도시하고, 도 126에서의 127-127선의 단면도를 도 127에 도시하고, 도 126에서의 128-128선의 단면도를 도 128에 도시한다.
전력용 반도체 장치(522)는 반도체 장치(510)(도 79∼도 81 참조)와 반도체 장치(515)(도 105∼도 107 참조)를 조합한 구성을 갖고 있다. 구체적으로 설명하면, 반도체 장치(522)는, 반도체 장치(510)(도 79∼도 81 참조)에서 반도체 장치(515)(도 105∼도 107 참조)와 같이 p형층(620C)의 제2 부분(622)을 복수 형성한 구조를 갖고 있고, 반도체 장치(522)의 그 밖의 구성은 반도체 장치(510)와 기본적으로 마찬가지다. 즉, 반도체 장치(522)는 이미 상술한 반도체 장치(515)(도 105∼도 107 참조)에서 제1 내지 제3 절연체(710B, 720, 730)를 제거한 구조를 갖고 있으며, 반도체 장치(522)의 그 밖의 구성은 이미 상술한 반도체 장치(515)와 기본적으로 마찬가지다. 또, 반도체 장치(522)는 예를 들면 반도체 장치(510, 515)의 제조 방법을 조합하여 제조 가능하다.
전력용 반도체 장치(522)에 의하면, 전력용 반도체 장치(510, 515)와 마찬가지의 효과가 얻어진다.
실시예 23.
도 129에 실시예 23에 따른 전력용 반도체 장치(523)를 설명하기 위한 평면도를 도시하고, 도 129에서의 130-130선의 단면도를 도 130에 도시하고, 도 129에서의 131-131선의 단면도를 도 131에 도시한다.
전력용 반도체 장치(523)는 반도체 장치(510)(도 79∼도 81 참조)와 반도체 장치(516)(도 108∼도 110 참조)를 조합한 구성을 갖고 있다. 구체적으로 설명하면, 반도체 장치(523)는, 반도체 장치(510)(도 79∼도 81 참조)에서 p형층(620C)을 반도체 장치(516)(도 108∼도 110 참조)의 p형층(620E)으로 바꾼 구조를 갖고 있으며, 반도체 장치(523)의 그 밖의 구성은 이미 상술한 반도체 장치(510)와 기본적으로 마찬가지다. 즉, 반도체 장치(523)는 이미 상술한 반도체 장치(516)(도 108∼도 110 참조)에서 제1 내지 제3 절연체(710C, 720, 730)를 제거한 구조를 갖고 있으며, 반도체 장치(523)의 그 밖의 구성은 이미 상술한 반도체 장치(516)와 기본적으로 마찬가지다. 또, 반도체 장치(523)는 예를 들면 반도체 장치(510, 516)의 제조 방법을 조합하여 제조 가능하다.
전력용 반도체 장치(523)에 의하면, 전력용 반도체 장치(510, 516)와 마찬가지의 효과가 얻어진다.
실시예 24.
도 132에 실시예 24에 따른 전력용 반도체 장치(524)를 설명하기 위한 평면도를 도시하고, 도 132에서의 133-133선의 단면도를 도 133에 도시하고, 도 132에서의 134-134선의 단면도를 도 134에 도시한다.
전력용 반도체 장치(524)는 반도체 장치(510)(도 79∼도 81 참조)와 반도체 장치(517)(도 111∼도 113 참조)를 조합한 구성을 갖고 있다. 구체적으로 설명하면, 반도체 장치(524)는, 반도체 장치(510)(도 79∼도 81 참조)에서 p형층(620C)을 반도체 장치(517)(도 111∼도 113 참조)의 p형층(620F)으로 바꾼 구조를 갖고 있으며, 반도체 장치(524)의 그 밖의 구성은 반도체 장치(510)와 기본적으로 마찬가지다. 즉, 반도체 장치(524)는 반도체 장치(517)(도 111∼도 113 참조)에서 제1 내지 제3 절연체(710C, 720, 730)를 제거한 구조를 갖고 있으며, 반도체 장치(524)의 그 밖의 구성은 반도체 장치(517)와 기본적으로 마찬가지다. 또, 반도체 장치(524)는 예를 들면 반도체 장치(510, 517)의 제조 방법을 조합하여 제조 가능하다.
전력용 반도체 장치(524)에 의하면, 전력용 반도체 장치(510, 517)와 마찬가지의 효과가 얻어진다.
실시예 25.
도 135 및 도 136에 실시예 25에 따른 반도체 장치(525)를 설명하기 위한 단면도를 도시한다. 또, 도 135 및 도 136은 예를 들면 도 3 및 도 4에 대응한다. 전력용 반도체 장치(525)는 이미 상술한 반도체 장치(501)(도 3 및 도 4 참조)에서 n+형 기판(600)을 p형의 불순물을 고농도로 포함한 P+형의 실리콘 기판(600B)으로바꾼 구성을 갖고 있으며, 반도체 장치(525)의 그 밖의 구성은 반도체 장치(501)와 기본적으로 마찬가지다. 즉, 반도체 장치(525)는 전력용 반도체 소자(800)로서 IGBT(Insulated Gate Bipolar Transistor)를 포함하고 있다. 이러한 반도체 장치(525)에 의해서도 반도체 장치(501)와 마찬가지의 효과가 얻어진다.
또, 반도체 장치(525)는 소위 버퍼를 갖지 않는 구조(non-punchthrough(NPT) 구조)이지만, 이것을 P+형 기판(600B)과 에피택셜층(610)과의 사이에 버퍼로서의 n+형층을 형성한 구조(punchthrough(PT) 구조)로 변형할 수도 있다. 또한, 반도체 장치(502∼524)에 IGBT를 적용할 수도 있다. 또한, 반도체 장치(501∼525)에서의 상술한 내압 구조 등은, 예를 들면 인버터나 그 구동 회로, 보호 회로 등을 하나의 칩으로 내장한 HVIC(High Voltage Integrated Circuit) 등으로 응용 가능하다.
실시예 1∼25의 변형예.
전력용 반도체 장치(501∼525)의 요소는 상술한 예 외에도 다양하게 조합이 가능하다. 예를 들면, p형층(620C)(예를 들면 도 60 및 도 61 참조) 및 p형층(620D)(예를 들면 도 100 및 도 101 참조)의 제1 부분(621)을 p 베이스층(621B)(예를 들면 도 46 및 도 47 참조)으로 바꾸어도 되며, 그와 같은 반도체 장치에 의해서도 이미 상술한 효과가 얻어진다.
또한, 전력용 반도체 장치(501) 등에 있어서 반도체의 도전형을 교체해도 마찬가지의 효과가 얻어진다. 즉, 예를 들면 반도체 장치(501)의 전력용 반도체 소자(800)로서 p 채널형의 파워 MOSFET를 적용할 수도 있다.
또한, 게이트 절연막(840)에 산화 실리콘 이외의 절연체도 적용 가능하고, 그와 같은 경우를 감안하면 전력용 반도체 소자(800)는 MIS(Metal Insulator Semiconductor)형 트랜지스터 구조를 포함하고 있다고 할 수 있다.
또한, 알루미늄 전극과 실리콘과의 사이, 예를 들면 게이트 알루미늄 전극(812)과 게이트 폴리실리콘 전극(811)과의 사이에 배리어 메탈을 삽입해도 되며, 이에 따라 접합 저항이 저하하므로 특성 향상을 꾀할 수 있다.
또한, 반도체 재료 및 절연체 재료는 상술한 예시의 실리콘 및 산화 실리콘에 한정되지 않는다. 또한, 전극(811, 811B)을 폴리실리콘 이외의 전극 재료, 예를 들면 W-Si나 Al 등으로 형성해도 되며, 드레인 전극(830)을 Ti/Ni/Au 합금 이외의 전극 재료, 예를 들면 Ti/Ni/Ag 합금이나 Al/Mo/Ni/Au 합금으로 형성해도 상관없다. 이들 경우에도 이미 상술한 효과가 얻어진다.
본 발명에 의하면, 사진 제판 공정을 삭멸 가능함과 동시에 이러한 공정 삭감에 기인한 내압의 저하를 개선할 수 있다.

Claims (3)

  1. 중앙 영역 및 외주 영역을 갖는 소자 배치부 내에 전력용 반도체 소자를 포함하는 전력용 반도체 장치에 있어서,
    상기 중앙 영역과 상기 외주 영역에 걸쳐 형성된 주면(主面)을 포함하는 제1 도전형의 제1 반도체층과,
    상기 중앙 영역 내에 제1 개구를 갖고 상기 주면 위에 형성되어 있으며, 상기 제1 개구를 이루는 측면을 포함하는 제1 절연체와,
    상기 제1 개구를 좁히도록 상기 제1 절연체의 상기 측면 위에 형성된 제2 절연체와,
    상기 주면 내에 형성된, 상기 제1 도전형과는 반대인 제2 도전형의 제2 반도체층
    을 포함하며,
    상기 제2 반도체층은, 상기 중앙 영역 내에서 상기 전력용 반도체 소자의 일부를 이루고 상기 제1 절연체에 대향하도록 상기 외주 영역의 측으로 연장하는 제1 부분을 포함하고,
    상기 전력용 반도체 장치는,
    상기 주면 중에서 상기 제1 부분의 형성 영역 내에 형성되어 있고, 상기 제1 부분의 상기 형성 영역 중에서 상기 중앙 영역 내에서 상기 전력용 반도체 소자의 다른 일부를 이루고 상기 제2 절연체에 대향하도록 상기 외주 영역의 측으로 연장하는 상기 제1 도전형의 제3 반도체층
    을 더 포함하는 전력용 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 절연체는, 상기 제2 반도체층의 상기 제1 부분의 외측에 형성되어 상기 주면에 이르는 적어도 하나의 제2 개구를 더 포함하며,
    상기 제2 반도체층은, 상기 적어도 하나의 제2 개구에 대향하여 상기 주면 내에 형성된 상기 제2 도전형 중 적어도 하나의 제2 부분
    을 더 포함하는 전력용 반도체 장치.
  3. 제2항에 있어서,
    상기 적어도 하나의 제2 부분은, 상기 제1 부분과 이격되어 형성되어 있지만, 상기 전력용 반도체 장치의 동작 시에는 상기 적어도 하나의 제2 부분 부근의 공핍층이 상기 제1 부분 부근의 공핍층에 연결되도록 형성되어 있는 전력용 반도체 장치.
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