JPH06326928A

JPH06326928A - 固体撮像装置および固体撮像装置の駆動方法

Info

Publication number: JPH06326928A
Application number: JP5115917A
Authority: JP
Inventors: Haruhisa Ando; 治久安藤; Toshibumi Ozaki; 俊文尾崎; Hajime Akimoto; 秋元　　肇; Hiroshi Hatae; 博波多江; Katsutaka Kimura; 勝高木村; Haruhiko Tanaka; 治彦田中; Akira Sato; 朗佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-05-18
Filing date: 1993-05-18
Publication date: 1994-11-25

Abstract

(57)【要約】【目的】垂直ＣＣＤの暗電流のばらつきに起因する固
定パターン雑音を抑圧した固体撮像装置を提供すること
にある。【構成】受光部１０１で光電変換された信号電荷のう
ち、選択された行のホトダイオードの信号電荷を、垂直
ＣＣＤレジスタを介して水平ブランキング期間内に水平
ＣＣＤレジスタ１０７，１０８に転送するための構成、
および水平走査期間内に垂直ＣＣＤレジスタの全てのゲ
ート電圧を低レベルに固定するための電圧印加手段を備
える。【効果】垂直ＣＣＤの暗電流を低減し、固定パターン
雑音を抑圧することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各ホトダイオードに蓄
積された信号電荷をそれぞれ独立に出力信号として出力
する、いわゆる画素独立読み出しを行なうのに好適であ
り、また垂直ＣＣＤで発生するいわゆる暗電流のばらつ
きに起因する固定パターン雑音を抑圧したＳ／Ｎの高い
出力を得るのに好適な固体撮像装置および固体撮像装置
の駆動方法に関する。

【０００２】

【従来の技術】従来の固体撮像素子の構成は、例えば、
1991年テレビジョン学会年次大会講演予稿集 pp３３〜
３４に記載のように、図２６に示すようになってい
た。１フィールド期間中にホトダイオード１に蓄積され
た信号電荷はホトゲート２を介して垂直CCDレジスタ３
に転送される。垂直CCDレジスタ３に転送された信号電
荷は、垂直クロック入力端子４０、４１、４２、４３に
印加される外部パルスによって各垂直クロックゲート線
１０、１１、１２、１３が駆動されることにより、一水
平走査期間毎に水平CCDレジスタ５に送り込まれ、出力
アンプ６を介して外部に出力される。図２７はホトダイ
オードおよび垂直CCDレジスタの平面パターンを示した
ものである。ここで、１０および１２は第１層目のポリ
シリコンゲート電極、１１および１３は第２層目のポリ
シリコンゲート電極であり、図２６の１０〜１３にそれ
ぞれ対応している。１４〜１９はポリシリコンゲート電
極上に形成されるアルミニューム等から成る遮光膜の覆
われてない領域で、これを開口領域と呼ぶ。図２７にお
いて、A-A’線での断面図を図２８に、B-B’線での断面
図を図２９に示す。図２８において、２０のN型半導体
基板内に形成された２１のP型ウエル内にこれより高濃
度の２２、１２２のP型ウエルを、さらにその中にCCDチ
ャネルを形成する２３、１２３のN型不純物領域が設け
られている。また、２４はホトダイオードとなるN型不
純物領域であり、その上面に形成される２５のP+型不純
物領域は半導体表面で発生する暗電流を抑圧するために
設けられている。２３、１２３の片側に設けられた２
６、１２６のP型不純物領域は垂直CCDレジスタとホトダ
イオードとを分離するためのものである。CCDチャネル
上には２７、１２７のポリシリコンゲートが２９の酸化
膜等の絶縁膜を介して形成される。さらにその上面には
２８、１２８の遮光用のアルミニュウムが配置される。
また、２３と２４との対向する部分はゲート２７により
ポテンシャルが制御され、ホトダイオードの選択ゲート
として働く。

【０００３】図２９は図２７におけるB-B’線での断面
図を示したものである。ここで、１０〜２９の各要素は
図２６の各要素と同じものである。さらにその上面に形
成されるアルミニュウム等はここでは省略してある。図
３０は図２９における垂直CDD レジスタのチャネル電位
の時間変化を模式的に示したものである。まず、時刻t=
taにおいて第２層目のポリシリコンゲートに高レベル電
圧が印加され、各ホトダイオードからの信号電荷Qa,Qb,
Qc...が垂直CCDレジスタに移される。続いて、時刻t=tb
では各信号電荷はQa+Qb,Qc+Qd...というように２つの画
素信号が混合され、中間レベル電圧になった２つの転送
ゲート電極下に保持される。続いて、時刻t=tcでは各信
号電荷は次のゲートが中間レベル電圧となり３つの転送
ゲート電極下に保持される。続いて、時刻t=tdでは各信
号電荷は前のゲートが低レベル電圧に戻り２つの転送ゲ
ート電極下に保持される。この様にして、転送ゲートに
高レベル電圧が印加されて垂直CCDレジスタに読み込ま
れた信号電荷は、２つの画素信号が混合されて、転送ゲ
ートに中間レベル電圧と低レベル電圧の４相のクロック
パルスを交互に印加されながら水平CCDレジスタに転送
されていく。ここで信号電荷が水平ブランキング期間内
に垂直ＣＣＤレジスタ３を１段ずつ転送されるように、
上記クロックパルスは印加される。このように垂直ＣＣ
Ｄレジスタ３を駆動することにより、水平ＣＣＤレジス
タ５は水平ブランキング期間内に垂直ＣＣＤ３レジスタ
から信号電荷を受け渡され、さらに水平走査期間内に信
号電荷を出力することができる。

【０００４】図３１は別の従来例を示したものである。
これは図２６に示したCCD 撮像素子の垂直CCDレジスタ
の飽和電荷量を向上するために考案されたものであり、
１９８５年の国際固体素子会議（ISSCC）において、ア
イエスエスシーシー、ダイジェストオブテクニカルペー
パーズ、１００頁から１０１頁（ISSCC Digest of Tech
nical Papers, pp.100-101, Feb. 1985）にて報告され
たものである。図中、９０１はホトダイオードである。
９０２は垂直CCDレジスタのゲートであり、コンタクト
９０６を介してゲート線９０５に接続されており、ゲー
ト線９０５は垂直駆動回路９０３の出力端子と行選択回
路９０４の出力端子と接続されている。

【０００５】行選択回路９０４によって行選択された各
ホトダイオードの信号電荷は垂直CCD レジスタのチャネ
ル領域９０７に移され、水平走査期間中に、垂直駆動回
路９０３によって信号蓄積ゲート９０８に転送される。
９０８に転送された信号電荷は、水平ブランキング期間
に、スイッチゲート９０９を介して水平CCDレジスタ９
１０に転送され、水平走査期間中に水平CCDレジスタ９
１０から出力アンプ９１１を介して外部に出力される。
図３２は、垂直CCDレジスタから水平CCDレジスタへの転
送状態を示すためのCCDのチャネルポテンシャルを示し
たものである。(a)において行選択された信号電荷が垂
直CCDレジスタのチャネル内に移される。この時、信号
電荷は選択されたゲートの近傍に留まる必要はなくチャ
ネルの転送方向に延在してもよい。このことは垂直CCD
レジスタのゲート面積を広く使えることを意味し、従っ
て垂直CCDレジスタの飽和信号電荷量を大きくすること
が出来る。垂直CCDレジスタのチャネルに移された信号
電荷は、前に選択転送された信号電荷が水平CCDレジス
タから読み出されている間に、信号蓄積ゲート部に転送
されている。水平走査期間中に信号蓄積ゲート部に転送
完了した信号電荷はスイッチゲート９０９を介して水平
CCDレジスタに移され、次の水平走査期間に外部に読み
出されるわけである。この様なCCD撮像素子の垂直方向
の画素数は通常のテレビジョン方式であるNTSC方式にお
いては約５００である。図３２に示す４相の垂直クロッ
クの周波数は２.５MHz以上が必要であるが、水平CCDレ
ジスタの駆動周波数の整数倍あるいは整数分の一にえら
ばれる。これは、垂直クロックパルスの信号出力への飛
び込み雑音を周期的にして取り除き易くするためであ
る。本従来例における垂直ＣＣＤレジスタは、水平ＣＣ
Ｄ９１０が動作している水平走査期間中にも常時動作し
ているからである。

【０００６】

【発明が解決しようとする課題】上記従来の固体撮像素
子においては、動作時間の大半を占める水平走査期間
中、垂直ＣＣＤ内に電荷を蓄積、あるいは電荷を転送す
る必要がある。このためには垂直ＣＣＤゲートには低レ
ベル電圧と、これよりも大きい他の電圧とを印加せねば
ならず、このことが垂直ＣＣＤチャネル内で発生する、
いわゆる暗電流の増加原因になっていた。

【０００７】本発明の目的は、垂直ＣＣＤで発生するい
わゆる暗電流のばらつきに起因する固定パターン雑音を
抑圧し、Ｓ／Ｎの高い出力を得ることの可能な固体撮像
装置および固体撮像装置の駆動方法を提供することにあ
る。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の固体撮像装置においては、同一半導体基板
上に二次元状に形成された光電変換素子群と、各光電変
換素子群からの信号電荷を垂直方向に転送する垂直CCD
レジスタ群と、該垂直CCDレジスタ群の転送ゲートと共
用化された、あるいはこれと独立に設けられた、光電変
換素子群からの信号を垂直CCDレジスタ群に転送する選
択ゲートと、各垂直CCDレジスタ群からの信号を水平方
向に転送する水平読み出し部を有し、各垂直CCDレジス
タ群から水平読み出し部に電荷を転送する際には、該垂
直CCDレジスタ群の全段の転送ゲートの電圧を水平CCDレ
ジスタとは反対側から順次一本づつ低レベル電圧に設定
することにより行なう固体撮像装置において、各垂直CC
Dレジスタ群から水平読み出し部への電荷転送を水平ブ
ランキング期間内に行なわせる。

【０００９】

【作用】本発明においては、選択されたホトダイオード
１行分の信号電荷を垂直ＣＣＤレジスタのチャネル領域
全体に移した後、水平CCDレジスタから遠い方から垂直C
CDレジスタのチャネルを高速に空にすることによりこれ
らの信号電荷を水平CCDレジスタに転送する。これらの
動作を水平ブランキング期間内にすべて行うことによ
り、動作時間の大半を占める水平走査期間中、垂直ＣＣ
Ｄは信号電荷を取扱う必要がない。従ってこの期間中、
全ての垂直ＣＣＤゲートを暗電流の発生の少ない低レベ
ル電圧に固定することが可能となり、垂直ＣＣＤチャネ
ル内で発生する暗電流を低減することができる。これに
よりいわゆる暗電流のばらつきに起因する固定パターン
雑音を抑圧し、Ｓ／Ｎの高い画像出力を得ることが可能
になる。このようなことは、水平走査期間内に信号電荷
を垂直ＣＣＤ等の電荷蓄積領域に保持せねばならなかっ
た従来例においては、実現が不可能であった。

【００１０】

【実施例】（第１の実施例）以下、本発明の一実施例を
図１により説明する。図中、１０１はホトダイオードお
よび垂直CCDレジスタから成る受光部、１０２、１０３
は垂直走査回路とインターレース回路であり読み出され
るべきホトダイオード群の行選択を行なう。１０４、１
０５は垂直駆動パルス発生回路とそのパルス分配回路で
あり垂直ＣＣＤレジスタの転送動作を行なうためのもの
である。１０６は１０２、１０３からの行選択パルスと
１０４、１０５からの転送パルスを切り換えるためのス
イッチ回路である。１０７および１０８はそれぞれ第１
および第２の水平CCDレジスタであり、これらは１０
９、１１０の出力アンプにつながる。１０２〜１０６の
回路ブロックの集合体を１１２とすると、１０１の左側
にもこれと同じものを１０３のように対称に配置しても
良い。１０１の両側に駆動回路を設けることにより垂直
ＣＣＤレジスタのゲート線の遅延時間を小さくすること
ができる。

【００１１】図１を用いて本装置の動作を簡単に説明す
る。１０１の受光部で光電変換された信号電荷は水平ブ
ランキング期間に１０２、１０３により選択された１行
分のホトダイオードの信号電荷が垂直ＣＣＤレジスタに
転送される。転送された信号電荷は垂直CCDレジスタの
転送方向に伸びたチャネル内に延びて分布している。次
いで、１０４、１０５から駆動パルスが垂直CCDレジス
タの各転送ゲートに順次印加されることにより垂直CCD
レジスタに存在する信号電荷は第１の水平CCDレジスタ
に転送される。さらに既に選択されたホトダイオードの
行に隣接した別のホトダイオードの行が同様に選択され
垂直CCDレジスタから第２の水平CCDレジスタに転送され
る。以上、水平ブランキング期間内に水平CCDレジスタ
に移された信号電荷は、水平走査期間内に水平CCDレジ
スタを駆動することにより出力アンプを経て画像信号と
して外部に出力される。この様にして、各画素の信号を
混合することなく独立に読み出すことができる。以下の
説明では本撮像装置を各部に分けて順に詳細に述べる。

【００１２】図２は本発明の撮像装置の受光部の平面パ
ターンを示したものである。図中、２０１はホトダイオ
ード、２０２は第１層目のポリシリコンゲート、２０３
は第２層目のポリシリコンゲートである。従来例の平面
図である図２４と比べると良く分かるようにゲートの構
成が簡単であり、一つのホトダイオードに一つのゲート
が対応するように配置することができ、素子の集積度の
向上が容易になる。本実施例においては、ゲート間の重
なり領域も大幅に減少するのでゲート配線容量も減少し
素子の駆動も容易になる。同図における断面構造を図３
および図４を用いて詳しく説明する。

【００１３】図３は、図２のA-A'線における断面図を示
したものである。ここで、２０〜２２１の各要素は従来
例の図２８とおなじものである。唯一異なる点は２２２
の不純物領域を設けることにより紙面に垂直方向に電位
勾配を持たせるようにしたことである。この電位勾配に
ついて図４および図５を用いて説明する。

【００１４】図４は図２のB-B'線における断面図を示し
たものであり、垂直CCDレジスタの断面図である。２０
のN型半導体基板内に形成された２１のP型ウエル内にこ
れより高濃度の２２のP型ウエルを、さらにその中にCCD
チャネルを形成する２３のN型不純物領域が設けられて
いる。２２２はP型不純物領域であり図の様に濃度勾配
を持たせることにより、右向きの電位勾配すなわち電界
を発生させることが出来る。CCDチャネル上には２０２
〜２０７のポリシリコンゲートが２９の酸化膜等の絶縁
膜を介して形成される。本実施例では２２２の不純物領
域はP型としたが、不純物の濃度分布を転送方向に対し
て反対向きとすればN型であっても良いことは自明であ
る。

【００１５】図５は図４の垂直CCDレジスタのポテンシ
ャル状態を示したものである。まず時刻t=t1では垂直CC
Dレジスタの全てのゲート電極に中間レベル電圧が印加
されている。ここで各ゲートの下のポテンシャルが傾き
を持っているのは図４の不純物領域２２２による効果で
ある。次いで時刻t=t2においては、行選択されるゲート
に高レベル電圧が印加されホトダイオードからの信号電
荷が垂直CCDレジスタに読み込まれる。この例では図４
におけるゲート２０５が選択されるゲートとした。時刻
t=t3では再び選択ゲートの電圧を中間レベル電圧に戻
し、この時、信号電荷は必ずしも読み出されたゲート下
に留まることなく垂直CCDレジスタのチャネル内に拡が
る。垂直CCDレジスタ内に移された信号電荷は、図４に
おけるゲート２０３、２０４、２０５...を低レベル電
圧に下げることにより、それぞれのゲートに対応した場
所のポテンシャルが順次低下し、その結果信号電荷が右
方向、すなわち水平CCDレジスタに転送される。以上の
動作を水平ブランキング期間に行なわれるようにするこ
とにより、出力画像信号は垂直CCDレジスタのゲートパ
ルスの飛び込み雑音の影響を受けない。

【００１６】図６は水平ブランキング期間の動作タイミ
ングを示したものである。例えば、２行分の信号を独立
に読み出したい場合には、ある行の信号を垂直CCDレジ
スタに移し、垂直ＣＣＤレジスタから高速に１つの水平
CCDレジスタに転送する。転送完了後、最初に選択した
行と隣接した別の行の信号を垂直CCDレジスタに移し、
垂直ＣＣＤレジスタから高速に先ほどとは別の水平CCD
レジスタに転送する。このように独立した２行分の信号
を２つの水平CCDレジスタに転送して、その後、水平走
査期間に信号が出力される訳である。ここで、垂直CCD
レジスタの転送時間について考える。図６から垂直CCD
レジスタの転送にかけられる時間は５μs、また垂直CCD
レジスタの転送段数を５００とすると、１段当りにかけ
られる時間は１０nsである。ところで、転送時間,Tは次
式で表現される。

【００１７】 T=L／（μ・E）（１）ここで、Lは垂直CCDレジスタのチャネル長、μは電荷の
移動度、Eは転送方向の電界強度である。例えば、L=5
(μm)、μ=1000 (cm2／V・s)、E=1(V)／5(μm)=2(kV／c
m)とすると、T=0.25 (ns)と求まり、１段当りにかけら
れる時間である１０nsより十分小さく出来ることが分か
る。ここで電界強度Eは、図５のポテンシャル図に示し
たものであり、図４における不純物領域２２２の量で決
定できる。この不純物イオンの打ち込み量は１x１０¹¹c
m-²程度の値で良い。

【００１８】以上、垂直CCDレジスタ自身の動作原理に
ついて説明した。既に述べたように垂直CCDレジスタの
１段当りの転送時間は１０nsであり、これを駆動するに
は１００MHzの高速な走査回路が必要となる。この様な
高速走査回路も実現不可能ではないが、駆動の容易さを
考えると素子の外部からは１０MHz程度で動作させるよ
うにしたい。この点に関して考案したのが図７および図
８である。

【００１９】図７は垂直CCDレジスタの駆動パルス波形
を示したものである。ここでL-1,L-2,L-3...は垂直CCD
レジスタのゲートにかかるパルスであり、これらのパル
ス群に挿入されたタイミング位置は図５の状態図に対応
させてある。セットパルスの投入によって各パルスが低
レベル電圧から中間レベル電圧にセットされる。時刻t=
t2ではホトダイオードの信号を選択する高レベルパルス
が印加される。垂直CCDレジスタの転送に寄与する各パ
ルスの立ち下がりのタイミングは、その上に示す入力パ
ルスl-1,l-2,l-3...の立ち上がり端で決める。ここで入
力パルスl-1,l-2,l-3...はパルスが相互に重なっていて
も良いことに注意されたい。このことは、走査回路の駆
動周波数が低くても、その出力パルスを遅延時間の異な
る複数の遅延要素を用いて立ち上がり時刻の差の小さい
入力パルス列が出来ることを意味する。

【００２０】図８は図７の垂直CCDレジスタの駆動パル
ス波形を発生するための回路ブロック図である。図中、
１０２、１０３は垂直走査回路とインターレース回路で
あり読み出されるべきホトダイオード群の行選択を行な
う。垂直走査回路１０２から１H時間（水平ブランキン
グ期間と水平走査期間の和）毎に出力３０１が順次選ば
れ、１０３のインターレース回路によって奇数フィール
ドではL-1とL-2,L-3とL-4,...と選ばれ、偶数フィール
ドではL-1,L-2とL-3、L-4とL-5,...というように出力端
子３０２が選ばれる。１０４、１０５は垂直駆動パルス
発生回路とそのパルス分配回路であり垂直ＣＣＤレジス
タの転送動作を行なう為のものである。例えば１０４の
垂直駆動パルス発生回路の出力端子３０９に１０MHz
（すなわち１００ns周期）のシフトパルスが出力される
と、次段に設けたパルス分配回路１０５によって順次遅
延を受ける。ここで３０３は遅延素子であり、その遅延
時間を１０nsと選ぶと実質的に１００MHzのパルス列を
得ることが出来る。１０６は１０２、１０３からの行選
択パルスと１０４、１０５からの転送パルスを切り換え
るためのスイッチ回路群であり、３０４はスイッチ回路
である。また、端子３０５は図７におけるセットパルス
の入力端子である。３０６は１０６のスイッチ回路群の
出力端子であり、垂直CCDレジスタのゲートに接続され
る。１０２あるいは１０４は通常の走査回路であり、例
えば、１９８０年テレビジョン学会全国大会講演予稿集
pp．２５〜２６に記載の様なMOSトランジスタを用いた
低電力低雑音の走査回路を適用しても良い。インターレ
ース回路１０３は特願昭５９−２６８４７０に記載した
回路を適用することが出来る。また、インターレース動
作が不必要な用途においてはインターレース回路は必ず
しも無くてもよい。図８における遅延素子及びスイッチ
回路については以下に詳しく述べる。

【００２１】図９〜図１２は図８における３０３の遅延
素子の具体例を示したものである。図９はCMOS（Comple
mentary Metal Oxide Semiconductor) トランジスタの
インバータ２段構成による遅延素子の回路構成である。
入力端子４０１に入力されたパルスはＮチャネルのMOS
トランジスタ４０３とＰチャネルのMOSトランジスタ４
０２とからなるインバータを介して４０８の出力端子に
出力され、その出力はＮチャネルのMOSトランジスタ４
０５とＰチャネルのMOSトランジスタ４０４とからなる
インバータを介して４０６の出力端子に出力される。こ
こで４０７はこれら２つのインバータの電源電圧であ
る。この回路の遅延時間は２つのインバータの遅延時間
の和で決まる。

【００２２】図１０は遅延素子の別の具体例を示したも
のである。各要素は図９とほとんど同じであるが、４０
９の抵抗を端子４０８と４１０との間に挿入した点が異
なる。抵抗４０９によって遅延時間を調整することが出
来る。

【００２３】図１１は遅延素子の別の具体例を示したも
のである。各要素は図１０とほとんど同じであるが、４
０９の抵抗の代りにＮチャネルMOSトランジスタ４１１
を端子４０８と４１０との間に挿入した点が異なる。MO
Sトランジスタ４１１のチャネル抵抗によって遅延時間
を調整することが出来る。

【００２４】図１２は遅延素子の別の具体例を示したも
のである。各要素は図１０とほとんど同じであるが、４
０９の抵抗の代りにＰチャネルMOSトランジスタ４１２
を端子４０８と４１０との間に挿入した点が異なる。MO
Sトランジスタ４１２のチャネル抵抗によって遅延時間
を調整することが出来る。図１１および図１２において
はトランジスタ４１１、４１２のゲート電圧を固定とし
たが外部から制御するようにしても良い。

【００２５】図１３は図８における３０４のスイッチ回
路の具体例を示したものであり、図１４はこれに対応す
るパルス波形を示したものである。まずセットパルスが
５０６に入力されるとＰチャネルトランジスタ５０７が
導通状態になり５１１の電源電圧が出力端子５０８に印
加される。ここで５１１の電圧は中間レベル電圧であ
り、通常は０Ｖに設定される。５０９は垂直CCDレジス
タのゲート線容量である。端子５０１には行選択パルス
が印加された時には、５０５からのパルスが有効に働き
出力端子５０８に高レベル電圧が印加され、５０５から
のパルスが中間レベル電圧に戻ると出力端子の電圧も中
間レベル電圧に戻る。垂直駆動パルス発生回路とそのパ
ルス分配回路からの出力が端子５０３に入力されるとＮ
チャネルトランジスタ５０４が導通し出力端子５０８は
５１０の電源電圧である低レベル電圧に設定される。こ
の様にして、垂直CCDレジスタのゲートに３値レベルの
パルスが印加されるわけである。

【００２６】図１５は、図８の実施例と同様に、図７の
垂直CCDレジスタの駆動パルス波形を発生するための回
路ブロック図である。図８と殆ど同じ構成であるが、１
０５のパルス分配回路を構成する遅延素子を３０３を１
段構成にしたことである。遅延素子は図１０から１２に
示した構成において抵抗あるいはMOSトランジスタのチ
ャネル抵抗を適当に選ぶことにより設定できる。

【００２７】図１６は本発明の撮像装置の受光部の平面
パターンを示したものである。図中、２０１はホトダイ
オード、２０２は第１層目のポリシリコンゲート、２０
３は第２層目のポリシリコンゲートである。ここで６０
１はゲート下に打ち込むＰ型不純物領域のマスクパター
ンを示している。この様にチャネルの転送方向に沿って
打ち込まれる不純物領域の幅を減少させることによりチ
ャネルポテンシャルに傾斜を持たせることが出来る。こ
の不純物層は図４における２２２の領域に対応する。こ
のようにして、マスク形状の工夫により、たった１回の
イオン打ち込みで転送ゲート下の電界を生み出すことが
出来る。

【００２８】図１７は本発明の撮像装置の受光部の別の
平面パターンを示したものである。図中、２０１、２０
２、２０３は図１６と同じものである。ここで６０２は
ゲート下に打ち込むＮ型不純物領域のマスクパターンを
示している。この様にチャネルの転送方向に沿って打ち
込まれる不純物領域の幅を減少させることによりチャネ
ルポテンシャルに傾斜を持たせることが出来る。この不
純物層は図４における２２２の領域に対応する。このよ
うにして、マスク形状の工夫により、たった１回のイオ
ン打ち込みで転送ゲート下の電界を生み出すことが出来
る。

【００２９】図１８は本発明の撮像装置の受光部の別の
平面パターンを示したものである。図中、２０１、２０
２、２０３図１６と同じものである。７０２はアルミニ
ューム等の金属層であり、コンタクト穴７０１を介して
２０２の第１層目のポリシリコンゲートに電気的に接続
されている。７０４はアルミニューム等の金属層であ
り、コンタクト穴７０３を介して２０３の第２層目のポ
リシリコンゲートに電気的に接続されている。この様
に、水平方向に金属層でポリシリコンゲートをショート
することにより配線抵抗を格段に下げることが出来、垂
直CCDレジスタのゲート遅延時間を充分下げることが出
来る。また、コンタクト穴の位置は垂直CCDレジスタの
チャネル位置から外すことができるので、コンタクト穴
におけるアルミニウム配線層とポリシリコンゲートの反
応に起因するチャネルポテンシャルの変動の心配も無
い。さらにこの一層の金属層のパターンで垂直CCDレジ
スタのゲートを覆うこともできるので、不必要な光が垂
直CCDレジスタのチャネルに入るのを防止することもで
きる。なお垂直CCDレジスタの遮光を確実に行なうため
に、さらに第２層目の金属層を垂直ＣＣＤレジスタ状に
配置してもよい。

【００３０】図１９は本発明の撮像装置の受光部の別の
平面パターンを示したものである。ここで、１０および
１２は第１層目のポリシリコンゲート電極、１１および
１３は第２層目のポリシリコンゲート電極であり２０１
はホトダイオードを示す。図１９において、B-B’線で
の断面図を図２０に示す。

【００３１】図２０は垂直CCDレジスタ部の断面図であ
る。２０のN型半導体基板内に形成された２１のP型ウエ
ル内にこれより高濃度の２２のP型ウエルを、さらにそ
の中にCCDチャネルを形成する２３のN型不純物領域が設
けられている。CCDチャネル上には６１１〜６２２のポ
リシリコンゲートが２９の酸化膜等の絶縁膜を介して形
成され、６１１と６１２、６１３と６１４のポリシリコ
ンゲートを７１１、７１３のように接続して用いる。P
型不純物領域の２２２は第１層目のポリシリコンゲート
６１２、６１４、６１６...をマスクにして自己整合的
に形成される。接続された２層のポリシリコンゲートは
右向きの電位勾配すなわち電界を発生させることが出来
る。

【００３２】図２１は図２０の垂直CCDレジスタのポテ
ンシャル状態を示したものである。まず時刻t=t1では垂
直CCDレジスタの全てのゲート電極に中間レベル電圧が
印加されている。ここで各ゲートの下のポテンシャルが
階段状になっているのは図２０の不純物領域２２２によ
る効果である。実際にはポテンシャル形状は矩形状では
なく角が取れ滑らかになるのであるが、図面上簡略化の
ために矩形状としている。時刻t=t2においては、行選択
されるゲートに高レベル電圧が印加されホトダイオード
からの信号電荷が垂直CCDレジスタに読み込まれる。こ
の例では図２０におけるゲート６１７および６１８が選
択されるゲートとした。時刻t=t3では再び選択ゲートの
電圧を中間レベル電圧に戻し、この時、信号電荷は必ず
しも読み出されたゲート下に留まることなく垂直CCDレ
ジスタのチャネル内に拡がる。垂直CCDレジスタ内に移
された信号電荷は、図２０におけるゲート端子７１１、
７１３、７１５...を低レベル電圧に下げることによ
り、それぞれのゲートに対応した場所のポテンシャルが
順次低下し、その結果信号電荷が右方向、すなわち水平
CCDレジスタに転送される。以上の動作を水平ブランキ
ング期間に行なわれるようにすることにより、ビデオ信
号は垂直CCDレジスタのゲートパルスの飛び込み雑音の
影響を受けないことは図４の場合と同様である。

【００３３】また本実施例において、動作時間の大半を
占める水平走査期間中、垂直ＣＣＤは信号電荷を取扱う
必要がない。従ってこの期間中、垂直走査回路１０２、
インターレース回路１０３垂直駆動パルス発生回路１０
４、パルス分配回路１０５、スイッチ回路１０６より成
る回路ブロックの集合体１１２から、全ての垂直ＣＣＤ
ゲートに低レベル電圧を印加することにより、垂直ＣＣ
Ｄチャネル内の電界を低減し、同チャネル内で発生する
暗電流を低減することができる。ここでこの低レベル電
圧を、従来から例えばアイトリプルイー、エレクトロン
デバイスレターズ、１９８０年、１３１頁から１３３頁
（IEEE Electron Device Letters, vol.1, no.7, pp.13
1-133, July, 1980）等で報告されているように、垂直
ＣＣＤレジスタのゲート下のゲート絶縁膜と半導体との
界面に伝導ホールを蓄積するのに十分な電圧とすること
により、このような暗電流の低減効果を著しく高めるこ
とが可能である。これによりいわゆる暗電流のばらつき
に起因する固定パターン雑音を抑圧し、Ｓ／Ｎの高い画
像出力を得ることが可能になる。なおここでは垂直ＣＣ
Ｄレジスタがｎ型の埋め込みチャネルを有するために、
低レベル電圧は垂直ＣＣＤレジスタのゲート下のゲート
絶縁膜と半導体との界面に伝導ホールを蓄積するのに十
分な電圧としたが、垂直ＣＣＤレジスタがｐ型の埋め込
みチャネルを有する際には、これを垂直ＣＣＤレジスタ
のゲート下のゲート絶縁膜と半導体との界面に伝導電子
を蓄積するのに十分な電圧とすることによって同様な効
果を得ることができる。

【００３４】（第２の実施例）図２２は本発明の別の実
施例を示したものである。図中、１０１から１１２は図
１における各要素と同じものである。異なる点は８０１
の走査回路と８０６のスイッチ回路と１１１の電荷掃き
出し領域が付け加わったことである。８０６の詳細につ
いては図２４で改めて説明する。本実施例は信号の蓄積
時間を変えることにより感度を変えられるようにしたも
のである。

【００３５】始めに信号の蓄積期間を変える原理を簡単
に説明する。通常読み出される行を選択する前に８０１
の垂直走査回路によって任意行分先のホトダイオードの
行を選択し、垂直CCDレジスタ、第１及び第２の水平CCD
レジスタを介して電荷掃き出し領域１１１に転送する。
転送完了後に１０２、１０３の垂直走査回路およびイン
ターレース回路によって選択されるホトダイオードの行
の信号が垂直CCDレジスタを介して第１及び第２の水平C
CDレジスタに転送される。以上の動作は図２３にそのタ
イミングうを示したように水平ブランキング期間内に行
なわれる。続いて、水平走査期間中に第１及び第２の水
平CCDレジスタに転送された信号電荷は１０９、１１０
の出力アンプから外部に出力される。従って、信号の蓄
積時間は掃き出すために８０１の垂直走査回路によって
行選択されてから１０２、１０３の垂直走査回路および
インターレース回路によって行選択されるまでの時間と
なる。１０２、１０３の垂直走査回路およびインターレ
ース回路の動作タイミングを基準に考えると、８０１の
垂直走査回路の出力タイミングのみを変えることで信号
の蓄積時間を自由に変えることが出来る。

【００３６】図２４は図２２における８０６のスイッチ
回路の具体例を示したものである。図２２における垂直
走査回路８０１からの出力はＰチャネルトランジスタの
ゲート８２１に接続され、ゲート８２１が選ばれた時の
みドレイン線８２２に印加される高レベル電圧のパルス
が垂直ゲート線端子５０８に伝わるようにすることが出
来る。

【００３７】以上の実施例では水平レジスタとしてCCD
レジスタを用いた場合について説明したが、本発明の趣
旨を逸脱しない範囲で他の組み合せであっても良い。例
えば水平CCDレジスタの代りに、各垂直ＣＣＤレジスタ
毎に出力アンプを設けて、その出力を順次読み出すよう
にしても良い。

【００３８】本実施例においても、動作時間の大半を占
める水平走査期間中に垂直ＣＣＤが信号電荷を取扱う必
要がないことは、前述の第１の実施例と同様である。従
って本実施例においても、水平走査期間中に垂直走査回
路１０２、インターレース回路１０３垂直駆動パルス発
生回路１０４、パルス分配回路１０５、スイッチ回路１
０６より成る回路ブロックの集合体１１２から、全ての
垂直ＣＣＤゲートに低レベル電圧を印加することによ
り、垂直ＣＣＤチャネル内の電界を低減し、同チャネル
内で発生する暗電流を低減することにより、暗電流のば
らつきに起因する固定パターン雑音を抑圧し、Ｓ／Ｎの
高い画像出力を得ることが可能であることは明らかであ
る。

【００３９】（第３の実施例）図２５は本発明の別の実
施例を示す素子構成図である。図中、１０１〜１１２は
図１の実施例と同じものである。異なる点は９５０〜９
５５が追加されたことである。１０７及び１０８の水平
CCDレジスタは、１０１の受光領域の画素数が５００
（垂直）ｘ８００（水平）とすると、約１４ＭＨｚのク
ロックで動作する。一方、１０４の垂直駆動パルス発生
回路の入力クロックは１０５のパルス分配回路により垂
直CCDレジスタのゲート線に自由に高速パルスを発生さ
せることが出来る。従って、水平CCDレジスタの駆動パ
ルスを垂直駆動パルス発生回路の入力に用いることも出
来る。図中、９５０のパルス切替器の入力端子９５１に
例えば１４MHzの基準パルスが連続的に印加されている
とする。９５２の制御端子に水平走査期間の始まりを示
す信号が入力されると１０７、１０８の水平CCDレジス
タのクロック線に接続される端子９５４、９５５に基準
パルスと同じ周波数のパルスが出力される。次いで、水
平走査期間の終り即ち水平ブランキング期間の始まりを
示す信号が９５２の端子に入力されると、９５４、９５
５の端子にはパルスが停止し、１０４の垂直駆動パルス
発生回路の入力クロック端子９５３に基準パルスと同じ
周波数のパルスが出力される。このように、一つの連続
クロックを有効に使うことが出来るので、装置の駆動を
容易にすることができる。また、９５０のパルス切替器
には駆動能力を上げるためのエミッタフォロワ回路等の
バッファ回路を含んでいても良いし、出力パルス電圧を
変えられるようにしても良い。

【００４０】本実施例においても、動作時間の大半を占
める水平走査期間中に垂直ＣＣＤが信号電荷を取扱う必
要がないことは、前述の第１，第２の実施例と同様であ
る。従って本実施例においても、水平走査期間中に回路
ブロックの集合体１１２から、全ての垂直ＣＣＤゲート
に低レベル電圧を印加することにより、垂直ＣＣＤチャ
ネル内の電界を低減し、同チャネル内で発生する暗電流
を低減することにより、暗電流のばらつきに起因する固
定パターン雑音を抑圧し、Ｓ／Ｎの高い画像出力を得る
ことが可能であることは明らかである。

【００４１】

【発明の効果】本発明によれば、垂直ＣＣＤで発生する
いわゆる暗電流を低減し、この暗電流のばらつきに起因
する固定パターン雑音に対して高いＳ／Ｎを有する固体
撮像装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す撮像装置の構成図。

【図２】本発明の実施例を示す素子平面図。

【図３】本発明の実施例を示す素子断面図。

【図４】本発明の実施例を示す素子断面図。

【図５】図４における信号電荷に対するポテンシャル
図。

【図６】本発明の実施例を示す動作タイミング図。

【図７】本発明の垂直CCDレジスタの駆動パルス波形。

【図８】本発明の垂直CCDレジスタの駆動回路。

【図９】図８における遅延素子の回路構成。

【図１０】図８における遅延素子の回路構成。

【図１１】図８における遅延素子の回路構成。

【図１２】図８における遅延素子の回路構成。

【図１３】図８におけるスイッチ回路構成。

【図１４】図１３に対応するパルス波形。

【図１５】本発明の垂直CCDレジスタの別の駆動回路。

【図１６】本発明の撮像装置の受光部の平面パターン
図。

【図１７】本発明の撮像装置の受光部の別の平面パター
ン図。

【図１８】本発明の撮像装置の受光部の別の平面パター
ン図。

【図１９】本発明の撮像装置の受光部の別の平面パター
ン図。

【図２０】本発明の撮像装置の垂直CCDレジスタ部の断
面図。

【図２１】図２０における信号電荷に対するポテンシャ
ル図。

【図２２】本発明の別の実施例を示す撮像装置の構成
図。

【図２３】図２２の実施例に対する動作タイミング図。

【図２４】本発明の垂直CCDレジスタの駆動回路図。

【図２５】本発明の別の実施例を示す撮像装置の構成
図。

【図２６】従来の撮像装置の構成図。

【図２７】従来の素子平面図。

【図２８】図２７におけるA-A’部の素子断面図。

【図２９】図２７におけるB-B’部の素子断面図。

【図３０】図２９における信号電荷に対するポテンシャ
ル図。

【図３１】従来の別の撮像装置の構成図。

【図３２】図３１における信号電荷に対するポテンシャ
ル図。

【符号の説明】

１０１…受光部、１０２…垂直走査回路、１０３…イン
ターレース回路、１０４…垂直駆動パルス発生回路、１
０５…パルス分配回路、１０６…スイッチ回路、１０７
…第１の水平CCDレジスタ、１０８…第２の水平CCDレジ
スタ、１０９および１１０…出力アンプ、１１１…不必
要な電荷を外部に取り出すためのドレイン領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者波多江博東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者木村勝高東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者田中治彦東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者佐藤朗東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】同一半導体基板上に二次元状に形成された
光電変換素子群と、該光電変換素子群からの信号電荷を垂直方向に転送する
垂直ＣＣＤレジスタ群と、該垂直ＣＣＤレジスタ群の転送ゲートと共用化された、
あるいはこれと独立に設けられた、該光電変換素子群か
らの信号を該垂直CCDレジスタ群に転送する選択ゲート
と、該垂直ＣＣＤレジスタ群からの信号を水平方向に転送す
る水平ＣＣＤレジスタを有し、該垂直ＣＣＤレジスタ群から該ＣＣＤレジスタに電荷を
転送する際には、該垂直ＣＣＤレジスタ群の全段の転送
ゲートの電圧を該水平ＣＣＤレジスタとは反対側から順
次一本づつ低レベル電圧に設定することにより行なう固
体撮像装置において、上記垂直ＣＣＤレジスタ群から上記水平ＣＣＤレジスタ
への電荷転送を水平ブランキング期間内に行なわせる駆
動回路を有することを特徴とする固体撮像装置。
【請求項２】請求項１項記載の固体撮像装置において、
水平走査期間中に、上記垂直ＣＣＤレジスタの全てのゲ
ート電圧を低レベル電圧に固定するための低レベル電圧
印加手段を具備することを特徴とする固体撮像装置。
【請求項３】請求項２項記載の固体撮像装置において、
上記低レベル電圧は、上記垂直ＣＣＤレジスタがｎ型の
埋め込みチャネルを有する際には該垂直ＣＣＤレジスタ
のゲート下のゲート絶縁膜と半導体との界面に伝導ホー
ルを蓄積するのに十分な電圧であり、該垂直ＣＣＤレジ
スタがｐ型の埋め込みチャネルを有する際には該垂直Ｃ
ＣＤレジスタのゲート下のゲート絶縁膜と半導体との界
面に伝導電子を蓄積するのに十分な電圧であることを特
徴とする固体撮像装置。
【請求項４】請求項１項記載の固体撮像装置において、
上記駆動回路は垂直走査回路とその走査回路出力を分配
する回路から成ることを特徴とする固体撮像装置。
【請求項５】請求項４項記載の固体撮像装置において、
上記分配回路は遅延回路を含むことを特徴とする固体撮
像装置。
【請求項６】請求項５項記載の固体撮像装置において、
上記遅延回路は相補型MOSトランジスタから成る反転増
幅器から成ることを特徴とする固体撮像装置。
【請求項７】請求項４項記載の固体撮像装置において、
同一の基準入力パルスを垂直走査回路と時間的に分割し
て、垂直走査回路と同様に駆動される水平電荷読み出し
部の駆動回路を設けたことを特徴とする固体撮像装置。
【請求項８】請求項１項記載の固体撮像装置において、
信号電荷掃き出し用の行選択走査回路を設けたことを特
徴とする固体撮像装置。
【請求項９】請求項１項記載の固体撮像装置において、
上記垂直ＣＣＤレジスタの複数の転送チャネルには、上
記水平ＣＣＤレジスタへ向かって信号電荷が流れ易い向
きの電位勾配をつけたことを特徴とする固体撮像装置。
【請求項１０】請求項９項記載の固体撮像装置におい
て、上記垂直ＣＣＤレジスタにおける複数の転送チャネ
ルへの不純物イオン打ち込み量を位置によって変えるこ
とにより、上記電位勾配をつけたことを特徴とする固体
撮像装置。
【請求項１１】請求項９項記載の固体撮像装置におい
て、上記垂直ＣＣＤレジスタにおける複数の転送チャネ
ルへの不純物イオン打ち込みマスクの形状を、垂直ＣＣ
Ｄ内を転送される信号電荷の方向に添って実効的な不純
物イオン打ち込み量を変化させる形状とすることによ
り、上記電位勾配をつけたことを特徴とする固体撮像装
置。
【請求項１２】請求項１項記載の固体撮像装置におい
て、上記垂直ＣＣＤレジスタの転送ゲート上に金属配線
層を設け、該転送ゲートと金属配線層との接触箇所を該
垂直ＣＣＤレジスタのチャネル領域以外のみに設けたこ
とを特徴とする固体撮像装置。
【請求項１３】同一半導体基板上に二次元状に形成され
た光電変換素子群と、該光電変換素子群からの信号電荷を垂直方向に転送する
垂直ＣＣＤレジスタ群と、該垂直ＣＣＤレジスタ群の転送ゲートと共用化された、
あるいはこれと独立に設けられた、該光電変換素子群か
らの信号を該垂直ＣＣＤレジスタ群に転送する選択ゲー
トと、該垂直ＣＣＤレジスタ群からの信号を水平方向に転送す
る水平ＣＣＤレジスタを有し、該垂直ＣＣＤレジスタ群から水平ＣＣＤレジスタに電荷
を転送する際には、該垂直CCDレジスタ群の全段の転送
ゲートの電圧を該水平ＣＣＤレジスタとは反対側から順
次一本づつ低レベル電圧に設定することにより行なう固
体撮像装置において、該垂直ＣＣＤレジスタ群から水平ＣＣＤレジスタへの電
荷転送を水平ブランキング期間内に行なうことを特徴と
する固体撮像装置の駆動方法。
【請求項１４】請求項１３項記載の固体撮像装置の駆動
方法において、水平走査期間中に、上記垂直ＣＣＤレジ
スタの全てのゲート電圧を低レベル電圧に固定すること
を特徴とする固体撮像装置の駆動方法。
【請求項１５】請求項１４項記載の固体撮像装置の駆動
方法において、上記低レベル電圧は、上記垂直ＣＣＤレ
ジスタがｎ型の埋め込みチャネルを有する際には該垂直
ＣＣＤレジスタのゲート下のゲート絶縁膜と半導体との
界面に伝導ホールを蓄積するのに十分な電圧であり、該
垂直ＣＣＤレジスタがｐ型の埋め込みチャネルを有する
際には該垂直ＣＣＤレジスタのゲート下のゲート絶縁膜
と半導体との界面に伝導電子を蓄積するのに十分な電圧
であることを特徴とする固体撮像装置の駆動方法。
【請求項１６】請求項１３項記載の固体撮像装置の駆動
方法において、上記垂直ＣＣＤレジスタ群から上記水平
ＣＣＤレジスタへの電荷転送を水平ブランキング期間内
に少なくとも２回以上行なうことを特徴とする固体撮像
装置の駆動方法。
【請求項１７】請求項１３項記載の固体撮像装置の駆動
方法において、上記光電変換素子群の行選択の直前に、
上記垂直ＣＣＤレジスタ群の全段の転送ゲートの電圧を
水平読み出し部とは反対側から順次一本づつ低レベル電
圧に設定し、転送された不要電荷を外部に掃き出すこと
を特徴とする固体撮像装置の駆動方法。
【請求項１８】請求項１３項記載の固体撮像装置の駆動
方法において、読み出されるべき上記光電変換素子の行
選択の直前に、既に読み出しの終っている行の上記光電
変換素子の信号電荷を上記垂直ＣＣＤレジスタに移し、
上記垂直ＣＣＤレジスタ群の全段の転送ゲートの電圧を
水平ＣＣＤレジスタとは反対側から順次一本づつ低レベ
ル電圧に設定し外部に掃き出すことを特徴とする固体撮
像装置の駆動方法。