JPH0945809A - 半導体装置及び半導体装置実装用基板 - Google Patents

半導体装置及び半導体装置実装用基板

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JPH0945809A
JPH0945809A JP7195456A JP19545695A JPH0945809A JP H0945809 A JPH0945809 A JP H0945809A JP 7195456 A JP7195456 A JP 7195456A JP 19545695 A JP19545695 A JP 19545695A JP H0945809 A JPH0945809 A JP H0945809A
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Mitsuo Inagaki
光雄 稲垣
Toshio Kumai
利夫 熊井
Ryoichi Ochiai
良一 落合
Yasuhiro Tejima
康裕 手島
Mamoru Shinjo
護 新城
Yasushi Kobayashi
泰 小林
Hideaki Tamura
英晃 田村
Hiroshi Iimura
博司 飯村
Kiyoshi Chiba
清四 千葉
Yukio Sekiya
幸雄 関屋
Shuzo Igarashi
修三 五十嵐
Yasuhiro Ichihara
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Abstract

(57)【要約】 【課題】 半導体装置をマザーボードに実装した状態の
はんだ接合部の信頼性が低い。 【解決手段】 パッケージと、該パッケージに支持され
た外部接続用の第１の端子と、パッケージに支持された
電子部品とを有し、前記パッケージの対向する面に溝を
設け、前記第１の端子を配線基板上の第２の端子にはん
だ付けで固定した実装状態で前記パッケージを変形可能
とし、前記第１及び第２の端子のはんだ接合部に応力を
軽減する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体チップ等の電
子部品を配線基板で支持した半導体装置に関し、より詳
細にはボールグリッドアレイ（以下ＢＧＡという）型の
半導体装置に関する。より詳細には、本発明はＢＧＡ型
半導体装置を実装基板に搭載した状態の電気的接続の信
頼性を向上を考慮した構成のＢＧＡ型半導体装置に関す
る。
【０００２】近年、半導体チップが高集積化してきてお
り、また、半導体装置の実装の高密度化が要求されてき
ている。そこで、ＱＦＰ型半導体装置に比べて、半導体
装置の一面にボール状の外部接続用端子を広いピッチで
アレイ状に設けることができ、かつ端子の変形が少ない
という特徴を有するＢＧＡ型半導体装置が注目されてき
ている。ＱＦＰ型半導体装置は外部接続用端子が装置周
辺に設けられているため、これをマザーボード（プリン
ト基板、回路基板、配線基板、実装基板又は単に基板な
どとも言われる）に実装した後に、半導体装置の外部接
続用端子とマザーボードの端子との電気的接続を確認
し、不都合があればそれを修正することは容易である。
【０００３】しかしながら、ＢＧＡ型半導体装置はその
一面（例えば裏面）の全部又は一部にアレイ状にボール
状の端子が設けられているため、一端マザーボード上に
実装してしまうと、電気的接続の良否を確認することが
困難であり、たとえ確認できたとしても修正することは
極めて困難である。
【０００４】よって、ＢＧＡ型半導体装置は、ＱＦＰ型
等の他の半導体装置よりも、マザーボードとの接続の信
頼性がより要求される。
【０００５】
【従来の技術】ここで、図２０を参照して、従来のＢＧ
Ａ型半導体装置を簡単に説明する。図２０に示すＢＧＡ
型半導体装置１０は、配線を有するベース１２と、ベア
チップである半導体チップ（ＬＳＩチップ）１４と、封
止部１６と、ボール状のＳｎＰｂはんだバンプ１８とを
有する。ベース１２と封止部１６でパッケージが構成さ
れる。半導体チップ１４に設けられている電極（図示を
省略する）とベース１２の表面に設けられている電極と
は、ワイヤでボンディングされている。ベース１２の表
面に設けられた電極とベース１２の裏面に設けられたは
んだバンプ１８とは、ベース内部に形成されている配線
層やスルーホールを介して、電気的に接続されている。
半導体チップ１４及びベース１２の表面は図示するよう
に、樹脂製の封止部１６で封止されている。はんだバン
プ１８は外部接続部分（電極）として機能し、ベース１
２の裏面上にマトリクス状に配列されている。一般に、
隣接するはんだバンプ１８の間隔は、１．５ｍｍ以下で
ある。
【０００６】このようなＢＧＡ型半導体装置１０は、図
２０に示すように、ガラスエポキシ基板であるマザーボ
ード２０上に搭載可能である。マザーボード２０上に
は、マトリクス状に配列されたフットプリント（単に、
電極又は端子とも言う）２２及び配線を有する。はんだ
バンプ１８はマザーボード２０上のフットプリント２２
に接触した状態ではんだ付けされる。
【０００７】
【発明が解決しようとする課題】しかしながら、図２０
に示すＢＧＡ型半導体装置１０では、裏面全面にボール
状のバンプ（端子）１８が形成されているため、内部の
電気的接続を確認することは困難であり、たとえ不具合
が確認できたとしてもそれを修正することは極めて困難
である。よって、実装した後のＢＧＡ型半導体装置１０
とマザーボード２０の電極２２との電気的接続、即ちは
んだ接合の信頼性が高いことを保証できる構成が必要で
ある。
【０００８】ここで、図２１を参照して、実装後の従来
の問題点を説明する。バンプ１８は、ベース１２上に形
成されたパッド（ランド、端子とも言う）上に形成され
ている。バンプ１８は例えば、銅（Ｃｕ）のコアとその
表面をＮｉ−Ａｕメッキでメタライズした構造を有す
る。マザーボード２０上のフットプリントにメタルマス
クを用いてはんだペーストを印刷した後、半導体装置１
０をペースト上に搭載し、リフローはんだ付けする。は
んだ付け後は、フィレット状のはんだ接合部（電気的接
続部）２６が形成される。
【０００９】その後、例えばマザーボード２０に外力が
加わり反りやねじれが発生した場合、電気的接続部であ
るはんだフィレット部２６に応力が加わる。この応力が
長期にわたって加わり続けると、はんだ接合部２６部に
クラック２８が発生する。このクラック２８が外側では
なく内側に発生すると、たとえこのクラック２８を確認
できてもその修復が極めて困難である。
【００１０】したがって、本発明は上記従来技術の問題
点を解決し、実装後の電気的接続部（はんだ接続部）の
信頼性を高くすることを目的とする。
【００１１】
【問題点を解決するための手段】請求項１に記載の発明
は、パッケージと、該パッケージに支持された外部接続
用の第１の端子と、パッケージに支持された電子部品と
を有し、前記パッケージの対向する面に溝を設け、前記
第１の端子を配線基板上の第２の端子にはんだ付けで固
定した実装状態で前記パッケージを変形可能とし、前記
第１及び第２の端子のはんだ接合部に応力を軽減するこ
とを特徴とする半導体装置である。
【００１２】請求項２に記載の発明は、請求項１におい
て、前記溝は、異なる２つの方向に延びる直線状の溝で
あることを特徴とする半導体装置である。請求項３に記
載の発明は、請求項１又は２において、前記溝は、断面
がＶ字状であることを特徴とする半導体装置である。
【００１３】請求項４に記載の発明は、請求項１ないし
３のいずれか一項において、前記第１の端子は、ボール
状のはんだバンプを含むことを特徴とする半導体装置で
ある。請求項５に記載の発明は、パッケージと、該パッ
ケージの所定面上に支持された外部接続用の端子と、パ
ッケージに支持された電子部品と、前記パッケージの所
定面上に支持され、前記外部接続用の端子よりも高さの
高い複数の突起部とを有し、前記突起部は、配線基板に
実装した状態で、前記所定面と該配線基板との距離を所
定長に保持することを特徴とする半導体装置である。
【００１４】請求項６に記載の発明は、請求項５におい
て、前記突起部は、前記パッケージの所定面のコーナー
部分に設けられていることを特徴とする半導体装置であ
る。請求項７に記載の発明は、パッケージと、該パッケ
ージに支持された外部接続用のボール状のはんだバンプ
と、パッケージに支持された電子部品とを有し、前記は
んだバンプは研磨された面を有し、該研磨された面は実
装すべき配線基板上の端子に結合することを特徴とする
半導体装置である。
【００１５】請求項８に記載の発明は、パッケージと、
該パッケージに支持された外部接続用のボール状のはん
だバンプと、パッケージに支持された電子部品と、前記
はんだバンプ間に設けられ、はんだをはじく性質を有す
る材料を含む防はんだ膜とを有することを特徴とする半
導体装置である。
【００１６】請求項９に記載の発明は、請求項８におい
て、前記防はんだ膜は、前記はんだバンプを取り囲むよ
うに格子状に設けられていることを特徴とする半導体装
置である。請求項１０に記載の発明は、請求項８におい
て、前記防はんだ膜は、前記はんだバンプ以外の全面に
設けられていることを特徴とする半導体装置である。
【００１７】請求項１１に記載の発明は、パッケージ
と、該パッケージに支持された外部接続用のボール状の
はんだバンプと、パッケージに支持された電子部品と、
前記パッケージ内に設けられて、前記電子部品からの放
熱を外部に伝えるサーマルビアとを有し、該サーマルビ
アは階段状に設けられていることを特徴とする半導体装
置である。
【００１８】請求項１２に記載の発明は、請求項１ない
し１１のいずれか一項において、前記電子部品は半導体
チップであることを特徴とする半導体装置である。請求
項１３に記載の発明は、ベースと、該ベースの第１の面
に設けられて、半導体装置のボール状のはんだバンプに
はんだ付け可能な第１の端子と、前記ベースの第２の面
に設けられ、配線基板上に設けられた第２の端子にはん
だつけ可能な第２の端子と、前記第１及び第２の端子を
接続する接続部とを有し、前記ベースの熱膨張係数は、
前記半導体装置の熱膨張係数と前記配線基板の熱膨張係
数との間にあることを特徴とする半導体装置実装用基板
である。
【００１９】請求項１４に記載の発明は、請求項１３に
おいて、前記接続部は、前記ベースに設けられたスルー
ホール内に設けられた接続導体を含むこを特徴とする半
導体装置実装用基板である。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態及び実
施例を説明する。図１は、本発明の第１実施例を示す部
分断面図、図２は、図１に示すＢＧＡ型半導体装置の平
面図、図３は図１の一部拡大断面図である。第１実施例
は、ＢＧＡ型半導体装置のパッケージをフレキシブルな
構成としたことを特徴とする。
【００２１】図１ないし３に示すように、ＢＧＡ型半導
体装置はパッケージ３０、Ａｇエポキシ接着剤３４で固
定されたＬＳＩのベアチップ３２、ボンディングワイヤ
４２、ベアチップ３２を封止するメタルキャップ３６、
パッド４６（図２）上に形成されたボール状のはんだバ
ンプ３８、及び内部に銅等の導体が設けられたスルーホ
ール４０を有する。パッケージ３０は、例えば内部に銅
等の配線パターンを有するガラスエポキシ等の有機材料
で形成された基板である。また、アルミニウム等の金属
製であってもよい。金属製を用いた場合には、公知のよ
うに、絶縁物質を用いて配線パターンを金属性のパッケ
ージから絶縁する必要がある。
【００２２】第１実施例の特徴は、パッケージの両面に
スリット（溝）４４を設け、前述のマザーボードの反り
やねじれに対し、フレキシブルとなるようにしたもので
ある。図２に示すように、スリット４４ははんだバンプ
３８間を横切るように、縦及び横方向に形成されてい
る。また、パッケージ３０の反対の面の全面にわたって
同様に、縦及び横方向にスリット４４が形成されてい
る。図示するスリット４４は断面がＶ字状の溝である。
前述したように、パッケージはガラスエポキシ等の有機
材料やアルミニウム等の金属で形成できるが、セラミッ
クスを用いることは好ましくない。セラミックにスリッ
ト４４を設けると、ここからクラックが発生する可能性
がある。
【００２３】図４は、図１ないし図３に示すＢＧＡ型半
導体装置をマザーボード２０に実装した様子を示す。は
んだバンプ３８とフットプリント２２とは、フィレット
状のはんだ接合部４８で電気的及び機械的に結合してい
る。図示するように、マザーボード２０が反りが発生し
ても、パッケージ３０はその反りに対応して変形する。
より具体的には、パッケージ３０の下面側は縮むように
変形し、上面側は延びるように変形する。これにより、
はんだ接合部４８に発生する応力を吸収することができ
る。また、スリット４４はパッケージ３０の両面に縦及
び横方向に形成されているため、どの方向の歪みにもフ
レキシブルに対応できる。
【００２４】なお、一例として、パッケージ３０の厚み
が１．９ｍｍの場合、スリット４４は例えば０．３ｍｍ
程度である。図５は、パッケージ３０にスリット４４及
びスルーホール４０を形成する工程を示す図である。ま
ず、図５（ａ）に示すように、パッケージ３０の母材
（例えば、ガラスエポキシ）に治具でスルーホール４０
を形成する。次に、図５（ｂ）に示すように、スリット
４４を適当な治具で母材５０の両面に形成する。そし
て、図５（ｃ）に示すように、銅等の金属のメッキ処理
及びパターニング処理でパターン５４を形成する。この
パターン５４は、スルーホール４０内部のみならず、母
材５０の両面に設けられた表面パターンを有する。そし
て、図５（ｄ）に示すように、一方の表面パターン及び
スルーホール４０内部に銅を充填し、バンプ３８のコア
５６を形成し、コア５６の表面をＮｉ−Ａｕでメッキ処
理する。
【００２５】なお、図示する構成では、スリット４４を
隣接するはんだバンプ３８間すべてに設けているが、１
つ置き、２つ置き等、またパッケージの周辺部では蜜
に、内部部分では粗（又は、この逆）等、適宜予想され
る状態に応じてスリット４４の数やピッチを選択するこ
とができる。また、はんだバンプ４０はスルーホール４
０と結合しているが、必ずしもスルーである必要はな
い。なお、スルーホール４０を用いることで、はんだ付
けの状態をスルーホール４０を介して確認することがで
きるという利点がある。
【００２６】次に、本発明の第２実施例を説明する。第
２実施例もＢＧＡ型半導体装置とマザーボードとのはん
だ接合の信頼性を向上させることができる構成を具備す
る。ここで、第２実施例の特徴をより明確化するため
に、対応する従来技術の問題点について、図６を参照し
て簡単に説明する。図６（ａ）は、ＢＧＡ型半導体装置
１０がマザーボード２０に良好に実装された状態を示す
図である。リフロー処理により、はんだバンプ１８はは
んだフィレットを形成して、マザーボード２０上のフッ
トプリント２２上に接合している。良好な実装状態で
は、ＢＧＡ型半導体装置１０の底面とマザーボード２０
の実装面との間の距離Ｈは、装置１０の底面全面にわた
り均一である。
【００２７】図６（ｂ）及び（ｃ）は、接合不良の状態
を示す図である。図６（ｂ）の場合は、はんだ厚みが薄
く、図６（ａ）に比べ、ＢＧＡ型半導体装置１０がマザ
ーボード２０に近接している。この状態では、はんだ厚
みが薄く、熱ストレスに弱い。図６（ｃ）に示す接合不
良は、ＢＧＡ型半導体装置１０とマザーボード２０とが
相対的に傾き、はんだ厚みが不均一となっている。この
状態では、はんだ接合部に応力が作用し、またはんだが
薄い部分では熱ストレスに弱い。
【００２８】図７、図８及び図９は、上記接合不良状態
の発生を回避できる本発明の第２実施例を示す図であ
る。図７（ａ）は、第２実施例によるＢＧＡ型半導体装
置の側面図、図８はその底面図である。第２実施例の特
徴は、ＢＧＡ型半導体装置の底面（パッケージ６０の底
面）の４つのコーナーに突起部であるタブ６４を設けた
ことにある。タブ６４は、はんだバンプ６２の高さより
も高く、図７（ｂ）に示すようにＢＧＡ型半導体装置を
マザーボード２０に搭載後リフロー処理した際に、はん
だ接合部の厚みが全面において均一となるように、強制
的にＢＧＡ型半導体装置とマザーボード２０間の距離を
規定する。例えば、はんだバンプ６２の高さが３００〜
４００μｍの場合、タブ６４の高さは４００〜５００μ
ｍである。実装に際しては、タブ６４をマザーボード２
０の実装面に接着剤等で固定してもよいし、単に実装面
上に置くだけでもよい。タブ６４はリフロー処理時の熱
に耐えることができる材質で形成する。例えば、ガラス
エポキシ等の樹脂やアルミニウム等の金属でタブ６４を
形成できる。
【００２９】また、タブ６４の形状は特に限定されない
が、図示する第２実施例では、図９に示すように、三角
柱状である。このように、タブ６４によりはんだ接合部
を良好な状態にすることができる。換言すれば、このタ
ブ６４の高さを調節してはんだ接合部の厚みをコントロ
ールすることで、熱ストレス等を考慮した厚みを設定す
ることができる。
【００３０】次に、本発明の第３実施例を説明する。第
３実施例も第１及び第２実施例と同様に、ＢＧＡ型半導
体装置とマザーボードとのはんだ接合の信頼性を向上さ
せることができる構成を具備する。第３実施例を説明す
る前に、第３実施例に関係する従来構成を図１０を参照
して説明する。図１０に示すように、実際のＢＧＡ型半
導体装置では、その製造工程に起因し、はんだバンプ１
８の高さにバラツキが生じる場合がある。そのため、マ
ザーボードに搭載した場合、はんだバンプの高さの低い
部分で接続不良の発生する可能性がある。
【００３１】第３実施例は、図１１に示すように、はん
だバンプ６８を形成した後、この底部を研磨して、はん
だバンプ６８の高さが等しくなるようにすることを特徴
とする。はんだバンプ６８の研磨された面６８ａは、水
平面となるように研磨する。はんだバンプ６８の高さに
応じて、研磨された面６８ａの大きさもことなる。研磨
は、適当な表面粗さを有する研磨面上にＢＧＡ型半導体
装置を置き、これに均一に力を加えて研磨面上を移動さ
せる。１つの研磨面で研磨してもよいが、表面粗さの異
なる研磨面上を移動させることで研磨の精度をあげるこ
とができる。なお、研磨の精度はμｍ単位で可能であ
る。
【００３２】このようにして、はんだバンプ６８の高さ
を揃えることで、良好なはんだ接合部を形成することが
できる。次に、本発明の第４実施例を図１２を参照して
説明する。第４実施例は、はんだ接合の接続信頼性を向
上させる点において、前述した第１ないし第３実施例と
同様である。第４実施例では、リフロー処理ではんだバ
ンプ間にはんだがまわり、いわゆるはんだのブリッジが
形成されるのを防止する構成を有している点に特徴があ
る。
【００３３】図１２は、本発明の第４実施例によるＢＧ
Ａ型半導体装置の底面図である。ガラスエポキシ等のパ
ッケージ７０の底面には、はんだバンプ７２がマトリク
ス状に設けられており、隣接するはんだバンプ７２間に
は、縦及び横方向（格子状）にライン状の防はんだ膜７
４が形成されている。防はんだ膜７４は、はんだをはじ
く性質を有する。例えば、防はんだ膜７４はシリコンで
形成される。防はんだ膜７４の高さは、はんだバンプ７
２が形成されているパッドの高さ程度あれば、相応の効
果が生じる。隣接するはんだバンプ７２間に防はんだ膜
７４が設けられているため、リフロー処理で余分なはん
だは防はんだ膜７２ではじかれる。よって、はんだがブ
リッジ状になり、はんだバンプ７２間を電気的に結合し
てしまうことが防止できる。
【００３４】格子状の防はんだ膜７４は、公知の転写
法、ディスペンス法、又はメッシュマスク処理法等で形
成できる。はんだバンプ７２を形成する前に防はんだ膜
７４を設けてもよいし、はんだバンプ７２を形成した後
に防はんだ膜７４を設けることとしてもよい。
【００３５】また、同様の防はんだ膜７４をマザーボー
ドの実装面上に形成してもよい。このようにすること
で、マザーボードの実装面上でのはんだブリッジの発生
を防止することができる。防はんだ膜は、図１２に示す
格子状の形態に代えて、図１３に示すように、はんだバ
ンプ７２以外のＢＧＡ型半導体装置の底面全面に防はん
だ膜７６を形成してもよい。この防はんだ膜７６は、公
知の転写法やディスペンス法等で形成できる。また、は
んだバンプ７２を形成する前に防はんだ膜７６を設けて
もよいし、はんだバンプ７２を形成した後に防はんだ膜
７６を設けることとしてもよい。
【００３６】次に、本発明の第５実施例を説明する。前
述の第１ないし第４実施例は、はんだ接合部の信頼性を
向上させるために、ＢＧＡ型半導体装置の構成に工夫を
加えた。以下に説明する第５実施例では、ＢＧＡ型半導
体装置をマザーボードに実装するに際し、半導体装置実
装用基板（以下、中間基板という）を介在させることを
特徴とする。第５実施例では、はんだ接合部の信頼性を
向上させるために、マザーボードを形成する材料の熱膨
張係数とＢＧＡ型半導体装置のパッケージの熱膨張係数
の差に着目し、中間基板でこの差を吸収するようにした
ことを特徴とする。
【００３７】図１４は、中間基板を用いてＢＧＡ型半導
体装置をマザーボード上に実装した様子を示す図であ
る。ＢＧＡ型半導体装置７８は、中間基板８０の一方の
面に実装され、中間基板８０の他方の面はマザーボード
２０の搭載面に面している。図１５は、中間基板８０の
上面（ＢＧＡ型半導体装置側の面）を示す図である。中
間基板８０はベース８１を有し、ここにＢＧＡ型半導体
装置７８のはんだバンプ７９の並びに対応したパッド８
２が形成されている。
【００３８】図１５及び図１６に示すように、各パッド
８２の中心にはスルーホール８４が設けられている。ス
ルーホール８４内部には接続導体８６が形成されてい
る。また、パッド８２が設けられている面と反対のベー
ス８１の面には、パッド８２と同様のランド８８が形成
されている。このランド８８は、接続導体８６に接続さ
れている。なお、パッド８２、接続導体８６及びランド
８８は銅等の導電物質で一体に形成されたものである。
ランド８８上には、はんだバンプ９４の核となる銅コア
９０が形成されている。この銅コア９０を形成する際
に、銅はスルーホール８４内部にも充填される。また、
銅コア９０はＮｉ−Ａｕメッキ９２が施されている。
【００３９】ＢＧＡ型半導体装置８０のはんだバンプ７
９を中間基板８０のランド８８上に搭載してリフロー処
理で固定し、中間基板８０のはんだバンプ９４をマザー
ボード２０上のパッド２２に搭載してリフロー処理で固
定する。これにより、電気的接続は、パッド７９を直接
マザーボード２０上に実装した場合と同じである。
【００４０】ここで、ＢＧＡ型半導体装置７８を直接マ
ザーボード２０上に実装した場合、ＢＧＡ型半導体装置
７８のパッケージの材質とマザーボード２０の材質との
熱膨張係数の差より、はんだ接合部に応力が加わり、図
２１と同様の状態が発生する可能性がある。
【００４１】例えば、ＢＧＡ型半導体装置７８のパッケ
ージをセラミックで形成した場合、セラミックの熱膨張
係数は７×１０-6（／℃）程度である。一方、マザーボ
ード２０をガラスエポキシで形成した場合、ガラスエポ
キシの熱膨張係数は２０×１０-6（／℃）程度であり、
セラミックに比べ１３×１０-6（／℃）程大きい。ＢＧ
Ａ型半導体装置７８をはんだで実装する際、リフロー時
にかかる熱でセラミックとマザーボード２０との間にこ
の熱膨張係数の差によるズレが生じるため、接合後ＢＧ
Ａバンプを含むはんだ接合部にストレスがかかる。この
ストレスはＢＧＡ端面にいく程大きく、また、ＢＧＡ型
半導体装置７８のパッケージサイズが大きいほど大きく
なる。はんだ接合部にこのようなストレスが引加された
状態では、はんだ接合部の信頼性が低下し、初期状態で
前述のクラックが発生する場合がある。
【００４２】第５実施例では、上記熱膨張係数の差を吸
収するため、上記中間基板８０を形成するベース８１
を、ＢＧＡ型半導体装置７８のパッケージを形成する材
料の熱膨張係数と、マザーボードを形成する材料の熱膨
張係数との中間程度の熱膨張係数を有する材料で形成す
る。例えば、セラミックとガラスエポキシ樹脂を用いた
場合、中間基板８０のベース８１を熱膨張係数が約１３
×１０-6（／℃）程度のフッ素樹脂とセラミックとの複
合材で形成する。このような中間基板８０を用いると、
リフロー時にかかる熱でセラミックとの複合材との熱膨
張係数の差及び複合材とエポキシ樹脂との熱膨張率の差
は４×１０-6（／℃）程度であり、熱膨張係数の差によ
るズレは小さい。よって、ＧＢＡ型半導体装置７８と中
間基板８０とのはんだ接合部及び中間基板８０とマザー
ボード２０とのはんだ接合部に大きなストレスがかかる
ことはない。よって、結果的にＢＧＡ型半導体装置７８
とマザーボード８０との電気的接続の信頼性を向上させ
ることができる。
【００４３】なお、ＢＧＡ型半導体装置７８のパッケー
ジを形成する材料と、マザーボードを形成する材料が特
定されるので、これらの熱膨張係数の中間程度の熱膨張
係数を有する材料を選択することは設計的事項であり、
ここですべての可能な組み合わせを列挙することは省略
する。
【００４４】次に、本発明の第６実施例を説明する。第
６実施例は、ＢＧＡ型半導体装置とはんだバンプに電気
的に接続されかつパッケージに指示されたボンディング
パッドとの電気的接続の信頼性の向上させることができ
る構成を具備していることを特徴とする。より詳細に
は、第６実施例は上記電気的接続を実現するボンディン
グワイヤやボンディングパッドが水分により腐食される
のを防止できる構成を有するＢＧＡ型半導体装置であ
る。
【００４５】図１７は、本発明の第６実施例によるＢＧ
Ａ型半導体装置を、コンピュータ等の電子装置のケース
１３０に固着した状態を示す。このＢＧＡ型半導体装置
１００は、多層構成のパッケージ１０１、パッケージ１
０１内の凹部にエポキシ接着剤等で接着された半導体チ
ップ（ベアチップ）１０２、ボンディングワイヤ１０
３、エポキシ樹脂等のリッド１０４、はんだバンプ１０
５を有する。第６実施例によるＢＧＡ型半導体装置１０
０は、多層構成のパッケージ１０１に階段状にサーマル
ビア１０６を設けたことを特徴とする。
【００４６】マザーボード２０にはんだバンプ１０５を
介して実装されたＢＧＡ型半導体装置１００のパッケー
ジ１０１の背面を金属等のケース１３０に、シリコーン
接着剤を用いて固定した場合、ケース１３０内部にある
水分＊がサーマルビア１０６を介して侵入する可能性が
ある。従来のＢＧＡ型半導体装置では、サーマルビアが
半導体チップに向けて直線状に形成されていたため、サ
ーマルビアに侵入した水分は半導体チップに到達し、ボ
ンディングワイヤを腐食させてしまう。
【００４７】これに対し、図１７に示す構成では、放熱
用のサーマルビア１０６を階段状に設けているため、た
とえ水分＊がケース１３０に接するビアホール１０６内
に侵入しても半導体チップ１０２に到達する可能性は極
めて小さい。よって、ボンディングワイヤ１０３が腐食
する可能性を実質的に除去することができる。本発明者
の実験によれば、半導体チップ１０２のボンディングパ
ッドやボンディングワイヤの腐食障害が激減し、半導体
チップ１０２の耐湿寿命が直線状のサーマルビアを有す
るパッケージに搭載したものに比べ１．５倍程度向上し
たことが確認されている。
【００４８】図１８は、図１７に示すパッケージ１０１
の詳細を示す図である。パッケージ１０１は５層構成
で、５枚のガラスエポキシ板１１１〜１１５を積層した
構成である。ガラスエポキシ板１１１〜１１３の両面に
は、パターニングされた銅薄膜（図１８中太く示した直
線部分）が形成されている。ガラスエポキシ板１１２〜
１１５は、接着樹脂シート１１６〜１１８で相互に固着
される。なお、積層した状態で内部に銅等の接続導体が
設けられたスルーホールを形成し、ランド部分にはんだ
バンプ１０５を設ける。図１７中の点線は、このスルー
ホールを示している。
【００４９】図１９は、図１８に示すガラスエポキシ基
板１１１及び１１２の製造工程である。図１９（ａ）に
示すように、両面に銅薄膜が設けられた２枚のガラスエ
ポキシ基板１１１と１１２を貼り合わせる。次に、図１
９（ｂ）に示すように、両側から適当な治具でホール１
２６を形成する。そして、図１９（ｃ）に示すように、
スルーホール１２６内部を銅等の金属でメッキしてサー
マルビア１０６を形成する。
【００５０】以上、本発明の実施例を説明した。なお、
前述した本発明の実施例を組み合わることができること
は勿論である。
【００５１】
【発明の効果】以上説明したように、本発明によれば以
下の効果が得られる。請求項１ないし４に記載の発明に
よれば、パッケージと、パッケージの対向する面に溝を
設けて、半導体装置側の第１の端子を配線基板上の第２
の端子にはんだ付けで固定した実装状態で前記パッケー
ジを変形可能としたため、第１及び第２の端子のはんだ
接合部に応力を軽減することができ、はんだ接合部の信
頼性が向上する。
【００５２】請求項５及び６に記載の発明によれば、パ
ッケージの所定面上に支持され、外部接続用の端子（は
んだバンプ）よりも高さの高い複数の突起部とを有し、
突起部は、配線基板に実装した状態で、前記所定面と配
線基板との距離を所定長に保持することができ、はんだ
接合部の信頼性が向上する。
【００５３】請求項７に記載の発明によれば、はんだバ
ンプを研磨することではんだバンプの高さを均一にで
き、はんだ接合部の信頼性が向上する。請求項８、９及
び１０に記載の発明によれば、はんだバンプ間に設けら
れ、はんだをはじく性質を有する材料を含む防はんだ膜
を設けたことにより、はんだブリッジ等の発生を防止す
ることができ、はんだ接合部の信頼性は向上する。
【００５４】請求項１１に記載の発明によれば、パッケ
ージ内に設けられた放熱用のサーマルビアが階段状であ
るため、サーマルビアに水分が侵入しても半導体チップ
等の電子部品に到達する可能性は極めて小さく、電気的
接続の信頼性は向上する。請求項１３及び１４に記載の
発明によれば、半導体装置と配線基板との間に実装用の
基板を介在させ、この基板を、半導体装置と配線基板と
の中間の熱膨張係数を有する材料で構成するので、基板
が熱膨張の差を吸収し、半導体装置と配線基板との間の
電気的接続の信頼性は向上する。
【図面の簡単な説明】
【図１】本発明の第１実施例によるＢＧＡ型半導体装置
の要部断面図である。
【図２】第１実施例によるＢＧＡ型半導体装置の平面図
である。
【図３】第１実施例によるＢＧＡ型半導体装置の一部拡
大断面図である。
【図４】第１実施例によるＢＧＡ型半導体装置をマザー
ボード（配線基板）上に実装した状態を示す図である。
【図５】第１実施例によるＢＧＡ型半導体装置のパッケ
ージに設けられるスリット及びスルーホールを形成する
工程を示す図である。
【図６】本発明の第２実施例に関連する従来技術の問題
点を説明するための図である。
【図７】本発明の第２実施例によるＢＧＡ型半導体装置
を示す図である。
【図８】第２実施例によるＢＧＡ型半導体装置の底面図
である。
【図９】第２実施例によるＢＧＡ型半導体装置が有する
タブの拡大斜視図である。
【図１０】本発明の第３実施例に関連する従来技術の問
題点を説明するための図である。
【図１１】本発明の第３実施例を示す要部側面図であ
る。
【図１２】本発明の第４実施例によるＢＧＡ型半導体装
置の底面図である。
【図１３】図１２に示す構成の変形例を示す図である。
【図１４】本発明に第５実施例による半導体装置実装用
基板（中間基板）を用いて半導体装置をマザーボードに
実装した様子を示す図である。
【図１５】第５実施例による中間基板の平面図である。
【図１６】第５実施例による中間基板の一部断面図であ
る。
【図１７】本発明の第６実施例によるＢＧＡ型半導体装
置を電子装置のケースに取り付けた状態を示す図であ
る。
【図１８】第６実施例によるＢＧＡ型半導体装置のパッ
ケージの構成を示す断面図である。
【図１９】図１８に示すパッケージの一部の製造工程を
示す図である。
【図２０】一般的なＢＧＡ型半導体装置を説明するため
の図である。
【図２１】従来のＢＧＡ型半導体装置の問題点を示す図
である。
【符号の説明】
３０ パッケージ ３２ ベアチップ（半導体装置） ３４ 接着材 ３６ メタルキャップ ３８ バンプ ４０ スルーホール ４２ ボンディングワイヤ ４４ スリット
フロントページの続き (72)発明者 熊井 利夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 落合 良一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 手島 康裕 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 新城 護 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小林 泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田村 英晃 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 飯村 博司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 千葉 清四 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 関屋 幸雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 五十嵐 修三 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 市原 康弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 パッケージと、 該パッケージに支持された外部接続用の第１の端子と、 パッケージに支持された電子部品とを有し、 前記パッケージの対向する面に溝を設け、前記第１の端
    子を配線基板上の第２の端子にはんだ付けで固定した実
    装状態で前記パッケージを変形可能とし、前記第１及び
    第２の端子のはんだ接合部に応力を軽減することを特徴
    とする半導体装置。
  2. 【請求項２】 前記溝は、異なる２つの方向に延びる直
    線状の溝であることを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】 前記溝は、断面がＶ字状であることを特
    徴とする請求項１または２に記載の半導体装置。
  4. 【請求項４】 前記第１の端子は、ボール状のはんだバ
    ンプを含むことを特徴とする請求項１ないし３のいずれ
    か一項記載の半導体装置。
  5. 【請求項５】 パッケージと、 該パッケージの所定面上に支持された外部接続用の端子
    と、 パッケージに支持された電子部品と、 前記パッケージの所定面上に支持され、前記外部接続用
    の端子よりも高さの高い複数の突起部とを有し、 前記突起部は、配線基板に実装した状態で、前記所定面
    と該配線基板との距離を所定長に保持することを特徴と
    する半導体装置。
  6. 【請求項６】 前記突起部は、前記パッケージの所定面
    のコーナー部分に設けられていることを特徴とする請求
    項５記載の半導体装置。
  7. 【請求項７】 パッケージと、 該パッケージに支持された外部接続用のボール状のはん
    だバンプと、 パッケージに支持された電子部品とを有し、 前記はんだバンプは研磨された面を有し、該研磨された
    面は実装すべき配線基板上の端子に結合することを特徴
    とする半導体装置。
  8. 【請求項８】 パッケージと、 該パッケージに支持された外部接続用のボール状のはん
    だバンプと、 パッケージに支持された電子部品と、 前記はんだバンプ間に設けられ、はんだをはじく性質を
    有する材料を含む防はんだ膜とを有することを特徴とす
    る半導体装置。
  9. 【請求項９】 前記防はんだ膜は、前記はんだバンプを
    取り囲むように格子状に設けられていることを特徴とす
    る請求項８記載の半導体装置。
  10. 【請求項１０】 前記防はんだ膜は、前記はんだバンプ
    以外の全面に設けられていることを特徴とする請求項８
    記載の半導体装置。
  11. 【請求項１１】 パッケージと、 該パッケージに支持された外部接続用のボール状のはん
    だバンプと、 パッケージに支持された電子部品と、 前記パッケージ内に設けられて、前記電子部品からの放
    熱を外部に伝えるサーマルビアとを有し、 該サーマルビアは階段状に設けられていることを特徴と
    する半導体装置。
  12. 【請求項１２】 前記電子部品は半導体チップであるこ
    とを特徴とする請求項１ないし１１のいずれか一項記載
    の半導体装置。
  13. 【請求項１３】 ベースと、 該ベースの第１の面に設けられて、半導体装置のボール
    状のはんだバンプにはんだ付け可能な第１の端子と、 前記ベースの第２の面に設けられ、配線基板上に設けら
    れた第２の端子にはんだつけ可能な第２の端子と、 前記第１及び第２の端子を接続する接続部とを有し、 前記ベースの熱膨張係数は、前記半導体装置の熱膨張係
    数と前記配線基板の熱膨張係数との間にあることを特徴
    とする半導体装置実装用基板。
  14. 【請求項１４】 前記接続部は、前記ベースに設けられ
    たスルーホール内に設けられた接続導体を含むこを特徴
    とする請求項１３記載の半導体装置実装用基板。
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