JP2024061022A - 配線基板の製造方法 - Google Patents

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Abstract

【課題】絶縁層上に複数の導体層が形成され、導体層が上部絶縁層で覆われた構造の配線基板を製造する場合の、導体層の間隔が短い部分での上部絶縁層の剥離の抑制。【解決手段】実施形態の配線基板の製造方法は、絶縁層の上面に複数の導体パッドを形成することと、複数の電極パッドのパッド間距離が導体パッドのパッド間距離よりも短い電子部品を、電極パッドを上に向けて絶縁層上又は絶縁層内に配置することと、絶縁層の上面、導体パッド及び電子部品を覆う上部絶縁層を形成することと、上部絶縁層に第一ビア孔を形成することと、第一ビア孔内に第一デスミア処理を行うことと、上部絶縁層に第二ビア孔を形成することと、第二ビア孔内に第二デスミア処理を行うことと、第一ビア孔内に第一ビア導体を形成することと、第二ビア孔内に第二ビア導体を形成することと、を含み、第一デスミア処理を行うこと、の後に第二ビア孔を形成すること、を行う。【選択図】図３

Description

本開示する技術は、配線基板の製造方法に関する。
特許文献１には、キャビティにインターポーザを収容する本体基板と、本体基板とインターポーザの上に形成される外側ビルドアップ絶縁層と、外側ビルドアップ絶縁層を貫通するビア形成孔内に形成されるビア導体と、を備える配線基板の製造方法が記載されている。この配線基板の製造方法では、ビア形成孔には、厚さ方向から見たときにキャビティの外側に配置される第１ビア形成孔と、インターポーザの電極端子を露出させると共に第１ビア形成孔より小径の第２ビア形成孔とが含まれている。そして、第１ビア形成孔はレーザ加工で形成され、第２ビア形成孔は、第１ビア形成孔の形成に用いられるレーザより短波長のレーザで形成される。
特開２０１６－５８４７２号公報
絶縁層の上に形成された複数の導体パッドをさらに上部絶縁層で覆う構造の配線基板を製造する場合、上部絶縁層には、導体層に接触する導体ビアを設けるためのビア孔が形成される。そして、ビア孔の形成後には、デスミア処理が行われてビア孔内の樹脂残渣が除去される。デスミア処理において、導体層と上部絶縁層との間に生じた隙間が絶縁層と上部絶縁層との間まで広がり、上部絶縁層が絶縁層から剥離することがある。特に、複数の導体パッドのパッド間距離に差がある配線基板では、相対的に導体層間の距離が短い部分に剥離が生じやすい。
本開示の配線基板の製造方法は、絶縁層の上面に複数の導体パッドを形成することと、複数の電極パッドを備えると共に前記電極パッドのパッド間距離が前記導体パッドのパッド間距離よりも短い電子部品を、前記電極パッドを上に向けて前記絶縁層上又は前記絶縁層内に配置することと、前記絶縁層の上面、前記導体パッド及び前記電子部品を覆う上部絶縁層を形成することと、前記上部絶縁層に前記導体パッドを露出させる第一ビア孔を形成することと、前記第一ビア孔内から残渣を除去する第一デスミア処理を行うことと、
前記上部絶縁層に前記電極パッドを露出させる第二ビア孔を形成することと、前記第二ビア孔内から残渣を除去する第二デスミア処理を行うことと、前記第一ビア孔内に第一ビア導体を形成することと、前記第二ビア孔内に第二ビア導体を形成することと、を含む配線基板の製造方法であって、前記第一デスミア処理を行うこと、の後に前記第二ビア孔を形成すること、を行う。
本開示の実施形態によれば、絶縁層の上に複数の導体パッドが形成され、複数の導体パッドが上部絶縁層で覆われた構造の配線基板を製造する場合に、導体パッドのパッド間隔が短い部分においても上部絶縁層の剥離を小さく抑え得る。
本開示の第一実施形態の配線基板を示す断面図である。 本開示の第一実施形態の配線基板を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板を部分的にさらに拡大して示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板の製造工程の一例を部分的に拡大して示す断面図である。 本開示の第一実施形態の配線基板の第一導体パッド及び電極パッドを示す説明図である。 本開示の第一実施形態の第一変形例の配線基板を部分的に拡大して示す断面図である。
以下、図面を参照して本開示の実施形態の一例を詳細に説明する。
なお、本開示の配線基板の製造方法によって製造される配線基板は、内部に電子部品を備える電子部品内蔵配線基板である。以下では、電子部品内蔵配線基板を単に配線基板１００とする。
図１は、本開示の一実施形態の配線基板の製造方法によって製造される配線基板１００を示す断面図である。図２は、図１に示す配線基板１００の一部を拡大して示す断面図である。図３は、図２に示す配線基板１００の一部をさらに拡大して示す断面図である。配線基板１００は、本開示の技術の配線基板の一例である。
配線基板１００の厚さ方向の両面のうち、図１における上側の面を第一面１００Ｆ、下側の面を第二面１００Ｂとする。また、以下では便宜的に、第一面１００Ｆ側を上側、第二面１００Ｂ側を下側として説明することがある。ただし、各図面における配線基板１００の向きは、実際の配線基板１００の使用状態を制限するものではない。
図１に示すように、配線基板１００は、本体基板１０を有している。さらに本体基板１０は、コア基板１１と、複数のビルドアップ絶縁層１５と、複数のビルドアップ導体層１６と、を有している。
コア基板１１は、配線基板１００の厚み方向の中央部分に位置している。複数のビルドアップ絶縁層１５及び複数のビルドアップ導体層１６は、コア基板１１の上側及び下側に積層されている。
コア基板１１は、絶縁性基材１１Ｋを有している。本実施形態では、絶縁性基材１１Ｋはエポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロス等の補強材を含んで構成されている。絶縁性基材１１Ｋの上面はコア基板１１の第一面１１Ｆであり、絶縁性基材１１Ｋの下面が、コア基板１１の第二面１１Ｂである。一例として、コア基板１１の厚さは、５００μｍ以上１２００μｍ以下である。
コア基板１１の第一面１１Ｆと第二面１１Ｂとには、図示しない銅箔がラミネートされている。
コア基板１１の第一面１１Ｆ及び第二面１１Ｂには、コア導体１２が形成されている。一例として、コア導体１２の厚さは、２０μｍ以上５０μｍ以下である。
絶縁性基材１１Ｋには、複数のスルーホール１３Ａが形成されている。複数のスルーホール１３Ａはそれぞれ、絶縁性基材１１Ｋを厚み方向に貫通している。スルーホール１３Ａの壁面には、例えば、銅のめっきにより、スルーホール導体１３が形成されている。第一面１１Ｆのコア導体１２と第二面１１Ｂのコア導体１２とは、スルーホール導体１３によって接続されている。
コア基板１１の第一面１１Ｆと第二面１１Ｂには、複数のビルドアップ絶縁層１５とビルドアップ導体層１６とが交互に積層されている。すなわち、本体基板１０は、コア基板１１の第一面１１Ｆ及び第二面１１Ｂに、複数のビルドアップ絶縁層１５とビルドアップ導体層１６とが交互に積層された多層構造である。
ビルドアップ絶縁層１５は、絶縁性材料で構成されている。ビルドアップ絶縁層１５の厚さは、例えば１５μｍ以上３５μｍ以下である。
ビルドアップ導体層１６は、金属（例えば、銅）で構成されている。ビルドアップ導体層１６の厚さは、例えば１０μｍ以上２０μｍ以下である。
複数のビルドアップ絶縁層１５のうち、コア基板１１に最も近いビルドアップ絶縁層１５には、ビア導体１７が形成されている。ビア導体１７は、このビルドアップ絶縁層１５を厚み方向に貫通している。複数のビルドアップ導体層１６のうち、コア基板１１に最も近いビルドアップ導体層１６とコア導体１２とは、ビア導体１７によって接続されている。
コア基板１１の第一面１１Ｆに積層されるビルドアップ絶縁層１５のうち最も上側に位置するビルドアップ絶縁層１５は、第一ビルドアップ絶縁層１５Ａである。第一ビルドアップ絶縁層１５Ａは、本開示の技術における「絶縁層」の一例である。
コア基板１１の第一面１１Ｆ側に積層されるビルドアップ導体層１６のうち最も上側に位置するビルドアップ導体層１６は、第一ビルドアップ導体層１６Ａである。第一ビルドアップ導体層１６Ａは、第一ビルドアップ絶縁層１５Ａ上に形成されている。また、第一ビルドアップ導体層１６Ａは、外側導体回路層３５及び第一導体パッド３６を含んでいる。
外側導体回路層３５は、ビア導体１７を介して、後述する導体回路層３１Ｂに接続されている。
図２及び図３にも示すように、第一ビルドアップ絶縁層１５Ａ上には、保護層３４が積層されている。保護層３４は、第一ビルドアップ絶縁層１５Ａ上において、第一ビルドアップ導体層１６Ａが形成されていない部分と、第一ビルドアップ導体層１６Ａと、を覆っている。
保護層３４は、例えば、ビルドアップ絶縁層１５と同じ材料で構成されている。ただし、保護層３４の材料は、特に限定されず、例えば、弾性率１ＧＰａ以上１０ＧＰａ以下のアクリル樹脂、エポキシ樹脂、ポリイミド等を用いることもできる。
保護層３４の厚さは、一例として１５μｍ以上２５μｍ以下であり、ビルドアップ絶縁層１５よりも薄い。図１に示すように、保護層３４は、本体基板１０の上面である第一面１０Ｆと、本体基板１０の下面である第二面１０Ｂと、を構成している。ただし、本体基板１０の第二面１０Ｂ側に保護層３４が形成されなくてもよい。
本体基板１０には、第一面１０Ｆ側にキャビティ３０が形成されている。キャビティ３０は、第一ビルドアップ絶縁層１５Ａ及び保護層３４を貫通して形成されている。キャビティ３０は、上側に開口３０Ａ（図２参照）を有している。
コア基板１１の第一面１１Ｆ側に積層されるビルドアップ導体層１６のうち外側から２番目に位置する第二ビルドアップ導体層１６Ｂは、プレーン層３１Ａと、導体回路層３１Ｂと、を含んでいる。
プレーン層３１Ａは、グランド接続される層である。プレーン層３１Ａは、キャビティ３０の内側に位置している。そして、キャビティ３０の底面は、プレーン層３１Ａによって形成されている。プレーン層３１Ａ上には、不図示の接着層が形成されている。プレーン層３１Ａは、後述する電子部品８０を安定して搭載するための実装パッドとして機能する。
導体回路層３１Ｂは、キャビティ３０が形成されていない部分に位置している。導体回路層３１Ｂは所定のパターンで形成されている。
キャビティ３０には、電子部品８０が収容されている。電子部品８０は、プレーン層３１Ａ上に、不図示の接着剤によって固定されている。キャビティ３０が形成されていることにより、電子部品８０が絶縁層（第一ビルドアップ絶縁層１５Ａ）内に配置されている構造が実現されている。
電子部品８０の上面には複数の電極パッド３８が設けられている。電子部品８０は、電極パッド３８が上側を向くように、キャビティ３０に収容されている。
図示の例では、電極パッド３８の上面は、電子部品８０の上面、すなわち電極パッド３８が設けられていない部分と同一平面にある。そして、電極パッド３８は、後述する第一導体パッド３６よりも上方にある。
本体基板１０の上側には、第一ビルドアップ絶縁層１５Ａの上に、複数の第一導体パッド３６が設けられている。そして、複数の第一導体パッド３６が、図示しない回路層によって電気的に接続され、さらに、他の導体層、例えば外側導体回路層３５等に電気的に接続されている。第一導体パッド３６は、第一ビルドアップ導体層１６Ａに含まれている。第一導体パッド３６は、本開示の技術の導体パッドの一例である。
本開示の技術では、図７に示すように、第一導体パッド３６は平面視にて円形である。電極パッド３８は平面視にて円形であり、第一導体パッド３６よりも小径である。
保護層３４の上には、外側ビルドアップ絶縁層２１と外側ビルドアップ導体層２２とが積層されている。外側ビルドアップ絶縁層２１は、本開示の技術の「上部絶縁層」の一例である。
外側ビルドアップ絶縁層２１には、複数の第一ビア孔４５Ａと、複数の第二ビア孔４５Ｂと、が形成されている。第一ビア孔４５Ａは第一導体パッド３６を含む第一ビルドアップ導体層１６Ａに対応して形成されている。第二ビア孔４５Ｂは電極パッド３８に対応して形成されている。
図３に示すように、第一ビア孔４５Ａは、底部へ近づくにつれて縮径されるテーパ状に形成されている。また、第二ビア孔４５Ｂも、底部へ近づくにつれて縮径されるテーパ状に形成されている。なお、第二ビア孔４５Ｂの底部の内周面には、底側の端部へ（電子部品８０へ）近づくにつれて縮径されるように湾曲する湾曲縮径部４８が形成されている。ただし、湾曲縮径部４８がない構造であってもよい。
第一ビア導体２５Ａは、第一ビア孔４５Ａにめっきを充填して形成されている。第一ビア導体２５Ａの底部は、第一導体パッド３６に接触している。第二ビア導体２５Ｂは、第二ビア孔４５Ｂにめっきを充填して形成されている。第二ビア導体２５Ｂの底部は、電極パッド３８に接触している。
以下、第一ビア孔４５Ａ及び第二ビア孔４５Ｂに関し、底部の内径を単に「孔径」という。図７に示すように、第二ビア孔４５Ｂの孔径Ｎ２は、第一ビア孔４５Ａの孔径Ｎ１より小さい。具体的には、第一ビア孔４５Ａの孔径Ｎ１は、一例として２０μｍ以上４０μｍ以下であり、第二ビア孔４５Ｂの孔径Ｎ２は、一例として１０μｍ以上２０μｍ以下である。また、第一ビア孔４５Ａどうしの中心の間隔（ピッチＰ１）は、一例として８０μｍ以上１００μｍ以下であり、第二ビア孔４５Ｂどうしの中心の間隔（ピッチＰ２）は、一例として３０μｍ以上６０μｍ以下である。
ここで、第一導体パッド３６及び電極パッド３８に関する「座残り量」を定義する。具体的には、座残り量は、対象としているパッドの半径と、このパッドに接触するビア導体の底部の半径の差である。例えば、第一導体パッド３６の座残り量Ｚ１は、第一導体パッド３６の直径をＤ１、第一ビア導体２５Ａの孔径をＮ１とすると、Ｚ１＝（Ｄ１－Ｎ１）／２である。電極パッド３８の座残り量Ｚ２は、電極パッド３８の直径をＤ２、第二ビア導体２５Ｂの孔径をＮ２とすると、Ｚ２＝（Ｄ２－Ｎ２）／２である。
本開示の技術の配線基板１００では、第一導体パッド３６の座残り量Ｚ１と、電極パッド３８の座残り量Ｚ２について、Ｚ１＞Ｚ２の関係がある。
本開示の技術の配線基板１００では、複数の第一導体パッド３６を有しており、また、複数の電極パッド３８を有している。
ここで、複数の第一導体パッド３６及び複数の電極パッド３８のそれぞれにおいて、パッドのパッド間距離を定義する。このパッド間距離は、対象としている同種のパッドのうち２つのパッドにおける間隔の長さである。図７に示すように、本実施形態では、第一導体パッド３６及び電極パッド３８はいずれも平面視で円形である。したがって、例えば第一導体パッド３６のパッド間距離Ｌ１は、隣どうしの第一導体パッド３６において最も間隔が短い部分の間隔の長さである。電極パッド３８のパッド間距離Ｌ２も、隣どうしの電極パッド３８において最も間隔が短い部分の間隔の長さである。
本開示の技術の配線基板１００では、第一導体パッド３６のパッド間距離Ｌ１と、電極パッド３８のパッド間距離Ｌ２について、Ｌ１＞Ｌ２の関係がある。
図２に詳細に示すように、第一外側パッド２３Ａ及び第二外側パッド２３Ｂの上には、第一面めっき層４１が形成されている。第一外側パッド２３Ａ上の第一面めっき層４１は、第一開口２７Ａ内に充填されており、さらに、第一面ソルダーレジスト層２９Ｆの上側に突出している。
第二外側パッド２３Ｂ上の第一面めっき層４１も第一外側パッド２３Ａ上の第一面めっき層４１と同様に、第二開口２７Ｂ内に充填されており、第一面ソルダーレジスト層２９Ｆの上側に突出している。これらの第一面めっき層４１において、第一面ソルダーレジスト層２９Ｆからの突出高さは略同じである。
図３に示すように、第一面めっき層４１は、電解Ｃｕ／Ｎｉ／Ｓｎ金属層で構成されている。第一面ソルダーレジスト層２９ＦからのＣｕ層４１Ｌ突出高さは、３μｍ以上２０μｍ以下である。Ｎｉ層４１Ｍの厚さは、２μｍ以上７μｍ以下、Ｓｎ層４１Ｎの厚さは、５μｍ以上４５μｍ以下である。図３に示す例では、Ｓｎ層４１Ｎは、上面が上に凸となるように湾曲する形状である。
本体基板１０の第一面１０Ｆ及び第二面１０Ｂにおいて、外側ビルドアップ絶縁層２１は、ソルダーレジスト層２９で覆われている。実質的にソルダーレジスト層２９が、配線基板１００の第一面１００Ｆ及び第二面１００Ｂを構成している。
一例として、ソルダーレジスト層２９の厚みは、７μｍ以上２５μｍ以下であり、外側ビルドアップ絶縁層２１の厚みは、１０μｍ以上２０μｍ以下であり、外側ビルドアップ導体層２２の厚みは、１０μｍ以上２０μｍ以下である。なお、ソルダーレジスト層２９の厚みは、外側ビルドアップ絶縁層２１の上面からソルダーレジスト層２９の上面までの距離で定義される。外側ビルドアップ絶縁層２１の厚みは、保護層３４の上面から外側ビルドアップ絶縁層２１の上面までの距離で定義される。ビルドアップ絶縁層１５の厚みは、ビルドアップ絶縁層１５の上面から、その直下に形成されるビルドアップ絶縁層１５の上面までの距離で定義される。
図２に示すように、本体基板１０の第一面１０Ｆには、外側パッド２３が形成されている。配線基板１００の第一面１００Ｆは、第一面ソルダーレジスト層２９Ｆを含んでいる。第一面ソルダーレジスト層２９Ｆには、開口２７が複数形成されている。開口２７は、外側ビルドアップ導体層２２のうち第一面１００Ｆ側に位置する第一面外側ビルドアップ導体層２２Ｆの一部を外側パッド２３として露出させている。
複数の開口２７は、第一開口２７Ａと第二開口２７Ｂとを含んでいる。第一開口２７Ａは、第一面外側ビルドアップ導体層２２Ｆの一部を第一外側パッド２３Ａとして露出させ、第二開口２７Ｂは、第二外側パッド２３Ｂとして露出させている。
具体的には、外側パッド２３は、第一外側パッド２３Ａと、第二外側パッド２３Ｂとを含んでいる。第一外側パッド２３Ａは、第一ビア導体２５Ａを介して第一導体パッド３６に接続されている。第二外側パッド２３Ｂは、第二ビア導体２５Ｂを介して電極パッド３８に接続されている。
図１に示すように、配線基板１００の第一面１００Ｆには、素子搭載領域Ｒ１、Ｒ２が形成されている。素子搭載領域Ｒ１、Ｒ２には、半導体素子９０、９１が搭載されている。キャビティ３０は、素子搭載領域Ｒ１、Ｒ２の境界部分で、且つ配線基板１００の内側の位置に配置されている。
半導体素子９０、９１は、電極パッド３８、第二ビア導体２５Ｂ、第二外側パッド２３Ｂ及び第一面めっき層４１を介して、電気的に接続されている。
図１に示すように、配線基板１００の第二面１００Ｂ側の第二面ソルダーレジスト層２９Ｂには、複数の第三開口２８が複数形成されている。第三開口２８は、第二面１００Ｂ側の第二面外側ビルドアップ導体層２２Ｂの一部を第三外側パッド２４として露出させる。
第三外側パッド２４は、第三ビア導体２６を介して、本体基板１０における第二面１０Ｂ側の第一ビルドアップ導体層１６Ａ（最も下側に配置されるビルドアップ導体層１６）に接続されている。
外側ビルドアップ絶縁層２１には、第三ビア孔４６が複数形成されている。第三ビア導体２６は、第三ビア孔４６にめっきを充填して形成されている。第三ビア孔４６の孔径は２０μｍ以上４０μｍ以下である。第三ビア孔４６どうしの間隔（ピッチ）は８０μｍ以上１００μｍ以下である。なお、第三ビア孔４６は、上側に向かって細くなるテーパ状に形成されている。
第三外側パッド２４の上には、第二面めっき層４２が形成されている。第二面めっき層４２は、第三開口２８の底部に配置されている。そして、第二面ソルダーレジスト層２９Ｂの外面に対して凹んでいる。第二面めっき層４２は、無電解Ｎｉ／Ｐｄ／Ａｕ金属層で構成されている。なお、第二面１００Ｂの表面処理については、特に限定されず、例えば、無電解Ｎｉ／Ａｕ層、ＯＳＰ膜等を形成する表面処理であってもよい。
次に、配線基板１００の製造方法について説明する。
図４Ａ及び図４Ｂに示すように、本開示の技術に係る配線基板１００の製造方法では、本体基板１０が用意される。
図４Ａに示すように、本体基板１０では、コア基板１１の第一面１１Ｆ及び第二面１１Ｂにコア導体１２が形成されている。さらに、コア基板１１の第一面１１Ｆ及び第二面１１Ｂには、複数のビルドアップ絶縁層１５とビルドアップ導体層１６とが交互に積層されている。
この本体基板１０に対し、第一ビルドアップ絶縁層１５Ａ上の所定位置に、第一導体パッド３６が形成される。第一導体パッド３６は、無電解めっき処理、めっきレジスト処理、電解めっき処理、スパッタリング等により、例えばセミアディティブ法等で形成される。なお、本開示の技術では、第一導体パッド層３６は第一ビルドアップ導体層１６Ａに含まれる構成であり、実質的に第一ビルドアップ導体層１６Ａの形成によって第一導体パッド３６も形成されるようにしてもよい。
次に、図５Ａ及び図５Ｂに示すように、第一ビルドアップ絶縁層１５Ａ上に、第一ビルドアップ導体層１６Ａ（外側導体回路層３５及び第一導体パッド３６を含む）の上面を覆うように、保護層３４が形成される。
次に、図６Ａに示すように、保護層３４及び第一ビルドアップ絶縁層１５Ａに、キャビティ３０が形成される。本開示の技術では、キャビティ３０は、保護層３４及び第一ビルドアップ絶縁層１５Ａに、例えば、炭酸ガスレーザが照射されることにより形成される。保護層３４と第一ビルドアップ絶縁層１５Ａとにキャビティ３０が形成されることにより、プレーン層３１Ａがキャビティ３０の底面として露出される。本開示の技術では、炭酸ガスレーザが照射される範囲は、プレーン層３１Ａと同じ範囲であるが、例えば、プレーン層３１Ａよりも狭い範囲であってもよい。また、本開示の技術において、キャビティ３０は、この段階では、底部へ近づくにつれて幅狭となる形状に形成されている。キャビティ３０の底面にはプレーン層３１Ａが露出している。このプレーン層３１Ａに対しデスミア処理が行われる。キャビティ３０を形成する際に生じた樹脂残渣がこのデスミア処理によって除去される。このデスミア処理には、例えば、アルカリ性過マンガン酸溶液を用いた湿式デスミア処理、又は、プラズマ等の気体を用いた乾式デスミア処理等の方法を用いることができる。さらに、必要に応じて、粗化処理によってプレーン層３１Ａの上面が粗化される。
次に、図６Ｂに示すように、キャビティ３０内に、電子部品８０が収容される。プレーン層３１Ａ上には図示しない接着層が積層され、この接着層によって、電子部品８０がプレーン層３１Ａに接着される。電子部品８０は、電極パッド３８が上を向くようにキャビティ３０内に収容される。キャビティ３０は、底部へ近づくにつれて幅狭となる形状に形成されているので、この状態では、電子部品８０の側面とキャビティ３０の内側面との間に隙間が生じている。
次に、図６Ｃに示すように、保護層３４の上面及び電子部品８０の上面（電極パッド３８の上面を含む）を覆うように、外側ビルドアップ絶縁層２１が形成される。すなわち、外側ビルドアップ絶縁層２１が、保護層３４の上面、電子部品８０の上面及び電極パッド３８の上面に積層される。外側ビルドアップ絶縁層２１は、例えば、フィルム状のエポキシ樹脂が、ラミネート加工によって保護層３４上へ積層され、加熱及び加圧されることによって形成される。外側ビルドアップ絶縁層２１の樹脂の一部は、電子部品８０の側面とキャビティ３０の内側面との間に隙間に入り込む。これによって、隙間に樹脂が充填される。すなわち、電子部品８０の側面に樹脂が位置する構造が実現される。
次に、図６Ｄに示すように、外側ビルドアップ絶縁層２１及び保護層３４に、第一ビア孔４５Ａが形成される。本開示の技術では、第一ビア孔４５Ａは、外側ビルドアップ絶縁層２１に対し上側からレーザを照射することにより形成される。
第一ビア孔４５Ａを形成する場合に用いるレーザの波長は、例えば１μｍ以上１５μｍ以下である。本開示の技術では、第一ビア孔４５Ａの形成に炭酸ガスレーザを用いる。外側ビルドアップ絶縁層２１及び保護層３４に第一ビア孔４５Ａが形成されることにより、第一導体パッド３６の上面の一部が露出される。
第一ビア孔４５Ａは、底部に向かって内径が漸減する形状であり、底部は所定の孔径Ｎ１（図７参照）に形成される。
次に、図６Ｅに示すように、第一ビア孔４５Ａに対し第一デスミア処理が一定の処理時間Ｔ１で行われる。第一ビア孔４５Ａを形成することによって生じた樹脂残渣の全部又は一部が、第一デスミア処理によって、第一ビア孔４５Ａ内から除去される。第一デスミア処理には、例えば、アルカリ性過マンガン酸溶液を用いた湿式デスミア処理、又は、プラズマ等の気体を用いた乾式デスミア処理等の方法を用いることができる。
さらに、必要に応じて第一導体パッド３６に対して粗化処理が行われ、第一導体パッド３６の上面が粗化される。
次に、図６Ｆに示すように、外側ビルドアップ絶縁層２１に、第二ビア孔４５Ｂが形成される。本開示の技術では、第二ビア孔４５Ｂは、外側ビルドアップ絶縁層２１に対し上側からレーザを照射することにより形成される。
第二ビア孔４５Ｂを形成する場合に用いるレーザの波長は、第一ビア孔４５Ａを形成する場合に用いられるレーザの波長よりも短い。例えば、第二ビア孔４５Ｂを形成する場合に用いるレーザの波長は、１００ｎｍ以上５００ｎｍ以下である。本開示の技術では、第二ビア孔４５Ｂの形成に、紫外線レーザとして、ＹＡＧレーザ等の固体レーザを用いる。ＹＡＧレーザを用いた場合は、例えば、３５５ｎｍの波長のレーザを照射可能である。外側ビルドアップ絶縁層２１に第二ビア孔４５Ｂが形成されることにより、電極パッド３８の上面の一部が露出される。
第二ビア孔４５Ｂは、底部に向かって内径が漸減する形状であり、底部は所定の孔径Ｎ２（図７参照）に形成される。この孔径Ｎ２は、第一ビア孔４５Ａの底部の孔径Ｎ１よりも小さい。
本開示の技術では、第二ビア孔４５Ｂの形成に用いるレーザの波長は、第一ビア孔４５Ａの形成に用いるレーザの波長よりも短い。したがって、第二ビア孔４５Ｂの形成に用いるレーザの波長が第一ビア孔４５Ａの形成に用いるレーザの波長よりも長い場合と比較して、第一ビア孔４５Ａよりも孔径の小さい第二ビア孔４５Ｂを容易に形成できる。
次に、図６Ｇに示すように、第二ビア孔４５Ｂに対し第二デスミア処理を一定の処理時間Ｔ２で行う。第二ビア孔４５Ｂを形成することによって生じた樹脂残渣の全部又は一部が、第二デスミア処理によって、第二ビア孔４５Ｂ内から除去される。第二デスミア処理は、第一デスミア処理と同様の方法を用いる。例えば、アルカリ性過マンガン酸溶液を用いた湿式デスミア処理、又は、プラズマ等の気体を用いた乾式デスミア処理等の方法である。本実施形態では、第二デスミア処理の処理時間Ｔ２は、第一デスミア処理の処理時間Ｔ１よりも短く設定される。
さらに、電極パッド３８に対して、必要に応じて粗化処理が行われ、電極パッド３８の上面が粗化される。
このように第二ビア孔４５Ｂに対し第二デスミア処理を行うと、実質的に、第一ビア孔
４５Ａに対してもデスミア処理が行われることになる。
本開示の技術では、第一デスミア処理を行った後、第二ビア孔４５Ｂを形成することを行う。すなわち、第一デスミア処理を行う段階では、第二ビア孔４５Ｂは形成されていないので、第一デスミア処理において、第二ビア孔４５Ｂに対しデスミア処理を行うことはない。
そして、第一ビア孔４５Ａに対するデスミア処理のトータルでの処理時間Ｔ３について、Ｔ３＝Ｔ１＋Ｔ２となる。第一ビア孔４５Ａの樹脂残渣の除去を行うにあたっては、このトータルでの処理時間Ｔ３が、樹脂残渣の除去に十分な処理時間となるように設定される。これに対し、第二ビア孔４５Ｂのデスミア処理は処理時間Ｔ２である。したがって、例えば、まず第一ビア孔４５Ａに対するデスミア処理のトータルでの処理時間Ｔ３と、第二ビア孔４５Ｂに対するデスミア処理の処理時間Ｔ２と、が決まる。そして、これらから、Ｔ１＝Ｔ３－Ｔ２として、第一ビア孔４５Ａに対するデスミア処理の処理時間Ｔ１を決めることができる。
なお、図示は省略するが、本体基板１０の第二面１０Ｂにも、第一面１０Ｆと同様に、外側ビルドアップ絶縁層２１が形成される。そして、第二面１０Ｂの外側ビルドアップ絶縁層２１に、レーザが照射され、第三ビア孔４６が形成される。
次に、図６Ｈに示すように、本体基板１０の第一面１０Ｆにおいて、第一ビア孔４５Ａ内に第一ビア導体２５Ａが形成され、第二ビア孔４５Ｂ内に第二ビア導体２５Ｂが形成される。本開示の技術では、第一ビア導体２５Ａが形成されることと、第二ビア導体２５Ｂが形成されることとは、同時に行われる。
以降は、図示は省略するが、本体基板１０の第二面１０Ｂにおいて、第三ビア孔４６に第三ビア導体２６が形成される。第一ビア導体２５Ａ、第二ビア導体２５Ｂ及び第三ビア導体２６は、例えば、無電解めっき処理、めっきレジスト処理、電解めっき処理等によって形成される。
また、外側ビルドアップ絶縁層２１上に、外側ビルドアップ導体層２２（第一面外側ビルドアップ導体層２２Ｆと第二面外側ビルドアップ導体層２２Ｂ）が形成される。
さらに、本体基板１０の第一面１０Ｆ側に第一面ソルダーレジスト層２９Ｆが形成され、第二面１０Ｂに第二面ソルダーレジスト層２９Ｂが形成される。
そして、例えばリソグラフィ処理によって、第一面ソルダーレジスト層２９Ｆに第一開口２７Ａが形成され、第二面ソルダーレジスト層２９Ｂに第三開口２８が形成される。第一開口２７Ａは、第一面外側ビルドアップ導体層２２Ｆの一部を第一外側パッド２３Ａとして露出させる。第三開口２８は、第二面外側ビルドアップ導体層２２Ｂ の一部を第三外側パッド２４として露出させる。
さらに、紫外線レーザの照射によって、第一面ソルダーレジスト層２９Ｆに第二開口２７Ｂが形成される。第二開口２７Ｂは、第一面外側ビルドアップ導体層２２Ｆの一部を第二外側パッド２３Ｂとして露出させる。
なお、必要に応じて、第一外側パッド２３Ａ、第二外側パッド２３Ｂ及び第三外側パッド２４にデスミア処理が施される。
次に、第一面ソルダーレジスト層２９Ｆが図示しない樹脂保護膜によって被覆される。そして、本体基板１０の第二面１０Ｂ側に無電解めっき処理が行われ、第三外側パッド２４上に第二面めっき層４２が形成される。
さらに、第一面ソルダーレジスト層２９Ｆを被覆する樹脂保護膜が除去される。また、第二面ソルダーレジスト層２９Ｂが、同じく図示しない樹脂保護膜によって被覆される。
そして、本体基板１０の第一面１０Ｆ側に電解めっき処理が行われ、第一外側パッド２３Ａ及び第二外側パッド２３Ｂ上に第一面めっき層４１が形成される。
そして、第二面ソルダーレジスト層２９Ｂを被覆している樹脂保護膜が除去されて、配線基板１００が完成する。
次に、本実施形態の作用を説明する。
本開示の技術の配線基板１００では、外側ビルドアップ絶縁層２１には、第一ビア孔４５Ａ及び第二ビア孔４５Ｂが形成される。そして、第一ビア孔４５Ａ及び第二ビア孔４５Ｂに対してデスミア処理が行われることで、第一ビア孔４５Ａ内及び第二ビア孔４５Ｂ内から樹脂残渣の全部又は一部が除去される。
ここで、比較のために、第一ビア孔４５Ａ及び第二ビア孔４５Ｂに対し、等しい処理時間でデスミア処理を行う場合を想定する。例えば、第一ビア孔４５Ａ及び第二ビア孔４５Ｂに対し、同時にデスミア処理を行う場合等である。
この場合、第一ビア孔４５Ａの孔径Ｎ１は第二ビア孔４５Ｂの孔径Ｎ２よりも大きいので、第一ビア孔４５Ａ及び第二ビア孔４５Ｂの両方に対し等しい処理時間でデスミア処理を行う場合には、処理時間は、第一ビア孔４５Ａに対する処理時間に設定される。すなわち、相対的に孔径の小さい第二ビア孔４５Ｂに対して、必要以上の長時間でデスミア処理を行うことになる。
第二ビア孔４５Ｂに対して、必要以上の長時間でデスミア処理を行うと、電極パッド３８と、その上側にある外側ビルドアップ絶縁層２１との間でハローイングが生じやすくなる。すなわち、外側ビルドアップ絶縁層２１が、電極パッド３８から剥離しやすくなる。特に、本開示の技術では、外側ビルドアップ絶縁層２１が樹脂を含有している。第二ビア孔４５Ｂに対するデスミア処理によってこの樹脂が溶け出すと、電極パッド３８からの外側ビルドアップ絶縁層２１の剥離を招きやすい。
そして、剥離部分が外側ビルドアップ絶縁層２１と電子部品８０との間に広がるおそれがある。特に、本開示の技術のように、第一導体パッド３６のパッド間距離Ｌ１に対し、電極パッド３８のパッド間距離Ｌ２が相対的に短い場合は、複数の電極パッド３８の間の部分で、電子部品８０から外側ビルドアップ絶縁層２１が剥がれやすい。
これに対し、本開示の技術では、第二ビア孔４５Ｂに対するデスミア処理の処理時間Ｔ２は、第一ビア孔４５Ａに対するデスミア処理のトータルの処理時間Ｔ３よりも短い。このため、第一ビア孔４５Ａ及び第二ビア孔４５Ｂに対し、等しい処理時間でデスミア処理を行った場合と比較して、電極パッド３８と、その上側にある外側ビルドアップ絶縁層２１との間におけるハローイングを抑制できる。
特に、本開示の技術の配線基板１００では、図７に示したように、第一導体パッド３６の座残り量Ｚ１と、電極パッド３８の座残り量Ｚ２について、Ｚ１＞Ｚ２の関係がある。このように座残り量Ｚ２が相対的に短いと、これらの座残り量Ｚ１、Ｚ２の間に、Ｚ１≦Ｚ２の関係がある場合と比較して、電極パッド３８と外側ビルドアップ絶縁層２１との間でハローイングによる剥離が発生しやすい。しかし、本開示の技術では、第二ビア孔４５Ｂに対するデスミア処理の処理時間Ｔ２は、第一ビア孔４５Ａに対するデスミア処理のトータルの処理時間Ｔ３よりも短い。したがって、電極パッド３８と外側ビルドアップ絶縁層２１とのハローイングによる剥離の発生を抑制できる。
また、本開示の技術の配線基板１００では、第一導体パッド３６のパッド間距離Ｌ１と、電極パッド３８のパッド間距離Ｌ２について、Ｌ１＞Ｌ２の関係がある。このようにパッド間距離Ｌ２が相対的に短いと、これらのパッド間距離Ｌ１、Ｐ２の間に、Ｌ１≦Ｌ２の関係がある場合と比較して、電子部品８０から外側ビルドアップ絶縁層２１が剥がれやすい。しかし、本開示の技術では、第二ビア孔４５Ｂに対するデスミア処理の処理時間Ｔ２は、第一ビア孔４５Ａに対するデスミア処理の処理時間Ｔ３よりも短いので、電子部品８０と外側ビルドアップ絶縁層２１とのハローイングによる剥離の発生を抑制できる。
なお、上記では、第一ビア孔４５Ａに対するデスミア処理の処理時間Ｔ１に対し、第二ビア孔４５Ｂに対するデスミア処理の処理時間Ｔ２を短く設定している。すなわちＴ１＞Ｔ２である。しかしながら、第一ビア孔４５Ａに対するデスミア処理のトータルでの処理時間Ｔ３については、Ｔ３＝Ｔ１＋Ｔ２であるので、例えば、Ｔ１≦Ｔ２の場合であっても、Ｔ３＞Ｔ２の状態を実現できる。本開示の技術のようにＴ１＞Ｔ２とすることにより、Ｔ３がＴ２よりも十分に長い状態を実現できる。
いずれにしても、第一デスミア処理の処理時間Ｔ１及び第二デスミア処理の処理時間Ｔ２は、例えば予め所定の処理時間として設定できる。
上記では、第二ビア孔４５Ｂの形成に用いるレーザを紫外光としたが、第一ビア孔４５Ａの形成に用いるレーザの波長よりも短ければ、可視光であってもよい。
なお、第一実施形態において、図８に示す第一変形例の配線基板１１０の構造とすることが可能である。
第一変形例の配線基板１１０では、外側導体回路層３５、第一導体パッド３６及び電極パッド３８の表面に被覆膜１１２、１１４が形成されている。具体的には、被覆膜１１２は、外側導体回路層３５及び第一導体パッド３６の表面のうち、保護層３４と向かい合っている表面を覆っている。被覆膜１１４は、電極パッド３８の表面のうち、外側ビルドアップ絶縁層２１と向かい合っている表面を覆っている。なお、被覆膜１１２は、外側導体回路層３５及び第一導体パッド３６において、保護層３４と向かい合う表面の一部だけに形成されていてもよい。被覆膜１１４は、電極パッド３８において、外側ビルドアップ絶縁層２１と向かい合う表面の一部だけに形成されていてもよい。
被覆膜１１２は、外側導体回路層３５及び第一導体パッド３６と、保護層３４との密着性を向上させる。被覆膜１１２は、例えば、保護層３４を構成する樹脂等の有機材料、及び外側導体回路層３５及び第一導体パッド３６を構成する金属等の無機材料の両方と結合し得る材料によって形成される。被覆膜１１４は、電極パッド３８と、外側ビルドアップ絶縁層２１との密着性を向上させる。被覆膜１１４は、例えば、外側ビルドアップ絶縁層２１を構成する樹脂等の有機材料、及び電極パッド３８を構成する金属等の無機材料の両方と結合し得る材料によって形成される。
被覆膜１１２、１１４は、例えば、有機材料と化学結合し得る反応基及び無機材料と化学結合し得る反応基の両方を含む材料によって形成される。被覆膜１１２、１１４の材料としては、トリアゾール化合物等のアゾールシラン化合物を含むシランカップリング剤が例示される。
なお、被覆膜１１２の材料は、外側導体回路層３５及び第一導体パッド３６の上に保護層３４が直接形成される場合と比較して、外側導体回路層３５及び第一導体パッド３６と保護層３４との密着強度を高め得るものであればよい。また、被覆膜１１４の材料は、電極パッド３８の上に外側ビルドアップ絶縁層２１が直接形成される場合と比較して、電極パッド３８と外側ビルドアップ絶縁層２１との密着強度を高め得るものであればよい。したがって、被覆膜１１２、１１４は、シランカップリング剤に限定されない。外側導体回路層３５及び第一導体パッド３６の上に保護層３４が直接形成される場合と比較して、外側導体回路層３５及び第一導体パッド３６は保護層３４に対し、被覆膜１１２により、高い強度で密着する。また、電極パッド３８の上に外側ビルドアップ絶縁層２１が直接形成される場合と比較して、電極パッド３８は外側ビルドアップ絶縁層２１に対し、被覆膜１１４により、高い強度で密着する。
第一変形例の配線基板１１０の製造方法では、被覆膜１１２は、例えば第一ビルドアップ絶縁層１５Ａ上に第一導体パッド３６が形成される状態（図４Ａ及図４Ｂ参照）の後で、且つ、保護層３４が形成される状態（図５Ａ及び図５Ｂ参照）の前に形成される。そして、外側ビルドアップ絶縁層２１及び保護層３４に第一ビア孔４５Ａを形成する際に、第一ビア孔４５Ａに対応した部分の被覆膜１１２が除去される。
被覆膜１１４は、例えば電子部品８０がキャビティ３０に収容される状態（図６Ｂ参照）の後で、且つ外側ビルドアップ絶縁層２１が形成される状態（図６Ｃ参照）の前に形成される。そして、外側ビルドアップ絶縁層２１に第二ビア孔４５Ｂを形成する際に、第二ビア孔４５Ｂに対応した部分の被覆膜１１４が除去される。
本開示の技術の電子部品としては、半導体素子であってもよいし、チップコンデンサ、インダクタ、抵抗等の受動素子であってもよい。
本開示の技術では、キャビティ３０が形成されていることによって、電子部品が絶縁層内に配置された構造が実現されている。これに代えて、たとえば、絶縁層にキャビティ３０を形成することなく、絶縁層上に電子部品が配置されている構造でもよい。
本開示の技術の配線基板は、各図面に例示される構造、並びに、本明細書において例示される構造、形状、及び材料を備えるものに限定されない。前述したように、実施形態の配線基板は任意の積層構造を有し得る。例えば実施形態の配線基板はコア基板を含まないコアレス基板であってもよい。実施形態の配線基板は、任意の数の導体層及び絶縁層を含み得る。
本開示の技術の配線基板の製造方法は、各図面を参照して説明された方法に限定されない。例えば、各導体層はフルアディティブ法によって形成されてもよい。また、各絶縁層は、フィルム状の樹脂に限らず、任意の形態の樹脂を用いて形成され得る。実施形態の配線基板の製造方法には、前述された各工程以外に任意の工程が追加されてもよく、前述された工程のうちの一部が省略されてもよい。
１０ 本体基板
１０Ｆ 第一面（本体基板の第一面）
１０Ｂ 第二面（本体基板の第二面）
１１ コア基板
１１Ｆ 第一面（コア基板の第一面）
１１Ｂ 第二面（コア基板の第二面）
１１Ｋ 絶縁性基材
１２ コア導体
１３ スルーホール導体
１３Ａ スルーホール
１５ ビルドアップ絶縁層
１５Ａ 第一ビルドアップ絶縁層（「絶縁層」の一例）
１６ ビルドアップ導体層
１７ ビア導体
２１ 外側ビルドアップ絶縁層（「上部絶縁層」の一例）
２２ 外側ビルドアップ導体層
２３ 外側パッド
２４ 第三外側パッド
２５Ａ 第一ビア導体
２５Ｂ 第二ビア導体
２６ 第三ビア導体
２７ 開口
２７Ａ 第一開口
２７Ｂ 第二開口
２８ 第三開口
２９ ソルダーレジスト層
３０ キャビティ
３０Ａ 開口
３１Ａ プレーン層
３１Ｂ 導体回路層
３４ 保護層
３５ 外側導体回路層
３６ 第一導体パッド（「導体パッド」の一例）
３８ 電極パッド
４１ 第一面めっき層
４２ 第二面めっき層
４５Ａ 第一ビア孔
４５Ｂ 第二ビア孔
４６ 第三ビア孔
８０ 電子部品
９０、９１ 半導体素子
１００ 配線基板
１００Ｆ 第一面（配線基板の第一面）
１００Ｂ 第二面（配線基板の第二面）
Ｌ１ 導体パッドのパッド間距離
Ｌ２ 電極パッドのパッド間距離

Claims (5)

  1. 絶縁層の上面に複数の導体パッドを形成することと、
    複数の電極パッドを備えると共に前記電極パッドのパッド間距離が前記導体パッドのパッド間距離よりも短い電子部品を、前記電極パッドを上に向けて前記絶縁層上又は前記絶縁層内に配置することと、
    前記絶縁層の上面、前記導体パッド及び前記電子部品を覆う上部絶縁層を形成することと、
    前記上部絶縁層に前記導体パッドを露出させる第一ビア孔を形成することと、
    前記第一ビア孔内から残渣を除去する第一デスミア処理を行うことと、
    前記上部絶縁層に前記電極パッドを露出させる第二ビア孔を形成することと、
    前記第二ビア孔内から残渣を除去する第二デスミア処理を行うことと、
    前記第一ビア孔内に第一ビア導体を形成することと、
    前記第二ビア孔内に第二ビア導体を形成することと、
    を含む配線基板の製造方法であって、前記第一デスミア処理を行うこと、の後に前記第二ビア孔を形成すること、を行う。
  2. 請求項１に記載の配線基板の製造方法であって、前記第二デスミア処理の処理時間は前記第一デスミア処理の処理時間よりも短い。
  3. 請求項１に記載の配線基板の製造方法であって、前記第一ビア孔内に前記第一ビア導体を形成することと、前記第二ビア孔内に前記第二ビア導体を形成することと、は同時に行われる。
  4. 請求項１に記載の配線基板の製造方法であって、さらに、複数の前記導体パッド及び複数の前記電極パッドにおいて前記上部絶縁層と向かい合う面を被覆膜で被覆すること、を含む。
  5. 請求項１に記載の配線基板の製造方法であって、前記第一ビア孔を形成すること、及び前記第二ビア孔を形成すること、を前記上部絶縁層へのレーザ光の照射により行い、前記第二ビア孔の形成に用いる前記レーザ光の波長は、前記第一ビア孔の形成に用いるレーザ光の波長よりも短い。

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