CN112786541A - 空腔器件组的封装结构及封装方法 - Google Patents

空腔器件组的封装结构及封装方法 Download PDF

Info

Publication number
CN112786541A
CN112786541A CN201911095882.3A CN201911095882A CN112786541A CN 112786541 A CN112786541 A CN 112786541A CN 201911095882 A CN201911095882 A CN 201911095882A CN 112786541 A CN112786541 A CN 112786541A
Authority
CN
China
Prior art keywords
layer
substrate
sealing layer
cavity device
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911095882.3A
Other languages
English (en)
Inventor
林耀剑
刘硕
陈雪晴
周莎莎
何晨烨
徐晨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Changjiang Electronics Technology Co Ltd filed Critical Jiangsu Changjiang Electronics Technology Co Ltd
Priority to CN201911095882.3A priority Critical patent/CN112786541A/zh
Priority to PCT/CN2020/092030 priority patent/WO2021093304A1/zh
Priority to US17/613,061 priority patent/US20220223574A1/en
Publication of CN112786541A publication Critical patent/CN112786541A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165Containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/182Disposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/183Connection portion, e.g. seal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/186Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/37Effects of the manufacturing process
    • H01L2924/37001Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及的一种空腔器件组的封装结构,包括基板,所述基板包括相对设置的基板第一表面与基板第二表面,所述基板第一表面设有第一空腔器件组,所述封装结构还包括:第一密封层,所述第一密封层包封第一空腔器件组;第一塑封层,所述第一塑封层包封所述第一密封层,且所述第一密封层密封材料的流动性小于所述第一塑封层塑封材料的流动性。通过上述设置,可解决目前封装结构中的滤波器等空腔器件组易受到注塑过程中的模流压力而造成器件损坏、功能失效的问题,并可保持模组的功能和小型化。

Description

空腔器件组的封装结构及封装方法
技术领域
本发明涉及封装技术领域,尤其涉及一种空腔器件组的封装结构及封装方法。
背景技术
目前系统级封装结构中,滤波器等空腔器件由于存在空腔,对塑封压力比较敏感,因而在后续工艺中使用注塑材料塑封模块产品时,滤波器等空腔器件的本体结构会因为无法承受注塑过程中的模流压力而垮塌,或空腔表面接触塑封材料的残余应力在之后的可靠性测试中变形或开裂,使得内部空腔受到压力破坏而造成滤波器等空腔器件的功能失效。
因此,需要改进相关技术来解决上述问题,以提高包含空腔器件的封装结构整体的可靠性与封装良率,并保持模组的功能和小型化。
发明内容
本发明的目的在于提供一种空腔器件组的封装结构及封装方法,以解决目前封装结构中的滤波器等空腔器件组易受到注塑过程中的模流压力而造成器件损坏、功能失效的问题,同时保证射频前端模块的功能。
为了实现上述发明目的之一,本发明一实施方式提供一种空腔器件组的封装结构,包括基板,所述基板包括相对设置的基板第一表面与基板第二表面,所述基板第一表面设有第一空腔器件组,所述封装结构还包括:第一密封层,所述第一密封层包封第一空腔器件组;第一塑封层,所述第一塑封层包封所述第一密封层,且所述第一密封层密封材料的流动性小于所述第一塑封层塑封材料的流动性。
作为本发明一实施方式的进一步改进,所述第一密封层还覆盖所述基板第一表面。
作为本发明一实施方式的进一步改进,所述基板第二表面设有第二空腔器件组及第二密封层,所述第二密封层包封所述第二空腔器件组。
作为本发明一实施方式的进一步改进,所述基板第二表面还覆盖有第二塑封层,所述第二塑封层包封所述第二密封层,且所述第二密封层密封材料的流动性小于所述第二塑封层塑封材料的流动性。
作为本发明一实施方式的进一步改进,所述基板第一表面的边缘还设有假片,所述第一密封层与所述第一塑封层依次包封所述假片。
作为本发明一实施方式的进一步改进,所述基板第一表面还设有被动元件,所述第一密封层与所述第一塑封层依次包封所述被动元件。
作为本发明一实施方式的进一步改进,所述基板第二表面还设有电与热导通结构,所述第二塑封层包封至少部分所述电与热导通结构。
本发明一实施方式还提供一种空腔器件组的封装方法,包括步骤:在基板第一表面设置第一空腔器件组;在所述第一空腔器件组的外周设置第一密封层,使得所述第一密封层包封所述第一空腔器件组;对所述基板第一表面进行塑封以形成第一塑封层,使得所述第一塑封层包封所述第一密封层,且所述第一密封层密封材料的流动性小于所述第一塑封层塑封材料的流动性。
作为本发明一实施方式的进一步改进,所述方法还包括:在所述第一空腔器件组的外周和所述基板第一表面设置第一密封层,使得所述第一密封层覆盖所述基板第一表面且包封所述第一空腔器件组。
作为本发明一实施方式的进一步改进,所述方法还包括:在所述基板第二表面设置第二空腔器件组及第二密封层,使得所述第二密封层包封所述第二空腔器件组。
作为本发明一实施方式的进一步改进,所述方法还包括:将第二塑封层覆盖于所述基板第二表面,使得所述第二塑封层包封所述第二密封层,且所述第二密封层密封材料的流动性小于所述第二塑封层塑封材料的流动性。
作为本发明一实施方式的进一步改进,所述方法还包括:在所述基板第一表面的边缘设置假片,使得所述第一密封层与所述第一塑封层依次包封所述假片。
作为本发明一实施方式的进一步改进,所述方法还包括:在所述基板第一表面设置被动元件,使得所述第一密封层与所述第一塑封层依次包封所述被动元件。
作为本发明一实施方式的进一步改进,所述方法还包括:对所述第一塑封层进行减薄。
作为本发明一实施方式的进一步改进,所述方法还包括:对所述第二塑封层进行减薄。
与现有技术相比,本发明的有益效果在于:在封装结构中,在空腔器件组与塑封层之间设置一层密封层以包封空腔器件组且不会接触到空腔器件的空腔区域,同时密封层密封材料的流动性小于塑封层塑封材料的流动性,因而可保护空腔器件组防止其受到塑模压力的破坏和其它非器件材料的残余应力变化而造成功能失效,以最终提高封装结构整体的可靠性与封装良率,并可保持模组的功能和小型化。
附图说明
图1是本发明实施例1中封装结构的结构示意图;
图2是本发明实施例1中第一空腔器件组的结构示意图;
图3是本发明实施例2中封装结构的结构示意图;
图4是本发明实施例2中第二空腔器件组的结构示意图;
图5是本发明另一实施例中封装结构的结构示意图;
图6是本发明又一实施例中封装结构的结构示意图;
图7是本发明又一实施例中常规器件组的结构示意图;
图8是本发明实施例3中封装结构的结构示意图;
图9是本发明实施例3中假片与被动元件的结构示意图;
图10是本发明实施例4中封装结构的结构示意图;
图11是本发明实施例中封装结构的封装方法流程示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚,下面将结合本申请具体实施方式及相应的附图对本申请技术方案进行清楚、完整地描述。显然,所描述的实施方式仅是本申请一部分实施方式,而不是全部的实施方式。基于本申请中的实施方式,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式,都属于本申请保护的范围。
下面详细描述本发明的实施方式,实施方式的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的,仅用于解释本发明,而不能理解为对本发明的限制。
如图1至图6所示,本发明一实施例提供了一种空腔器件组的封装结构,包括基板1,所述基板1包括相对设置的基板第一表面11与基板第二表面12,所述基板第一表面11设有第一空腔器件组3,所述封装结构还包括:覆盖于所述基板第一表面11的第一密封层5,所述第一密封层5包封第一空腔器件组3;第一塑封层7,所述第一塑封层7包封所述第一密封层5,且所述第一密封层5密封材料的流动性小于所述第一塑封层7塑封材料的流动性。
具体的,封装结构中,基板1为器件埋入式基板,其中埋入有被动元器件和IC芯片;埋入式的基板1包括两个相对的表面,对塑封模流压力敏感的第一空腔器件组3设于基板1的第一表面,且与基板1电性连接。此外,除了器件埋入式类型的基板,基板1也可以是非器件埋入式类型的基板;其中,埋入的器件包括被动器件和芯片等。
为防止后续塑封工艺中的模流压力对空腔器件产生破坏,在塑封工艺之前,基板第一表面11预先覆盖有一层第一密封层5,第一密封层5包封第一空腔器件组3,即第一密封层5包封基板第一表面11所有的空腔器件;第一密封层5则被第一塑封层7包封,即第一空腔器件组3被第一密封层5与第一塑封层7依次包封;同时,第一密封层5密封材料的流动性小于后续工艺中塑封材料的流动性,如此,第一密封层5的密封材料不流入、也不会接触到空腔器件的压力敏感区域,起到保护第一空腔器件组3的作用;在塑封过程中,第一塑封层7产生的模流压力也被第一密封层5及时缓冲,可进一步保护第一空腔器件组3。
第一密封层5可以是单一材料的结构,也可以是多层材料构成的结构,其内层为绝缘材料,外层为导电材料,如内层为在器件边缘的绝缘密封材料,而外层为铜Cu或银Ag导电喷涂屏蔽材料。
可选的,第一空腔器件组3包括至少一个空腔器件,即数量不限,其内部可为多个空腔器件。每个空腔器件的封装形式不限,可以是系统级封装、WLP晶圆级封装或芯片级封装等形式,也可以是LGA平面网格阵列封装或BGA球柵网格阵列封装等形式。由此,第一空腔器件组3与基板1中的被动元器件和IC芯片以及基板线路共同组织形成了一个射频前端SiP系统。
如图2所示,第一空腔器件组3包括两种封装形式的空腔器件,一个是WLP晶圆级封装形式,另一个则是LGA或BGA封装形式。
可选的,第一密封层5的加工工艺可采用真空或低压贴膜工艺,材料可为带填料的有机复合材料膜;或采用有机环氧复合高粘度膏进行真空低压点胶在器件边缘密封加上整体喷涂结合,以加工第一密封层5。喷涂的材料可以是电磁屏蔽材料,如铜Cu与银Ag结合的导电喷涂材料。第一塑封层7的加工工艺则可采用常规的注塑工艺或热压工艺,材料则为流动性较好的塑封材料。
可选的,由于加工工艺不同,第一密封层5可只包封第一空腔器件组3而不覆盖基板第一表面11,也可以包封第一空腔器件组3同时覆盖基板第一表面11。
可选的,基板第一表面11或基板第二表面12上还可设置不易桥接短路的少I/O的大中心距的器件或被动元件93,如大电感等;当大电感之类的被动元件93设于基板第一表面11时,也可依次被第一密封层5与第一塑封层7依次包封,或只被第一塑封层7包封。
可选的,其它较薄的器件和芯片还可埋入到基板1内部,即基板1可镂空埋入这些较薄的器件,或这些较薄的器件与基板1整体成型,以节省封装结构整体的空间,提高封装集成度。
此外,其他一些器件可设置于基板第二表面12或设置于基板中,如被动元器件或IC芯片之类的其它引脚短路敏感并且非压力敏感的器件。
进一步的,所述第一密封层5还覆盖所述基板第一表面11。
当采用贴膜等工艺加工方式时,第一密封层5可覆盖于基板第一表面11整体,并将第一空腔器件组3完全包封。由此,第一密封层5的加工设置方便快捷。
进一步的,所述基板第二表面12设有第二空腔器件组2及第二密封层4,所述第二密封层4包封所述第二空腔器件组2。
进一步的,所述基板第二表面12还覆盖有第二塑封层6,所述第二塑封层6包封所述第二密封层4,且所述第二密封层4密封材料的流动性小于所述第二塑封层6塑封材料的流动性。
如图3至图4所示,基板第二表面12还可设置对塑封模流压力敏感的第二空腔器件组2,第二空腔器件组2被第二密封层4包封,第二密封层4密封材料的流动性较低,可不流入、也不会接触到空腔器件的压力敏感区域,起到保护第二空腔器件组2的作用。
同时,基板第二表面12还可设置锡球821,以便与其他基板或结构进一步电性连接。
第二密封层4是可选的,即可根据基板第二表面12的具体情况进行选择;比如,当基板第二表面12设置其他对塑模压力不敏感的常规器件组时,基板第二表面12可不存在第二密封层4,只需覆盖一层第二塑封层6即可。
此外,基板第二表面12还可再覆盖一层第二塑封层6,第二塑封层6包封第二密封层4且不会接触到空腔器件的空腔区域;同时,材料选择时,保证第一密封层5密封材料的流动性小于第二塑封层6塑封材料的流动性;由此,塑封过程中,第二塑封层6产生的模流压力被第二密封层4及时缓冲,第二密封层4进一步起到保护第二空腔器件组2的作用。
同时,锡球821设置于基板第二表面12时,第二塑封层6露出至少部分锡球821,以便进一步电性连接。
这里,第二塑封层6包封第二密封层4,是指第二塑封层6可以完全覆盖第二密封层4的所有外周表面,也可以是第二塑封层6覆盖第二密封层4的四周表面。其中,第二密封层4是可选的,可根据基板第二表面12的具体情况进行选择。
第二密封层4的材料可为带填料的有机复合材料膜,或采用有机环氧复合高粘度膏进行真空低压点胶在器件边缘密封加上基板局部喷涂结合。喷涂的材料可以是电磁屏蔽材料,如铜Cu与银Ag结合的导电喷涂材料。
在封装结构的另一实施例中,第二密封层4除了包封第二空腔器件组2,还可覆盖基板第二表面12整体,如图5所示,基板第二表面12也可只覆盖一层第二密封层4。同样,第二密封层4的材料可为带填料的有机复合材料膜,或采用有机环氧复合高粘度膏进行真空低压点胶在器件边缘密封加上基板局部喷涂结合。喷涂的材料可以是电磁屏蔽材料,如铜Cu与银Ag结合的导电喷涂材料,也可以是绝缘材料。
当第二密封层4覆盖整个基板第二表面12时,需要再通过激光开孔工艺来露出基板第二表面12的焊盘121,以便焊盘121与后续植入的锡球821电性连接且不会造成短路。
如图6至图7所示,在封装结构的又一实施例中,第二密封层4可以没有,只需覆盖一层第二塑封层6。具体的,基板第二表面12还设置其他对塑模压力不敏感的常规器件组2’,如WLP晶圆级封装器件等。此时,基板第二表面12只需覆盖一层第二塑封层6,便可对常规器件组2’起到保护作用。
可选的,当基板第二表面12覆盖有第二塑封层6时,也可通过激光开孔工艺来露出锡球821,以便锡球821与其他基板1或结构电性连接。
进一步的,所述基板第一表面11的边缘还设有假片91,所述第一密封层5与所述第一塑封层7依次包封所述假片91。假片91可由硅、陶瓷、玻璃等材料制成,也可以是PCB或基板材料或不同的塑封料,还可以是金属制成,如铜材料等制成的金属框。
进一步的,所述基板第一表面11还设有被动元件93,所述第一密封层5与所述第一塑封层7依次包封所述被动元件93。
如图8至图9所示,封装结构还设有假片91,假片91为硅材料制成的无电路线路的芯片,可设于基板第一表面11的边缘且同样被第一密封层5与第一塑封层7依次包封或覆盖;当第一密封层5与第一塑封层7固化时,假片91可有效平衡并缓解材料固化时产生的收缩应力,避免应力对第一空腔器件组3造成破坏。
假片91可由硅、陶瓷、玻璃等材料制成,也可以是PCB或基板材料或不同的塑封料,还可以是金属制成,如铜材料等制成的金属框。
此外,基板第一表面11还设有如大电感之类的被动元件93,且第一密封层5与第一塑封层7依次包封或覆盖被动元件93,同样也可起到保护被动元件93与平衡缓解固化应力的作用。
同时,被动元件93的下表面与基板第一表面11之间还可以设置有隔离胶,用于防止引脚短路。
可选的,假片91也可设于基板1的非边缘区域,如位于基板1中央位置的各器件的较大间隔区域,以平衡缓解材料固化产生的应力。
进一步的,所述基板第二表面12还设有电与热导通结构8与第二塑封层6,所述第二塑封层6包封至少部分所述电与热导通结构8。
如图10所示,所述基板第二表面12还可以设置电与热导通结构8,所述第二塑封层6包封所述电与热导通结构8,并使得所述电与热导通结构8至少部分露出,以便于将所述基板第二表面12与其他基板或结构进一步电性连接。其中,所述电与热导通结构8为3D电与热连接结构,3D电与热导通结构包括PCB转接板、铜柱和锡球等连接结构。
此外,基板第二表面12还可设置非压力敏感器件10,所述非压力敏感器件10可以是非压力敏感空腔器件、IC芯片或被动元器件等器件。同时,基板第一表面11设置对不易引脚短路的器件,如预点隔离胶的被动器件。
在工艺加工时,可先将非压力敏感器件10和3D电与热导通结构键合8在基板第二表面12,将第二塑封层6包封所述非压力敏感器件10,并通过激光开口等加工形式使得3D电与热导通结构8至少部分露出,以便于进一步电性连接。
为方便理解,以下对示例进行具体描述:
实施例1
如图1至图2所示,本实施例中的空腔器件组的封装结构,封装结构包括基板1、第一空腔器件组3、第一密封层5及第一塑封层7;基板1为器件埋入式基板,其中埋入有被动元器件和IC芯片,埋入式的基板1包括基板第一表面11与基板第二表面12,对塑封时模流压力敏感的第一空腔器件组3设于基板第一表面11;第一密封层5及第一塑封层7依次包封第一空腔器件组3,且第一密封层5覆盖基板第一表面11整体;第一密封层5密封材料的流动性小于第一塑封层7塑封材料的流动性。由此,在塑封过程中,第一塑封层7产生的模流压力被第一密封层5及时缓冲降低,可保护第一空腔器件组3,避免其受到模流压力作用而被破坏。假片91可由硅、陶瓷、玻璃等材料制成,也可以是PCB或基板材料或不同的塑封料,还可以是金属制成,如铜材料等制成的金属框。
实施例2
如图3至图4所示,本实施例中的空腔器件组的封装结构,与实施例1不同的是,封装结构还包括第二空腔器件组2、第二密封层4、第二塑封层6与锡球821;对塑封模流压力敏感的第二空腔器件组2设于基板第二表面12,第二密封层4包封第二空腔器件组2,第二塑封层6覆盖基板第二表面12且包封第二密封层4;位于第二塑封层6中的锡球821与基板第二表面12的焊盘121电性连接,且下方被开孔露出,以便后续将封装结构整体与其他基板1或结构电性连接。同上,如此设置,塑封过程中,第二塑封层6产生的模流压力被第二密封层4及时缓冲降低,第二密封层4起到保护第二空腔器件组2的作用。
实施例3
如图8至图9所示,本实施例中的空腔器件组的封装结构,与实施例2不同的是,封装结构还包括假片91与被动元件93,假片91设于基板第一表面11的边缘且同样被第一密封层5与第一塑封层7依次包封;被动元件93为大电感元件,也被第一密封层5与第一塑封层7依次包封;如此,假片91可有效平衡并缓解密封材料与塑封材料固化时产生的收缩应力,避免收缩应力对第一空腔器件组3造成破坏。
实施例4
如图10所示,本实施例中的空腔器件组的封装结构,与实施例1不同的是,封装结构还包括第二塑封层6与电与热导通结构8;所述第二塑封层6包封所述电与热导通结构8,并使得所述电与热导通结构8至少部分露出,以便于将所述基板第二表面12与其他基板或结构进一步电性连接。其中,所述电与热导通结构8为3D电与热连接结构,3D电与热导通结构包括PCB转接板、铜柱和锡球等连接结构。
此外,基板第二表面12还可设置非压力敏感器件10,所述非压力敏感器件10可以是非压力敏感空腔器件、IC芯片或被动元器件等器件。同时,基板第一表面11设置对不易引脚短路的器件,如预点隔离胶的被动器件。
如图11所示,本发明一实施例还提供一种空腔器件组的封装方法,封装方法包括如下步骤,以下进行具体说明:
S01:在基板第一表面11设置第一空腔器件组3;
S03:在所述第一空腔器件组3的外周设置第一密封层5,使得所述第一密封层5包封所述第一空腔器件组3;
S05:对所述基板第一表面11进行塑封以形成第一塑封层7,使得所述第一塑封层7包封所述第一密封层5,且所述第一密封层5密封材料的流动性小于所述第一塑封层7塑封材料的流动性。
具体的,封装结构中,基板1包括两个相对的表面,即基板第一表面11与基板第二表面12。
首先,对塑封模流压力敏感的第一空腔器件组3设于基板第一表面11,使得两者电性连接;设置完成后,在第一空腔器件组3的外周设置第一密封层5,使得第一密封层5包封第一空腔器件组3,第一密封层5的密封材料流动性较低,因而不流入、也不会接触到空腔器件的压力敏感区域,第一密封层5可起到保护第一空腔器件组3的作用。
接着,再在基板第一表面11进行塑封,形成第一塑封层7以包封第一密封层5,同时保证第一密封层5密封材料的流动性小于第一塑封层7塑封材料的流动性,由此,在塑封过程中,第一塑封层7产生的模流压力可被第一密封层5及时缓冲,可进一步保护第一空腔器件组3,避免其受到塑封模流压力影响。
可选的,第一空腔器件组3包括一个或多个空腔器件。每个空腔器件的封装形式不限,可以是系统级封装、WLP晶圆级封装或芯片级封装等形式,也可以是LGA平面网格阵列封装或BGA球柵网格阵列封装等形式。
可选的,第一密封层5的加工工艺可采用真空或低压贴膜工艺,材料可为带填料的有机复合材料膜;或采用有机环氧复合高粘度膏进行真空低压点胶并可选择喷涂工艺,以加工第一密封层5。第一塑封层7的加工工艺则可采用常规的注塑工艺或热压工艺,材料则为流动性较好的塑封材料。
可选的,由于加工工艺不同,第一密封层5可只包封第一空腔器件组3而不覆盖基板第一表面11,也可以包封第一空腔器件组3同时覆盖基板第一表面11。
可选的,基板第一表面11或基板第二表面12上还可设置不易桥接短路的少I/O的大中心距的器件或被动元件93,如大电感等;当大电感之类的被动元件93设于基板第一表面11时,也可依次被第一密封层5与第一塑封层7依次包封,或只被第一塑封层7包封。
可选的,其它较薄的器件和芯片还可埋入到基板1内部,即基板1可镂空埋入这些较薄的器件,或这些较薄的器件与基板1整体成型,以节省封装结构整体的空间,提高封装集成度。
进一步的,步骤S03具体包括:
S031:在所述第一空腔器件组3的外周和所述基板第一表面11设置第一密封层5,使得所述第一密封层5覆盖所述基板第一表面11且包封所述第一空腔器件组3。
在将第一空腔器件组3设于基板第一表面11之后,可在所述基板第一表面11上通过贴膜等工艺设置第一密封层5,使得第一密封层5覆盖所述基板第一表面11且同时包封第一空腔器件组3,且第一密封层5不会接触到空腔器件的空腔区域,从而快速形成第一密封层5以保护第一空腔器件组3。
第一密封层5可以是单一材料的结构,也可以是多层材料构成的结构,其内层为绝缘材料,外层为导电材料,如内层为在器件边缘的绝缘密封材料,而外层为铜Cu或银Ag导电喷涂屏蔽材料。
进一步的,在步骤S01之前,或步骤S05之后,所述方法还包括:
S006:在所述基板第二表面12设置第二空腔器件组2及第二密封层4,使得所述第二密封层4包封所述第二空腔器件组2。
进一步的,在步骤S006之后,所述方法还包括:
S007:将第二塑封层6覆盖于所述基板第二表面12,使得所述第二塑封层6包封所述第二密封层4,且所述第二密封层4密封材料的流动性小于所述第二塑封层6塑封材料的流动性。
具体的,基板第二表面12也可设置第二空腔器件组2、第二密封层4以及第二塑封层6,且基板第二表面12的工艺加工可以先于基板第一表面11,也可在基板第一表面11之后进行,工艺顺序不限。
同样的,先将对塑封模流压力敏感的第二空腔器件组2设于基板第二表面12,再在第二空腔器件组2的外周设置第二密封层4,第二密封层4密封材料的流动性较低,可不流入、也不会接触到空腔器件的压力敏感区域,起到保护第二空腔器件组2的作用。
同时,基板第二表面12还可设置锡球821,以便与其他基板1或结构进一步电性连接。
第二密封层4是可选的,即可根据基板第二表面12的具体情况进行选择;比如,当基板第二表面12设置其他对塑模压力不敏感的常规器件组时,基板第二表面12可不存在第二密封层4,只需覆盖一层第二塑封层6即可。
此外,还可继续在基板第二表面12覆盖一层第二塑封层6,第二塑封层6包封第二密封层4;同时,材料选择时,保证第一密封层5密封材料的流动性小于第二塑封层6塑封材料的流动性;由此,塑封过程中,第二塑封层6产生的模流压力被第二密封层4及时缓冲,第二密封层4进一步起到保护第二空腔器件组2的作用。
同时,锡球821设置于基板第二表面12时,第二塑封层6露出至少部分锡球821,以便进一步电性连接。
可选的,第二密封层4除了包封第二空腔器件组2,还可覆盖基板第二表面12整体;当第二密封层4覆盖整个基板第二表面12时,需要再通过激光开孔工艺来露出基板第二表面12的焊盘121,以便焊盘121与后续植入的锡球821电性连接。
可选的,当基板第二表面12覆盖有第二塑封层6时,也可通过激光开孔工艺来露出锡球821,以便锡球821与其他基板1或结构电性连接。
进一步的,在步骤S01之后,所述方法还包括:
S021:在所述基板第一表面11的边缘设置假片91,使得所述第一密封层5与所述第一塑封层7依次包封所述假片91。
进一步的,在步骤S01之后,所述方法还包括:
S022:在所述基板第一表面11设置被动元件93,使得所述第一密封层5与所述第一塑封层7依次包封所述被动元件93。
具体的,基板第一表面11还可设置假片91与被动元件93。在第一空腔器件组3设于基板第一表面11之后,可将假片91设于基板第一表面11的边缘,并使得其同样被第一密封层5与第一塑封层7依次包封;同样的,如大电感之类的被动元件93也设于基板第一表面11且被第一密封层5与第一塑封层7依次包封。如此,假片91与被动元件93可有效平衡并缓解密封材料与塑封材料固化时产生的收缩应力,避免收缩应力对第一空腔器件组3造成破坏。
同时,被动元件93的下表面与基板第一表面11之间还可以设置有隔离胶,用于防止引脚短路。
可选的,假片91也可设于基板1的非边缘区域,如位于基板1中央位置的各器件的较大间隔区域,以平衡缓解材料固化产生的应力。
假片91可由硅、陶瓷、玻璃等材料制成,也可以是PCB或基板材料或不同的塑封料,还可以是金属制成,如铜材料等制成的金属框。
进一步的,在步骤S05之后,所述方法还包括:
S08:对所述第一塑封层7进行减薄。
进一步的,在步骤S007之后,所述方法还包括:
S009:对所述第二塑封层6进行减薄。
具体的,还可最终对第一塑封层7与第二塑封层6进行减薄工艺,以降低塑封层的厚度,减少材料固化造成的变形翘曲,降低进一步固化带来的收缩压力,以提高封装结构整体的可靠性。
其中,第一塑封层7的减薄工艺可根据具体情况进行选择,即也可以不进行减薄工艺。第二塑封层6的减薄工艺也是可选的,同时,第二塑封层6还可通过激光开口以露出至少部分锡球。
可选的,减薄工艺可以是机械研磨减薄,也可以是激光减薄。
下面整体描述空腔器件组的封装方法:
空腔器件组的封装结构中,封装结构包括基板1,基板1包括基板第一表面11与基板第二表面12。
先在基板第一表面11设置对塑封时模流压力敏感的第一空腔器件组3与如大电感之类的被动元件93,在基板第一表面11的边缘设置假片91;再将第一密封层5覆盖于基板第一表面11,使其包封基板第一表面11的所有器件;接着,再在第一密封层5的表面设置第一塑封层7,使得第一密封层5与第一塑封层7依次包封基板第一表面11的所有器件,且保证第一密封层5密封材料的流动性小于第一塑封层7塑封材料的流动性。
接下来,在基板第二表面12设置第二空腔器件组2,将锡球821植入基板第二表面12,使其与基板第二表面12的焊盘121电性连接;然后,在第二空腔器件组2的外周设置第二密封层4,使其包封第二空腔器件组2;最后,在基板第二表面12覆盖第二塑封层6,第二塑封层6包封第二密封层4;此外,还可通过激光开孔工艺来露出锡球821,以便锡球821将封装结构整体与其他基板1或结构电性连接。
综上,本发明提供的空腔器件封装结构,对塑封模流压力敏感的第一空腔器件组3设于基板1的第一表面,在第一空腔器件组3的外周依次设置第一密封层5与第一塑封层7;第一密封层5密封材料的流动性较低,且小于第一塑封层7塑封材料的流动性;如此,在塑封过程中,第一塑封层7产生的模流压力被第一密封层5及时缓冲降低,可有效保护第一空腔器件组3,防止其受到塑封过程中模流压力作用而被破坏,从而以提高整体封装结构的可靠性与封装良率。
应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施方式中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明,并非用以限制本发明的保护范围,凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (15)

1.一种空腔器件组的封装结构,包括基板,所述基板包括相对设置的基板第一表面与基板第二表面,所述基板第一表面设有第一空腔器件组,其特征在于,所述封装结构还包括:
第一密封层,所述第一密封层包封第一空腔器件组;
第一塑封层,所述第一塑封层包封所述第一密封层,且所述第一密封层密封材料的流动性小于所述第一塑封层塑封材料的流动性。
2.根据权利要求1所述的空腔器件组的封装结构,其特征在于,所述第一密封层还覆盖所述基板第一表面。
3.根据权利要求1所述的空腔器件组的封装结构,其特征在于,所述基板第二表面设有第二空腔器件组及第二密封层,所述第二密封层包封所述第二空腔器件组。
4.根据权利要求3所述的空腔器件组的封装结构,其特征在于,所述基板第二表面还覆盖有第二塑封层,所述第二塑封层包封所述第二密封层,且所述第二密封层密封材料的流动性小于所述第二塑封层塑封材料的流动性。
5.根据权利要求1所述的空腔器件组的封装结构,其特征在于,所述基板第一表面的边缘还设有假片,所述第一密封层与所述第一塑封层依次包封所述假片。
6.根据权利要求1所述的空腔器件组的封装结构,其特征在于,所述基板第一表面还设有被动元件,所述第一密封层与所述第一塑封层依次包封所述被动元件。
7.根据权利要求1所述的空腔器件组的封装结构,其特征在于,所述基板第二表面还设有电与热导通结构与第二塑封层,所述第二塑封层包封至少部分所述电与热导通结构。
8.一种空腔器件组的封装方法,其特征在于,包括步骤:
在基板第一表面设置第一空腔器件组;
在所述第一空腔器件组的外周设置第一密封层,使得所述第一密封层包封所述第一空腔器件组;
对所述基板第一表面进行塑封以形成第一塑封层,使得所述第一塑封层包封所述第一密封层,且所述第一密封层密封材料的流动性小于所述第一塑封层塑封材料的流动性。
9.根据权利要求8所述的空腔器件组的封装方法,其特征在于,步骤“在所述第一空腔器件组的外周设置第一密封层,使得所述第一密封层包封所述第一空腔器件组”具体包括:
在所述第一空腔器件组的外周和所述基板第一表面设置第一密封层,使得所述第一密封层覆盖所述基板第一表面且包封所述第一空腔器件组。
10.根据权利要求8所述的空腔器件组的封装方法,其特征在于,在步骤“在基板第一表面设置第一空腔器件组”之前,或在步骤“对所述基板第一表面进行塑封以形成第一塑封层,使得所述第一塑封层包封所述第一密封层,且所述第一密封层密封材料的流动性小于所述第一塑封层塑封材料的流动性”之后,所述方法还包括:
在所述基板第二表面设置第二空腔器件组及第二密封层,使得所述第二密封层包封所述第二空腔器件组。
11.根据权利要求10所述的空腔器件组的封装方法,其特征在于,在步骤“在所述基板第二表面设置第二空腔器件组及第二密封层,使得所述第二密封层包封所述第二空腔器件组”之后,所述方法还包括:
将第二塑封层覆盖于所述基板第二表面,使得所述第二塑封层包封所述第二密封层,且所述第二密封层密封材料的流动性小于所述第二塑封层塑封材料的流动性。
12.根据权利要求8所述的空腔器件组的封装方法,其特征在于,在步骤“在基板第一表面设置第一空腔器件组”之后,所述方法还包括:
在所述基板第一表面的边缘设置假片,使得所述第一密封层与所述第一塑封层依次包封所述假片。
13.根据权利要求8所述的空腔器件组的封装方法,其特征在于,在步骤“在基板第一表面设置第一空腔器件组”之后,所述方法还包括:
在所述基板第一表面设置被动元件,使得所述第一密封层与所述第一塑封层依次包封所述被动元件。
14.根据权利要求8所述的空腔器件组的封装方法,其特征在于,在步骤“对所述基板第一表面进行塑封以形成第一塑封层,使得所述第一塑封层包封所述第一密封层,且所述第一密封层密封材料的流动性小于所述第一塑封层塑封材料的流动性”之后,所述方法还包括:
对所述第一塑封层进行减薄。
15.根据权利要求11所述的空腔器件组的封装方法,其特征在于,在步骤“将第二塑封层覆盖于所述基板第二表面,使得所述第二塑封层包封所述第二密封层,且所述第二密封层密封材料的流动性小于所述第二塑封层塑封材料的流动性”之后,所述方法还包括:
对所述第二塑封层进行减薄。
CN201911095882.3A 2019-11-11 2019-11-11 空腔器件组的封装结构及封装方法 Pending CN112786541A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201911095882.3A CN112786541A (zh) 2019-11-11 2019-11-11 空腔器件组的封装结构及封装方法
PCT/CN2020/092030 WO2021093304A1 (zh) 2019-11-11 2020-05-25 空腔器件组的封装结构及封装方法
US17/613,061 US20220223574A1 (en) 2019-11-11 2020-05-25 Package structure and package method for cavity device group

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911095882.3A CN112786541A (zh) 2019-11-11 2019-11-11 空腔器件组的封装结构及封装方法

Publications (1)

Publication Number Publication Date
CN112786541A true CN112786541A (zh) 2021-05-11

Family

ID=75749799

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911095882.3A Pending CN112786541A (zh) 2019-11-11 2019-11-11 空腔器件组的封装结构及封装方法

Country Status (3)

Country Link
US (1) US20220223574A1 (zh)
CN (1) CN112786541A (zh)
WO (1) WO2021093304A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113555327A (zh) * 2021-06-21 2021-10-26 青岛歌尔智能传感器有限公司 封装结构及电子设备
CN113612461A (zh) * 2021-07-20 2021-11-05 北京航天微电科技有限公司 一种saw滤波器的芯片级气密性封装工艺
CN113675102A (zh) * 2021-10-22 2021-11-19 深圳新声半导体有限公司 用于芯片封装的方法和芯片颗粒
US11616044B2 (en) 2021-10-20 2023-03-28 Shenzhen Newsonic Technologies Co., Ltd. Chip packaging method and particle chips
WO2023155040A1 (zh) * 2022-02-15 2023-08-24 华为技术有限公司 系统级封装器件、电子设备、系统级封装器件的制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130217159A1 (en) * 2012-02-17 2013-08-22 Advanced Optoelectronic Technology, Inc. Method for manufacturing light emitting diode package
JP2015012091A (ja) * 2013-06-27 2015-01-19 太陽誘電株式会社 回路基板、回路モジュール、回路基板の製造方法及び回路モジュールの製造方法
CN105453253A (zh) * 2013-08-07 2016-03-30 日东电工株式会社 中空型电子器件密封用树脂片及中空型电子器件封装件的制造方法
WO2017024680A1 (zh) * 2015-08-13 2017-02-16 陈明涵 Aio封装结构及封装方法
CN109037171A (zh) * 2018-08-28 2018-12-18 苏州日月新半导体有限公司 集成电路封装体及其制造方法
CN110299289A (zh) * 2019-05-14 2019-10-01 南通通富微电子有限公司 一种扇出型晶圆级封装方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080286990A1 (en) * 2003-12-02 2008-11-20 Super Talent Electronics, Inc. Direct Package Mold Process For Single Chip SD Flash Cards
JP4383768B2 (ja) * 2003-04-23 2009-12-16 スリーエム イノベイティブ プロパティズ カンパニー 封止用フィルム接着剤、封止用フィルム積層体及び封止方法
JP4872587B2 (ja) * 2006-10-12 2012-02-08 日立化成工業株式会社 封止フィルム、及びこれを用いた半導体装置
US7800211B2 (en) * 2007-06-29 2010-09-21 Stats Chippac, Ltd. Stackable package by using internal stacking modules
US7989269B2 (en) * 2008-03-13 2011-08-02 Stats Chippac, Ltd. Semiconductor package with penetrable encapsulant joining semiconductor die and method thereof
US7772046B2 (en) * 2008-06-04 2010-08-10 Stats Chippac, Ltd. Semiconductor device having electrical devices mounted to IPD structure and method for shielding electromagnetic interference
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
JP6463323B2 (ja) * 2016-12-01 2019-01-30 太陽誘電株式会社 無線モジュール、およびその製造方法
US10636765B2 (en) * 2017-03-14 2020-04-28 STATS ChipPAC Pte. Ltd. System-in-package with double-sided molding

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130217159A1 (en) * 2012-02-17 2013-08-22 Advanced Optoelectronic Technology, Inc. Method for manufacturing light emitting diode package
JP2015012091A (ja) * 2013-06-27 2015-01-19 太陽誘電株式会社 回路基板、回路モジュール、回路基板の製造方法及び回路モジュールの製造方法
CN105453253A (zh) * 2013-08-07 2016-03-30 日东电工株式会社 中空型电子器件密封用树脂片及中空型电子器件封装件的制造方法
WO2017024680A1 (zh) * 2015-08-13 2017-02-16 陈明涵 Aio封装结构及封装方法
CN109037171A (zh) * 2018-08-28 2018-12-18 苏州日月新半导体有限公司 集成电路封装体及其制造方法
CN110299289A (zh) * 2019-05-14 2019-10-01 南通通富微电子有限公司 一种扇出型晶圆级封装方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113555327A (zh) * 2021-06-21 2021-10-26 青岛歌尔智能传感器有限公司 封装结构及电子设备
CN113612461A (zh) * 2021-07-20 2021-11-05 北京航天微电科技有限公司 一种saw滤波器的芯片级气密性封装工艺
CN113612461B (zh) * 2021-07-20 2024-02-09 北京航天微电科技有限公司 一种saw滤波器的芯片级气密性封装工艺
US11616044B2 (en) 2021-10-20 2023-03-28 Shenzhen Newsonic Technologies Co., Ltd. Chip packaging method and particle chips
CN113675102A (zh) * 2021-10-22 2021-11-19 深圳新声半导体有限公司 用于芯片封装的方法和芯片颗粒
US11683020B2 (en) 2021-10-22 2023-06-20 Shenzhen Newsonic Technologies Co., Ltd. Chip packaging method and particle chips
WO2023155040A1 (zh) * 2022-02-15 2023-08-24 华为技术有限公司 系统级封装器件、电子设备、系统级封装器件的制作方法

Also Published As

Publication number Publication date
US20220223574A1 (en) 2022-07-14
WO2021093304A1 (zh) 2021-05-20

Similar Documents

Publication Publication Date Title
CN112786541A (zh) 空腔器件组的封装结构及封装方法
US9640469B2 (en) Matrix lid heatspreader for flip chip package
TWI700805B (zh) 具有電磁干擾遮蔽的半導體裝置
US8426255B2 (en) Chip package structure and method for manufacturing the same
EP2111636B1 (en) High thermal performance packaging for circuit dies
US20130069218A1 (en) High density package interconnect with copper heat spreader and method of making the same
US9735128B2 (en) Method for incorporating stress sensitive chip scale components into reconstructed wafer based modules
KR20050063700A (ko) 반도체장치의 제조방법 및 반도체장치
US10644479B1 (en) Semiconductor device and method of manufacturing a semiconductor device
CN105762084B (zh) 倒装芯片的封装方法及封装装置
US20130234330A1 (en) Semiconductor Packages and Methods of Formation Thereof
US10978421B2 (en) Wafer-level packaging method and package structure
US10204814B1 (en) Semiconductor package with individually molded leadframe and die coupled at solder balls
CN103035578A (zh) 形成具有较大载体的重构晶片的半导体器件和方法
CN110890285A (zh) 一种芯片包覆封装结构及其封装方法
TWI836254B (zh) 使用帶尖端設計的預先形成的遮罩進行選擇性電磁干擾屏蔽
US20220399207A1 (en) Semiconductor encapsulation method and semiconductor encapsulation structure
CN111933534B (zh) 半导体封装方法及半导体封装结构
CN104347612A (zh) 集成的无源封装、半导体模块和制造方法
CN211045375U (zh) 晶圆级芯片封装结构
US20150115420A1 (en) Sensor die grid array package
KR100656476B1 (ko) 접속 강도를 높인 시스템 인 패키지 및 그 제조방법
CN113725098B (zh) 半导体封装方法及半导体封装结构
CN220585231U (zh) 封装结构
US11289394B2 (en) Semiconductor package structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination