SU1679486A1 - Устройство контрол интерфейса - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  контрол  интерфейса ЭВМ. Цель изобретени  -повышение достоверности передачи и расширение диагностических возможностей устройства за счет обеспечени  записи и считывани  эталонной информации из устройства . Последнее содержит три буферных усилител , два регистра, три элемента ИЛИ, элемент И, блок дешифрации, D-триггер. 6 ил.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  контрол  интерфейса ЭВМ,

Целью изобретени   вл етс  повышение достоверности передачи и расширение диагностических возможностей устройства.

На фиг. 1 изображена блок-схема устройства контрол  интерфейса; на фиг. 2 - первый буферный усилитель; на фиг. 3 - первый регистр; на фиг. 4 - блок дешифрации; на фиг. 5 - второй регистр; на фиг. 6 - алгоритм программного диагностировани  расширенного интерфейса.

Устройство контрол  расширенного интерфейса (фиг. 1) содержит первый буферный усилитель 1, первый регистр 2. второй буферный усилитель 3, два элемента ИЛИ 4 и 5, блок 6 дешифрации, элемент ИЛИ 7, второй регистр 8, третий буферный усилитель 9, Ь-триггер 10 режима, элемент И 11.

Кроме того, на схеме показаны; перва  группа информационных входов-выходов устройства дл  подключени  к группе информационных входов-выходов ЭВМ 12, группа адресных входов устройства дл  подключени  к адресным выходам ЭВМ 13.

группа управл ющих входов устройства дл  подключени  к группе управл ющих выходов ЭВМ 14, управл ющий вход 15 устройства дл  подключени  к сигналу, втора  группа информационных входов-выходов устройства дл  подключени  к группе информационных входов-выходов 16 удаленного устройства, группа адресных выходов 17 устройства дл  подключени  к группе адресных входов удаленного устройства, группа управл ющих выходов 18 устройства дл  подключени  к группе управл ющих входов удаленного устройства.

Первый буферный усилитель (фиг. 2) содержит 16 элементов И 19i-19ie. 16 усилителей 20i-20ie, 16 усилителей 21i-21ie, 16 элементов И 22i-22ie, элемент НЕ 23.

Первый регистр (фиг. 3) содержит 16 D- триггеров , и 16 элементов И 25i .2516.

Блок дешифрации (фиг. 4) содержит дешифратор 26 и 5 элементов И 27-31.

Второй регистр (фиг. 5) содержит 16 D- триггеров 32i-32i6, 16 элементов И331- 3316, 8 D-триггеров 34i-34a, 8 элементов И 35i-35s.

сл С

ооЛ

о

-ч

ю

4

оо о

Устройство контрол  интерфейса работает следующим образом.

Сигналы первой группы входов 12, второй группы входов 13 и третьей группы входов 14,  вл ющиес  соответственно лини ми данных, адреса и управлени , передаютс  соответственно через буферные усилители 1, 3 и 9, причем передача через усилитель 1 осуществл етс  в двух направлени х , а передача через усилители 3 и 9 - в одном направлении.

Управление передачей осуществл етс  сигналом с выхода элемента ИЛИ 5, объедин ющего на первых и вторых входах соответственно сигналы управлени  с 4-го и 1-го выходов усилител  9,  вл ющиес  соответственно сигналами чтени  из пам ти и регистров . Если активен один из названных сигналов (высокий), что означает чтение данных, то данные передаютс  с группы выходов 16 на группы входов 12; если сигналы неактивны (низкий), что означает запись данных, то передача данных производитс  с группы входов 12 на группу выходов 16.

В регистр 2 записываетс  и считываетс  16 разр дов эталонных данных. Выходы регистра объединены с первой группой выходов 16i-16ie и открываютс  только при чтении регистра 2.

В регистр 8 записываетс  и считываетс  24-разр дный эталонный адрес, причем регистр состоит из двух частей: 16-разр дной и 8-разр дной, в которые параллельно записываютс  соответственно старша  и младша  часть 24-разр дного адреса регистра. 16 выходов первой части и 8 выходов второй части регистра 8 объединены с первой группой выходов 16 и открываютс  только при чтении старшей и младшей частей адреса, которые считываютс  последовательно.

Чтение регистра 2 и регистра 8 (отдельно из первой и второй частей) осуществл етс  сигналами из блока 6 дешифрации, которые формируютс  по сигналам адреса из усилител  и командам чтени  из усилител  9.

Сигнал с первого выхода блока 6 дешифрации считывает регистр 2, с третьего - первую часть 8, с четвертого - вторую часть регистра 8.

Запись в регистр 2 также осуществл етс  по сигналу дешифрации адресов соответствующих регистров и сигналу команды в блоке 6 дешифрации или по выходному сигналу элемента И 11.

Элемент И 11, а также элементы ИЛИ 4 и 7 обеспечивают диагностический поиск адреса сбойной  чейки пам ти. Режим поиска задаетс  программной установкой D- тригтера 10 в 1 . На третий вход элемента

И 11 заведен сигнал с четвертого входа устройства , который  вл етс  сигналом ошибки при считывании из пам ти в блоке расширени .

. Анализ ошибки производитс  считыванием сбойного адреса и данных из регистров 8 и 2 с помощью блока 6 дешифрации.

Первый буферный усилитель 1 предназначен дл  передачи двунаправленных сиг0 налов данных и работает следующим образом.

Через элементы И 19i-19ie и усилители 20i-20ie передаютс  сигналы от первой группы входов 12i-12ie к первой группе вы5 ходов 16i-16ie. Через элементы И 22i-22ie и усилители 21i-2116 передаютс  сигналы от первой группы выходов 16i-16ie к первой группе входов 12i-12ie.

На первые входы элементов И 19 заве0 дены соответствующие сигналы первой группы входов 12, с которыми объединены выходы соответствующих усилителей 21. На второй вход элементов И 19 заведен сигнал с выхода элемента ИЛИ 5, управл ющий

5 направлением передачи двунаправленных сигналов.

Если выход элемента 5 активен (высокий ), что означает команду чтени , то сигналы передаютс  через усилители 20 с первой

0 .группы выходов 16 на первую группу входов 12. При этом сигнал с выхода элементов НЕ 23 закрывает выходы элементов И 22 и запрещает передачу в противоположном на5 правлении.

Если выход элемента 5 неактивен (низкий ), что означает команду записи, то сигналы передаютс  через усилители 21 с первой группы входов 12 на первую группу выходов

0 16. При этом сигнал с выхода элементов НЕ 23 закрывает выходы элементов И 19 и запрещает передачу в противоположном направлении .

Первый регистр 2 предназначен дл 

5 приема, хранени  и последующего считывани  эталонных данных. Работает регистр 2 следующим образом.

На D-входы триггеров 24i-24ie подаютс  данные с выходов буферного усилител 

0 11-116. На синхровходы триггеров 24 подан сигнал с выхода элемента ИЛИ 4, который управл ет записью в регистр 2. Данные считываютс  из регистра 2 по сигналу с первого выхода блока 6 дешифрации. Если, этот сиг

5 нал активен (высокий), то элементы И 25i 25ie закрыты и регистр 2 может или записывать, или хранить информацию.

Блок 6 дешифрации предназначен дл  выработки сигналов записи или чтени  в первый и во второй регистры. На К входах дешифратора 26 подано К линий адресов с

выхода второго буферного усилител  3, по которым определ етс  зона адресации устройства контрол , в которую вход т первый регистр 2, второй регистр 8 (отдельно перва  и втора  части) и триггер 10 режима.

Первый выход дешифратора 26 подаетс  на первый вход элементов И 29 и 28 и определ ет выбор первого регистра 2. На второй вход элемента И 27 подаетс  команда чтени  регистров - сигнал с первого выхода усилител  9, который  вл етс  командой чтени  регистров, а на второй вход элемента И 28 подаетс  сигнал второго выхода усилител  9, который  вл етс  сигналом записи в регистры.

Таким образом на выходе элементов И 27 и 28 вырабатываетс  соответственно сигнал чтени  и записи дл  регистра 2. На первый вход элемента 1/1 29 заведен сигнал с второго выхода дешифратора 26. Если этот сигнал активен (высокий), это чтение из второго регистра 8, первой его части.

На первый вход элемента И 30 заведен сигнал с третьего выхода дешифратора 26. Если он активен и активен сигнал чтени  с выхода усилител  9, то производитс  считывание информации с второй части регистра 8. На первый вход элемента И 31 подаетс - сигнал с четвертого выхода дешифратора 26, а на второй его вход - сигнал записи с второго выхода усилител  9, Если оба сигнала активны (высокие), тогда на вход триггера 10 подаетс  строб, по которому производитс  запись информации с первой линии данных .

Второй регистр 8 служит дл  приема, хранени  и считывани  эталонного адреса и состоит из двух частей: перва  часть, включающа  16 триггеров и 16 элементов И , предназначена дл  запоминани  16 младших разр дов 24-разр дного адреса, втора  часть, включающа  8 Ь-триггеров 311-31в и в элементов И 35i- 35s дл  запоминани  старших 8 адресов адреса . Запись адреса происходит параллельно в обе части второго регистра по сигналу записи с выхода элемента ИЛИ 7, который соединен с синхровходами D- триггеров 32i-32ie и триггеров 34i-34e. Считывание первой и второй частей регистров производитс  последовательно, соответственно сигналами с третьего и четвертого выходов блока 6: сигнал с третьего выхода разрешает передачу содержимого триггеров 32i-32ie через элементы И 33i-33i6 на выходы регистра 8. Сигнал с четвертого выхода разрешает передачу содержимого триггеров 34i-34s через элемен ты И 35i-35s на выходы регистра 8. Выходы второго регистра 8 соединены с соответствующими лини ми первой группы выходов i6i-16i6. Когда нет сигнала чтени , выходы регистров 81-816 неактивны по отношению к первой группе выходов.

Claims (1)

1. Формула изобретени 

   Устройство контрол  интерфейса, содержащее первый, второй и третий буферные усилители, первый элемент ИЛИ, причем перва  группа входов-выходов пер0 вого буферного усилител  подключена к первой группе информационных входов-выходов устройства дл  подключени  к информационным входам-выходам ЭВМ, втора  группа входов-выходов первого буферного

   5 усилител   вл етс  второй группой информационных входов-выходов устройства дл  подключени  к информационным входам- выходам внешнего устройства, выход первого элемента ИЛИ подключен к входу

   0 управлени  первого буферного усилител , группа входов второго буферного усилител   вл етс  группой адресных входов устройства дл  подключени  к адресным выходам ЭВМ; группа выходов второго буферного

   5 усилител   вл етс  группой адресных выходов устройства дл  подключени  к адресным входам внешнего устройства, группа входов третьего буферного усилител   вл ютс  группой управл ющих входов устрой0 ства дл  подключени  к управл ющим входам ЭВМ, первый выход третьего буферного усилител  соединен с первым входом первого элемента ИЛИ и  вл етс  первым управл ющим выходом устройства дл  под5 КЛЮЧРНИЯ к первому управл ющему входу внешнего устройства, второй и третий выходы третьего буферного усилител   вл ютс  управл ющими выходами устройства дл  подключени  к второму и третьему управл 0 ющим входам внешнего устройства, четвертый выход третьего буферного усилител  соединен с вторым входом первого элемента ИЛИ и  вл етс  четвертым управл ющим выходом устройства дл  подключени  к чет5 вертому управл ющему входу внешнего устройства , отличающеес  тем, что, с целью повышени  достоверности передачи и расширени  диагностических возможностей устройства, в него введены два элемен0 та ИЛИ, первый и второй регистры, элемент И, D-триггер, блок дешифрации, причем первый и второй выходы третьего буферного усилител  соединены соответственно с первым и вторым разрешающими входами

   5 блока дешифрации, группа информационных входов которого соединена с группой выходов второго буферного усилител , пер- РМЙ выход блока дешифрации соединен с входом управлени  выдачей первого регистра , второй выход-с первым входом второго

   элемента ИЛИ, третий выход - с первым входом управлени  выдачей второго регистра , четвертый выход - с вторым входом управлени  выдачей второго регистра, п тый выход - с входом стробировани  D-тригге- ра, информационный вход D-триггера соединен с первым входом-выходом из группы информационных входов-выходов первого буферного усилител , выход D-триггера соединен с первым входом элемента И, второй вход которого соединен с четвертым выходом третьего буферного усилител , третий вход элемента И  вл етс  управл ющим входом устройства дл  подключени  к выходу сигнала ошибки ЭВМ, выход элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен со стро-.

   5

   бирующим входом первого регистра, выход элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с третьим выходом третьего буферного усилител , выход третьего элемента ИЛИ соединен состробирующим входом второго регистра, группа информационных входов которого соединена с группой выходов второго буферного усилител , группа информационных выходов второго регистра подключена к группе информационных входов-выходов первого буферного усилител , группы информационных входов-выходов первого регистра со- единены с группой информационных входовтвыходов первого буферного усилител .

   Фиг. I

   3g

   26

   4-ь

   9t

   tfr

   29

   ft

   S3

   Запись эталона данных о первый регистр

   Чтение эталона из первого регистра

   нет

   Чтение из Второго регистра старшей части адреса

   одна ра- оч(//о /рагран-)