SU1548791A1

SU1548791A1 - Устройство дл сопр жени процессора с внешней пам тью

Info

Publication number: SU1548791A1
Application number: SU884466831A
Authority: SU
Inventors: Сергей Георгиевич Боровиченко; Ирина Петровна Ермакова; Виктор Николаевич Степанов
Original assignee: Всесоюзный научно-исследовательский институт электромеханики
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1990-03-07

Abstract

Изобретение относитс к вычислительной технике, в частности к устройствам дл сопр жени быстродействующих процессоров с пам тью. Целью изобретени вл етс повышение быстродействи . Устройство содержит узел пам ти данных, узел пам ти индексов, шинный формирователь данных, шинный формирователь адреса, узел сравнени , дешифратор, триггер, дев ть элементов И, п ть элементов ИЛИ. 1 ил.

Description

Изобретение относитс к вычислительной технике, в частности к устройствам сопр жени быстродействующих процессоров °с пам тью.

Цель изобретени - повышение быстродействи устройства.

На чертеже представлена блок-схема устройства.

Устройство содержит процессор 1, внешнюю пам ть 2, узел 3 пам ти данных , узел 4 пам ти индексов, узел 5 сравнени , дешифратор 6, триггер 7, шинные формирователи данных 8 и адреса 9, элементы И 10-18 и ИЛИ 19-23.

Обработка информации производитс процессором 1. При работе процессора 1 на его выходах формируетс сигнал чтени или записи, на адресном выходе устанавливаетс адрес команды или данных. Во врем св зи с внешней пам тью 2 процессор 1 передает адрес на адресный вход пам ти 2 и на дешифратор 6. Чтение из пам ти 2 выполни тс при наличии сигнала на входе чтени с дешифратора 6, данные устанавливаютс на шину данных, процессора 1.

Запись выполн етс при установленном входе записи и входе разрешени на внешней пам ти 2, данные формируютс во внешней пам ти 2 процессором 1.

Дл повышени скорости работы устройство содержит узел пам ти в виде кэш-пам ти (сверхоперативной пам ти), врем доступа к которой в несколько раз меньше, чем к внешней пам ти 2. Кэш-пам ть содержит узел 3 пам ти данных и узел 4 пам ти индексов.

После включени питани в узлах пам ти отсутствует информаци . Выборка команд и данных процессором 1 происходит из пам ти 2, параллельно с этим происходит запись этих команд и данных в узел 3 пам ти данных, а адрес , установленный процессором 1, записываетс в узел 4 пам ти индексов. При повторном обращении по этому адресу программы выборка данных происходит не из пам ти 2, а из узла 3 пам ти данных. Наличие или отсутствие необходимой информации в узле пам ти определ етс в узле 5 сравнени по совпадению информации на адресном выходе

(Л

fcrc

Јь

00

1

СО

процессора I и адреса с узла 4 пам ти индексов.

При совпадении формируютс сигналы выборки из узла пам ти, при несовпадении данные выбираютс из внешней пам ти 2. Операци записи в пам ть 2 выполн етс с записью этих данных в узел 3 пам ти данных. Если объем программы позвол ет разместить ее в узле пам ти, то можно организовать такой режим работы, при котором программа переписываетс из внешней пам ти 2 в узел 3 пам ти данных и выполн етс с максимальной скоростью.

Объем рабочей пам ти можно увеличить , если использовать дл размещени программ и данных узел 4 пам ти индексов. Узел пам ти в устройстве может работать в двух режимах: в режиме кэш-пам ти параллельно с внешней пам тью 2 и в режиме ОЗУ. Режим работы кэш-пам ти определ етс состо нием триггера 7.

После включени питани триггер 7 устанавливаетс в состо ние 1, что соответствует режиму кэш-пам ти. При этом через элемент ИЛИ 23 посто нно включен вход выборки узла 4 пам ти индексов. При чтении или записи с процессора на выходе элемента ИЛИ 22 формируетс сигнал, включающий элмент И 12, который через элемент ИЛИ 21 управл ет входом выборки узла 3 пам ти данных. Сигнал на вход записи узла 3 пам ти данных формируетс с выхода элемента и)1И 20. Выход элемента ИЛИ 20 включаетс командой записи с процессора I через элемент И 13 или командой чтени с процессора 1 (при несравнении в узле 5 сравнени ) через элемент И 14. Сигнал записи в узел 3 пам ти данных включает элемент И 11, который открывает элемент ИЛИ 19, формирующий запись в узел 4 пам ти индексов. Сигнал записи в узел 3 пам ти данных также включает элемент И 10, который устанавливает единичное значение на входе управлени шинного формировател 9 адреса , включа его на передачу адреса в узел 4 пам ти индексов.

При установке триггера в О узлы пам ти переключаютс в режим ОЗУ, Пр этом выключаютс элементы И 10-14., Отключение элемента И 10 вызывает выключение шинного формировател 9 адреса . Единичное значение на нулевом выходе триггера 7 включает шинный форм

0

5

0

5

0

5

0

45

50

рователь 8 данных. Таким образом, узел 4 пам ти индексов отключаетс от адресной шины и подключаетс через шинный формирователь данных 8 к шине данных. На вход направлени передачи шинного формировател 8 данных передаетс сигнал записи с процессора 1. При чтении данные передаютс с узла 4 пам ти индексов в процессор 1, а при команде записи данные принимаютс узлом 4 пам ти индексов с процессора 1 .

Если по информации на адресном выходе процессора 1 включаетс третий выход дешифратора 6, то запись или чтение с процессора 1 через элемент ИЛИ 22 включает элемент И 15, который открывает элемент ИЛИ 21, формирующий выборку узла 3 пам ти данных. При записи процессор 1 включает элемент И 16, который открывает элемент ИЛИ 20, формирующий запись в узел 3 пам ти данных.

Если по информации на адресном выходе процессор 1 включает четвертый выход дешифратора 6, то запись или чтение с процессора 1 через элемент ИЛИ 22 включает элемент И 17, который открывает элемент ИЛИ 23, формирующий выборку узла 4 пам ти индексов . При записи процессор 1 включает элемент И 18, который открывает элемент ИЛИ 19, формирующий запись в узел 4 пам ти индексов.

Claims

Формула изобретени

Устройство дл сопр жени процессора с внешней пам тью, содержащее узел пам ти индексов, узел пам ти дан- ньгх, узел сравнени , п ть элементов И, четыре элемента ИЛИ, причем адресный вход узла пам ти данных соединен с адресным входом узла пам ти индексов и вл етс входом устройства дл подключени к адресному выходу процессора , информационный вход-выход узла пам ти данных вл етс входом- выходом устройства дл подключени к информационному входу-выходу процессора , отличающеес тем, что, с целью повышени быстродействи , в устройство введены шинный формиро- ватель данных, шинный формирователь адреса, дешифратор, триггер, элемент - ИЛИ и четыре элемента И, причем первый вход первого элемента ИЛИ соединен с первым входом первого элемента И и вл етс входом устройства дл подключени к выходу чтени процессора, второй вход первого элемента ИЛИ соединен.с первыми входами второго, третьего, четвертого элементов И, с входом направлени передачи шинного формировател данных и вл етс входом устройства дл подключени к выходу записи процессора , первый выход дешифратора вл етс выходом устройства дл подключени к входу чтени внешней пам ти, при этом второй выход дешифратора соединен с синхровходом триггера, нулевой выход которого соединен с вторыми входами третьего, четвертого элементов И, с первыми входами п того, шестого элементов И и с управл ющим входом шинного формировател данных} первый информационный вход-выход которого соединен с информационным входом-выходом узла пам ти данных и с информационным входом триггера, единичный выход которого соединен с вторыми входами первого, второго элементов И, с первыми входами седьмого, восьмого, дев того элементов И и с первым входом второго элемента ИЛИ, выход которого соединен с разрешающим входом узла пам ти индексов, информационный вход-выход которого соединен с вторым информационным входом-выходом шинного формировател данных, с первым информационным входом узла сравнени и с информационным выходом шинного формировател адреса, информационный вход которого соединен с адресным входом уз0

ла пам ти данных и с вторым-информационным входом узла сравнени , выход которого соединен с третьим входом первого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, втооой вход которого соединен с выходом третьего элемента И, третий вход которого соединен с третьим выходом дешифратора и с вторым

входом п того элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с разрешающим входом узла

c пам ти данных, вход записи которого соединен с вторыми входами седьмого, восьмого элементов И и с выходом третьего элемента ИЛИ, третий вход которого соединен с выходом второго эле0 мента И, второй вход четвертого элемента ИЛИ соединен с выходом дев того элемента И, второй вход которого соединен с третьим входом п того элемента И, с выходом первого элемента

5 ИЛИ и с вторым входом шестого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, выход восьмого элемента И соединен с первым входом п того элемента ИЛИ,

о выход и второй вход которого соединег ны соответственно с входом записи узла пам ти индексов и с выходом четвертого элемента И, третий вход которого соединен с третьим входом шестого элемента И и с четвертым выходом дешифратора, управл ющий вход шинного формировател адреса соеди- нен с выходом седьмого элемента И.