SU1411836A1

SU1411836A1 - Запоминающее устройство с самоконтролем

Info

Publication number: SU1411836A1
Application number: SU864106366A
Authority: SU
Inventors: Зиновий Борисович Шейдин; Альфред Габдуллович Габсалямов; Рафаил Аронович Лашевский
Original assignee: Организация П/Я Х-5263
Priority date: 1986-08-18
Filing date: 1986-08-18
Publication date: 1988-07-23

Abstract

Изобретение относитс к вычислительной технике, в час тности, к запоминающим устройс твам. Цель изобретени - увеличение информационной емкости и повьшение быстродействи устройства. Устройство содержит блок 1 пам ти, регистр 2 адреса, бло

Description

(Л

С

ки 3 ввода информации, каждый из ко- - :торых состоит из элементов И 4 и 5 |И элемента РШИ 6, первый 7 и второй

46 регистры числа, блоки 8 сравнени , ;каждый из которьк состоит из зле- jмента И 9, элемента И-НЕ 10, элемен- :та ИЛИ 11 и элемента И 12, блок 13 управлени , в состав которого вход т Iтриггеры 14 и 15, элементы ИЛИ 16-22, элементы И 23-26, элементы 27-30 за- |держки. Устройство также содержит

блок 31 управлени резервированием

состо щий из элементов ИЛИ 32 и 33,

элементов И 34-36 и элемента НЕ 37- В устройстве используетс избыточна по сравнению с необходимой емкость блока 1 пам ти при отсутствии дефектов или при наличии дефектов по ограниченному числу адресов за счет введени дополнительных управл ющих сигналов и, кроме этого, в результате введени такого режима работы устройства повьпцаетс быстродействие благодар исключению дополнительных операций чтени и записи в обе половины блока пам ти, 1 ил.

Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам

Цель изобретени - увеличение информационной емкости и повышение быстродействи устройства.

На чертеже изображена структурна схема запоминающего устройства с самоконтролем .

Устройство содержит блок 1 пам ти |регистр 2 адреса, блоки 3 ввода |информации, каждьм из которых состо- |ит из элементов И 4 и 5 и элемента ИЛИ 6, первьш регистр.7 числа, блоки Is сравнени , кажДьй из которых со- 1стоит из элемента И 9, элемента |И-НЕ 10, элемента ИЛИ 11 и элемента И 12, блок 13 управлени ,, в состав крт орого вход т первый 14 и второй 15 триггеры, первьй 16,.второй 17, третий 18, четвертьй 19, п тый 20, шестой 21 и седьмой 22 элементы ИЛИ, первьй 23, второй 24, третий 25 И четвертый 26 элементы И, первьй 27 второй 28, третий 29 и четвертьй 30 Элементы задержки. Устройство также Содержит блок 31 управлени резервированием , в состав которого вход т Ьервьй 32 и второй 33 элементы ИЛИ, йервьй 34, второй 35 и третий 36 эле Иенты И и элемент ЙЕ 37. Устройство Имеет информационные входы 38, вход |39 пуска, вход 40 записи, вход 41 Считывани , вход 42 режима работы, Информационные выходы 43, контроль- Иьй выход 44, адресные.входы 45.

Устройство также содержит второй регистр 46 числа.

Устройство работает следующим образом .

На входы 39-42 поступают соответственно сигналы Пуск, Запись, Считывание и Режим, На вькоде 44 устройство вырабатывает сигнал Разрешено считывание. Элементы 27-30 задержки формируют управл ющие сигналы.

Наличие сигнала Режим измен ет работу устройства. Если сигналу Режим соответствует Лог.1, то используютс обе половины блока 1. В противном случае втора половина блока 1 используетс дл резервировани .

При запи си информации в блок 1 на входы 45 и 38 устройства поступаю соответственно код адреса и код за- письшаемого числа, на вход 39 - сиг- ,нал Пуск и на вход.40 - сигнал Запись, Триггер 14 устанавливаетс сигналом Пуск через элемент ИЛИ 17 в состо ние, соответствующее подключению первой половины блока 1. При отсутствии сигнала Режим триггер 15 через элемент ИЛИ 20 и элемент И 36 устанавливаетс в положение Считывание. Разрешение вьщачи сигнала поступает на вход элемента И 36 и элемента ИЛИ 33. При наличии сигнала Режим триггер 15 через элементы ИЛИ 21 и И 23 устанавливаетс в положение Запись.

Запнсьшаема информаци через элементы И 5 и ШШ 6 блоков 3 ввада информа1щи поступают в регистр 7.

На входе обращени блока 1 чеез интервал времени, определ емьш элементом задержки 29 и элементом ЛИ 18, по вл етс сигнал Пуск. нформаци из регистра 7 через блои 8 сравнени принимаег ч в регистр 46 по управл ющему сигналу из элемента 30 задержки.

При отсутствии сигнала Режим информаци с выхода триггера 14 через элемент И 35 и элемент ИЛИ 32 поступает на старший адресный вход блока 1. На остальные входы поступает информаци из регистра 2 адреса . При наличии сигнала Режим вс информаци из регистра 2 адреса передаетс на адресные входы блока 1. Б блоках 8 сравнени информаци из блока 1 поразр дно суммируетс по модулю два с информацией из регистра 7. Элемент И 9 при наличии сигнала Режим разрьшает передачу информации из блока 1 в блоки 8 сравнени . Сигнал Конец считывани с выхода элемента 27 задержки переводит триггер 14 в положение, соответствующее второй половине блока 1. Триггер 15 устанавливаетс в положение Запись.

Информаци из регистра 46 при отсутствии сигнала Режим записьша етс во вторую половину блока 1. Сигнал Конец записи вьфабатываетс элементом 30 задержки. Триггер 14 устанавливаетс в положение Считывание через элементы ИЛИ 19, 20 и элемент И 36. Сигнал Пуск блока 1 вьфабатываетс через элементы ИЛИ 16, 18, 19 и элемент 29 задержки . Считывание информации из второй половины блока 1 вьшолн етс аналогично считыванию из первой половины. Далее аналогично записи во вторую половину блока 1 вьшолн етс запись в первую половину.

В режиме Запись операции чтени из первой половины блока 1, запись во вторую половину блока 1, чтение из второй половины и запись в первую половину блока 1 выполн ютс только при отсутствии сигнала Режим ,

1

В табл. 1 привод тс возможные варианты результата записи информации при отсутствии сигнала Режим, поступаицей на вход 38 в зависимости . от состо ни блока 1.

Табл. 1 получена в предположении

наличи только одного дефекта по двум разр дам одноименных адресов. Знаком к обозначаетс дефект второй половины блока 1, в остальных случа х предполагаетс дефект первой

половины.

При отсутствии сигнала Режим на выходе 44 сигнал Разрешено считывание , вырабатываетс по сигналу Конец записи на выходе элемента

28 задержки через элементы ШШ 19 и 26 после записи в первую половину блока 1. Триггер 14 находитс в состо нии , соответствующем первой по- ловине блока 1. .

При наличии сигналов Режим и Запись выполн етс только одна операци Запись в блок пам ти. Номер половины блока пам ти определ етс старшим разр дом регистра 2 адреса . На выходе 44 сигнал Разрешено считывание вьграбатываетс по сигналу Конец записи на выходе элемента 28 задержки. Запуск элемента 28 задержки вьшолн етс сигналами

Запись на входе 40 устройства и Режим на входе 42 устройства посредством элементов ИЛИ 21 и И 23. При чтении информации на входы устройства поступает код адреса на вход 45, сигнал Пуск - на вход 39, сигнал Считьшание - на вход 41. Выполн етс чтение из блока 1 аналогично первому чтению при операции Запись. Информаци из блока 1 поступает в регистр 7 через элементы И 4 и Или 6 блока 3 ввода информации и при наличии управл ющего сигнала с выхода элемента 30 задержки через элемент И 25 и через блоки 8 срайне- ни передаетс в регистр 46.

Сигнал Конец считывани с выхода элемента 27 задержки переводит триггер 14 в положение,.соответствующее второй половине блока пам ти. При наличии сигнала Режим процесс чтени заканчиваетс , вырабатываетс сигнал 44 Разрешено считывание с выхода элемента И 26.

При отсутствии сигнала Режим процесс чтени продолжаетс . Сигнал

Пуск блока пам ти вырабатьшаетс на выходе элемента 29 задержки.

В регистр 46 принимаетс результат сравнени информации, считанной

из второй половины блока 1 пам ти, с информацией, хранившейс в регистре 7, через элементы И-НЕ 10, ИЛИ 11 и И 12 блоков 8 сравнени . Сигнал I Разрешено считывание на выходе 44 i устройства вырабатываетс через элемент И 24, 26 и элемент ИЛИ 19.

В табл. 2 приводитс результат считывани записанной информации при наличии дефектов, указанных в табл.1

Сравнение записываемой на входах 38 информации и считываемой на выходах 43 показывает их полную идентичность .

Claims

Формула изобретени

Запоминающее устройство с .Самоконтролем , содержащее блок пам ти, первьй и второй регистры числа, блоки ввода информации, блоки сравнени регистр адреса, входы которого вл ютс адресными входами устройства, а выходы разр дов, кроме старшего, соединены с адресными входами блока пам ти, кроме старшего, блок управлени , содержащий с первого по четвертый элементы задержки, с первого по четвертый элементы И, с первого |по п тьш элементы ИЛИ, первьй.и вто- рой триггеры, причем первые входы первого, второго и п того элементов |ИЛИ и управл ющий вход регистра ад- Ipeca объединены и вл ютс входом. пуска устройства, первый вход перво- го элемента И и входы разрешени I записи блоков вв-ода информации объ- |единены и вл ютс входом записи устройства, первые входы второго и третьего элементов И объединены и вл ютс входом считывани устройства , выход третьего элемента И под- ключей к входам разрешени перезаписи блоков ввода информации, выход первого элемента ИЛИ соединен с перовым , входом третьего элемента ИЛИ и входом первого элемента задержки, выход которого соединен с вторым входом второго элемента И, с вторым входом третьего элемента ИЛИ и с входом установки в О первого триггера , выход которого подключен к |второму входу третьего элемента И, выход третьего элемента ШШ через т1ретий элемент задержки подключен к входу обращени блока пам ти, выход первого элемента И соединен с входом установки в 1 второго триггера

5

0 5 о д 5

5

0

и через второй элемент задержки - с первым входом четвертого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, выход второго триггера подключен к входу записи-считывани блока пам ти, выход четвертого элемента ИЛИ соединен с вторыми входами первого и п того элементов ИЛИ и первым входом четвертого элемента И, выход которого вл етс контрольным выходом устройства , выход п того элемента ИЛИ через четвертый элемент задержки подключен к управл ющему входу второго регистра числа, к третьему входу третьего элемента И, к второму входу второго элемента ШШ, выход которого соединен с входом установки в 1 первого триггера, первые ин- формационные входы блоков ввода информации вл ютс информационными

входами устройства, выходы блоков

I

ввода информации подключены к входам первого регистра числа, выходы которого соединены с первыми информационными входами блоков сравнени , выходы которых подключены к информационным входам второго регистра числа , вькоды которого вл ютс информационными выходами устройства и соединены с информационными входами блока пам ти, информационные выходы которого соединены с вторыми информационными входами блоков ввода информации и вторыми информационными входами блоков сравнени , отличающеес тем, что, с целью увеличени , информационной емкости и повьшени быстродействи устройства, в него введены шестой и седьмой элементы ИЛИ и блок управлени резервированием , причем первые входы шестого И седьмого элементов. ИЛИ и вход кода операции блока управлени резервированием объединены и вл ютс входом режима работы устройства, . вторые входы шестого и седьмого элементов ИЛИ подключены соответственно к выходу первого элемента задержки и к выходу первого триггера, выходы шестого и седьмого элементов ИЖ соединены соответственно с вторыми входами первого и четвертого элементов И, входы разрешени считыва- нил и разрешени записи блока управлени резервированием подключены соответственно к входу считывани устройства и выходу п того элемента

ИЛИ, информационный и адресньй входы блока управлени резервированием соединены соответственно с выходом первого триггера и старшим разр дом регистра адреса, первый выход блока. управлени резервированием соединен

с управл ющими входами блоков сравнени , второй и третий выходы блока управлени резервированием подключены соответственно к входу установки в О второго триггера и старшему адресному входу блока пам ти.

Таблица 1

Таблица 2