JPH10321642A - 化合物半導体装置の製造方法及び化合物半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＨＢＴの製造方法及びＨＢＴの改善に関す
る。 【解決手段】 ダミーエミッタ19Ａをマスクにしてキャ
ップ層18、エミッタ層とをエッチングしてダミーエミッ
タ19Ａの形成領域以外の領域のキャップ層18を除去し、
エミッタ層17を一定膜厚だけ残存させて除去したのちに
側壁保護膜SWを形成し、これとダミーエミッタ19Ａをマ
スクとしてエミッタ層17の残部をエッチングしてエミッ
タ層17の一部をエミッタレッジ17Ａとし、レジスト膜PR
を形成したのちにこれをエッチバックしてダミーエミッ
タ19Ａ及び側壁保護膜SWを露出させ、レジスト膜PRをマ
スクにしてダミーエミッタ19Ａ及び側壁保護膜SWをウエ
ットエッチングで除去させてキャップ層18を露出させ、
全面に第１の金属膜を蒸着させたのちにレジスト膜PRを
剥離することでキャップ層18表面に第１の金属膜を選択
的に形成して、エミッタ電極19を形成すること。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は化合物半導体装置の
製造方法及び化合物半導体装置に関し、さらに詳しくい
えば、ＨＢＴ（Heterojunction bipolar transistor ）
の製造方法及びＨＢＴの改善に関する。

【０００２】

【従来の技術】以下で、従来のＨＢＴ及びその製造方法
について図面を参照しながら説明する。図３０は、従来
のＨＢＴの構造を説明する断面図であり、図３１〜図４
０は従来のＨＢＴの製造方法を説明する断面図である。
最初に、従来のＨＢＴの構造について図３０を参照しな
がら説明する。

【０００３】このＨＢＴは、図３０に示すように、Ｇａ
Ａｓ基板１と、ＧａＡｓ基板１上に形成され、ｎ+−Ｇ
ａＡｓ層からなるサブコレクタ層２と、該サブコレクタ
層２の一部にメサ型に形成され、ｎ-−ＧａＡｓ層から
なるコレクタ層４と、該コレクタ層４上に形成されたｐ
+−ＧａＡｓからなるベース層５と、ベース層５を取り
囲む様にしてサブコレクタ層２上に形成されたＡｕＧｅ
／Ｎｉからなるコレクタ電極３と、ベース層５上に形成
されたｎ−Ａｌ0.25 Ｇａ0.75Ａｓなどからなるエミッ
タ層７と、その上に形成され、ｎ−ＩｎＧａＡｓ等から
なるキャップ層８と、キャップ層８の上に形成されたＰ
ｔ／Ｔｉ／Ｐｔ／Ａｕからなるエミッタ電極９と、シリ
コン窒化膜からなり、上記のエミッタ電極９，キャップ
層８，エミッタ層７の側壁に形成された側壁保護膜ＳＷ
と、側壁保護膜ＳＷの周囲のベース層５上に形成された
Ｐｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極６を有す
る。

【０００４】上記装置において、エミッタ層７の一部は
ベース電極６方向に突出しており、これをエミッタレッ
ジ７Ａという。これはキャリアの表面再結合を防止する
為にエミッタ層７の一部をディプリート化させることで
形成されるものである。また、キャップ層８とエミッタ
層７はメサ型状をなすようにベース層５上に形成されて
いるが、以下でこれらをエミッタメサと称する。

【０００５】上記のＨＢＴによれば、電子はエミッタ電
極９からキャップ層８，エミッタ層７，ベース層５、コ
レクタ層４を介してサブコレクタ層２へ移動することに
なる。上記のＨＢＴの製造方法について以下で図３１〜
図４０を参照しながら説明する。なお、図３１〜図３６
においては、上述のＧａＡｓ基板１とサブコレクタ層２
とは説明の都合上図示していない。

【０００６】まず、ＧａＡｓ基板１上にサブコレクタ層
２，コレクタ層４，ベース層５，エミッタ層７，キャッ
プ層８を順次形成した後に、図３１に示すように、キャ
ップ層８上にＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着させ、これ
をパターニングしてエミッタ電極９を形成した後に、こ
れをマスクにして異方性ドライエッチングにより、キャ
ップ層８とエミッタ層７をエッチングして、エミッタ電
極９直下のキャップ層８とエミッタ層７などがメサ形状
をなすように除去する。このときエミッタ層７は完全に
除去しない。後にエミッタレッジ７Ａを形成するためで
ある。

【０００７】次いで、図３２に示すように全面にシリコ
ン酸化膜１０を形成し、図３３に示すようにこれを異方
性エッチすることによりキャップ層８とエミッタ層７の
側部に側壁保護膜ＳＷを形成する。このとき側壁保護膜
ＳＷは、完全に除去されずに薄くなったエミッタ層７上
の一部を被覆するように形成されている。次に、図３４
に示すように側壁保護膜ＳＷ及びエミッタ電極９をマス
クにしてエミッタ層７をドライエッチングして除去し、
ベース層５を露出させる。このとき、側壁保護膜ＳＷ直
下のエミッタ層７Ａは残存し、これがエミッタレッジ７
Ａとなる。ここまでの工程でベース層５上にエミッタメ
サが形成される。

【０００８】次いで、図３５に示すように、Ｐｔ／Ｔｉ
／Ｐｔ／Ａｕ１０Ａを全面に蒸着で形成した後に、斜め
方向からイオンミリングして側壁保護膜ＳＷに付着した
Ｐｔ／Ｔｉ／Ｐｔ／Ａｕを除去する。すると、図３６に
示すようにエミッタ電極９上のＰｔ／Ｔｉ／Ｐｔ／Ａｕ
１０Ｂと、ベース領域５上のＰｔ／Ｔｉ／Ｐｔ／Ａｕ６
Ａとが分離する。

【０００９】次に、図３７に示すように、全面にポリイ
ミドＰＩを形成したのちにこれをパターニングして、の
ちにベース電極を形成する領域とエミッタ電極９等の形
成領域を被覆するように選択的に形成する。次いで、図
３８に示すように、このポリイミドＰＩをマスクにして
ベース領域５上のＰｔ／Ｔｉ／Ｐｔ／Ａｕをエッチング
・除去して、ベース電極６を形成する。

【００１０】その後、図３９に示すようにポリイミドＰ
Ｉをマスクにしてベース層５，コレクタ層４をウエット
エッチングしてサブコレクタ層２を露出させ、ベース層
５，コレクタ層４などがメサ形状をなすように形成す
る。次いで、図４０に示すように全面にＡｕＧｅ／Ｎｉ
を蒸着し、サブコレクタ層２上にＡｕＧｅ／Ｎｉから
なるコレクタ電極３を形成する。

【００１１】その後、ウエットエッチングでポリイミド
ＰＩを除去することによって、図３０に示すようなＨＢ
Ｔが完成することになる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来のＨＢＴの製造方法によれば、 （１） ドライエッチングによりエミッタメサを形成し
ている為、ベース層の表面などにエッチングの際のダメ
ージが生じ、表面が荒れて素子の特性が劣化する。

【００１３】（２） ダメージを避ける為にエミッタメ
サを形成する工程でウエットエッチングを選択すると、
金属をマスクにしてウエットエッチングすることになる
が、金属をマスクにしてウエットエッチングすると、エ
ッチングが不安定になり、エミッタメサの断面形状が不
安定になることで場所によって素子のサイズがばらつ
き、素子の特性がばらついてしまう（これをガルバニッ
ク効果と称する）。

【００１４】（３） 図３５で説明した工程のように、
ベース−エミッタ間のＰｔ／Ｔｉ／Ｐｔ／Ａｕを分離す
る為に、斜めからイオンミリングする工程が必要にな
り、工程数が増大する等といった問題が生じる。

【００１５】

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、ｎ+−ＧａＡｓ層からなるサブ
コレクタ層，前記サブコレクタ層よりも不純物濃度の低
いｎ-−ＧａＡｓ層からなるコレクタ層，ｐ+−ＧａＡｓ
からなるベース層，ｎ−ＡｌＧａＡｓからなるエミッタ
層及びｎ+−ＩｎＧａＡｓ等からなるキャップ層を、Ｇ
ａＡｓ基板上に順次形成し、のちにエミッタ電極を形成
する領域の前記キャップ層上に、第１の絶縁膜からなる
ダミーエミッタを選択形成する工程と、前記ダミーエミ
ッタをマスクにして前記キャップ層と、前記エミッタ層
とをウエットエッチングして、前記ダミーエミッタの形
成領域以外の領域の前記キャップ層の全部を除去し、同
時に前記エミッタ層を一定膜厚だけ残存させて除去する
工程と、全面に第２の絶縁膜を形成し、前記第２の絶縁
膜を異方性エッチして前記ダミーエミッタの側部と、前
記キャップ層及び前記エミッタ層の側部を被覆する側壁
保護膜を形成する工程と、前記側壁保護膜及び前記ダミ
ーエミッタをマスクとし、前記エミッタ層の残部をエッ
チングして前記ベース領域を露出させ、前記側壁保護膜
の形成領域で残存する前記エミッタ層の一部をエミッタ
レッジとする工程と、全面にフォトレジストを塗布して
レジスト膜を形成したのちにこれをエッチバックして前
記ダミーエミッタ及び側壁保護膜の上部を露出させる工
程と、前記レジスト膜をマスクにして前記ダミーエミッ
タ及び側壁保護膜をエッチング除去し、前記キャップ層
表面を露出させる工程と、全面に第１の金属膜を蒸着さ
せたのちに前記レジスト膜を剥離することで前記キャッ
プ層表面に前記第１の金属膜を選択的に形成して、エミ
ッタ電極を形成する工程と、全面に前記第１の金属膜を
蒸着させ、のちにベース電極となる第１の金属膜を前記
ベース層上に形成する工程と、前記エミッタ電極の形成
領域及びのちにベース電極となるべき領域を第３の絶縁
膜で被覆し、該第３の絶縁膜をマスクにして前記ベース
層上の前記第１の金属膜をエッチング・除去してベース
電極を形成する工程と、前記第３の絶縁膜をマスクにし
て前記ベース層及び前記コレクタ領域を選択的にエッチ
ング・除去して前記サブコレクタ層を露出させた後に、
前記第３の絶縁膜をマスクにして第２の金属膜を前記サ
ブコレクタ層上に蒸着させて、コレクタ電極を形成する
工程とを有することを特徴とする化合物半導体装置の製
造方法や、ＧａＡｓ基板と、前記ＧａＡｓ基板上に形成
されたｎ+−ＧａＡｓ層からなるサブコレクタ層と、該
サブコレクタ層上の一部領域にメサ型に形成され、ｎ-
−ＧａＡｓ層からなるコレクタ層と、該コレクタ層上に
形成されたｐ+−ＧａＡｓからなるベース層と、前記ベ
ース層を取り囲む様にして前記サブコレクタ層上に形成
されたＡｕＧｅ／Ｎｉからなるコレクタ電極と、前記ベ
ース層上の一部領域にメサ型に形成されたｎ−ＧａＡｓ
からなるエミッタレッジ層と、前記エミッタレッジ層上
に形成されたｎ−ＧａＩｎＰからなるエミッタ層と、前
記エミッタ層上に形成され、キャップ層を構成するｎ+
−ＧａＡｓ層と、前記ＧａＡｓ層上に形成されたｎ+−
ＧａＡｓ→ｎ+−ＩｎＧａＡｓ層からなり、前記キャッ
プ層を構成するバッファ層と、前記バッファ層上に形成
され、前記キャップ層を構成するｎ+−ＩｎＧａＡｓ層
と、前記ｎ+−ＩｎＧａＡｓ層上に形成され、Ｐｔ／Ｔ
ｉ／Ｐｔ／Ａｕからなるエミッタ電極と、前記キャップ
層及び前記エミッタ層の側壁に形成された側壁保護膜
と、前記側壁保護膜の周囲のベース層上に形成されたＰ
ｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極を有すること
を特徴とする化合物半導体装置や、ＧａＡｓ基板上に、
ｎ+−ＧａＡｓ層からなるサブコレクタ層，前記サブコ
レクタ層よりも不純物濃度の低いｎ-−ＧａＡｓ層から
なるコレクタ層，ｐ+−ＧａＡｓからなるベース層を順
次形成する工程と、前記ベース層上にエミッタ層を構成
するｎ−ＡｌＧａＡｓ層を形成し、その上層に前記キャ
ップ層を構成するｎ+−ＧａＡｓ層を形成し、前記ｎ+−
ＧａＡｓ層上に、ｎ+−ＩｎＧａＡｓ等より構成される
キャップ層を形成する工程と、のちにエミッタ電極を形
成する領域の前記キャップ層上に、第１の絶縁膜からな
るダミーエミッタを選択的に形成する工程と、前記ダミ
ーエミッタをマスクにして、前記キャップ層を硫酸又は
燐酸系のエッチャントを用いてエッチングし、一定膜厚
残して除去する工程と、前記一定膜厚残存したキャップ
層を、前記ダミーエミッタをマスクにしてクエン酸系の
エッチャントを用いて、前記エミッタ層のｎ−ＡｌＧａ
Ａｓ層が露出してエッチングの進行が停止するまでウエ
ットエッチングする工程と、前記ダミーエミッタをマス
クにして前記ｎ−ＡｌＧａＡｓ層をエッチングしてエミ
ッタ層及びキャップ層からなるエミッタメサを形成する
工程とを有することを特徴とする化合物半導体装置の製
造方法や、ＧａＡｓ基板に、素子形成領域以外の領域に
テストパターン用の領域を用意する工程と、ｎ+−Ｇａ
Ａｓ層からなるサブコレクタ層，前記サブコレクタ層よ
りも不純物濃度の低いｎ-−ＧａＡｓ層からなるコレク
タ層，ｐ+−ＧａＡｓからなるベース層，ｎ−ＡｌＧａ
Ａｓからなるエミッタ層及びｎ−ＩｎＧａＡｓ等からな
るキャップ層を、ＧａＡｓ基板上に順次形成し、素子形
成領域の、のちにエミッタ電極を形成する領域の前記キ
ャップ層上に、絶縁膜からなるダミーエミッタを選択形
成する工程と、前記ダミーエミッタの一部をエッチング
・除去して前記キャップ層を露出した後に、前記エミッ
タ電極を形成する領域以外の前記エミッタ層のテストパ
ターン用領域に第１，第２の試験用電極を形成する工程
と、前記第１、第２の試験用電極にプローブ等の金属針
を当接し、前記エミッタ電極となる領域の前記エミッタ
層の諸特性を検知して前記エミッタ層をウエットエッチ
ングする工程と、全面に第２の絶縁膜を形成し、前記第
２の絶縁膜を異方性エッチして前記ダミーエミッタの側
部と、前記キャップ層及び前記エミッタ層の側部を被覆
する側壁保護膜を形成する工程と、前記側壁保護膜及び
前記ダミーエミッタをマスクとし、前記エミッタ層の残
部をエッチングして前記ベース領域を露出させ、前記側
壁保護膜の形成領域で残存する前記エミッタ層の一部を
エミッタレッジとする工程とを具備することを特徴とす
る化合物半導体装置の製造方法により、上記課題を解決
するものである。

【００１６】

【発明の実施の形態】

（１）第１の実施形態 以下で、本発明の実施形態に係るＨＢＴ（Heterojuncti
on bipolar transistor）及びその製造方法について図
面を参照しながら説明する。図１は、本発明の実施形態
に係るＨＢＴの構造を説明する断面図であり、図２〜図
１４は本発明の実施形態に係るＨＢＴの製造方法を説明
する断面図である。

【００１７】最初に、本発明の実施形態に係るＨＢＴの
構造について図１を参照しながら説明する。このＨＢＴ
は、図１に示すように、ＧａＡｓ基板１１と、ＧａＡｓ
基板１１上に形成されたｎ+−ＧａＡｓ層からなる膜厚
１００００オングストローム程度のサブコレクタ層１２
と、該サブコレクタ層１２の一部領域上にメサ型に形成
され、ｎ-−ＧａＡｓ層からなる膜厚５０００オングス
トロームのコレクタ層１４と、該コレクタ層１４上に形
成されたｐ+−ＧａＡｓからなる膜厚１０００オングス
トローム程度のベース層１５と、サブコレクタ層１２上
のベース層１５を取り囲む様にして形成されたＡｕＧｅ
／Ｎｉからなるコレクタ電極１３と、ベース層１５上に
形成され、ｎ−Ａｌ0.25Ｇａ0.75Ａｓからなる膜厚１３
００オングストローム程度のエミッタ層１７と、ｎ-−
ＩｎＧａＡｓからなる膜厚４０００オングストローム程
度のキャップ層１８と、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕからな
るエミッタ電極１９と、シリコン窒化膜からなり、上記
のエミッタ電極１９，キャップ層１８，エミッタ層１７
の側壁に形成された側壁保護膜ＳＷと、側壁保護膜ＳＷ
の周囲のベース層１５上に形成されたＰｔ／Ｔｉ／Ｐｔ
／Ａｕからなるベース電極１６を有する。

【００１８】上記装置において、エミッタ層１７の一部
はベース電極１６方向に２００〜５００オングストロー
ム程度に突出しており、これをエミッタレッジ１７Ａと
いう。これはキャリアの表面再結合を防止する為にエミ
ッタ層１７の一部を突出させることでこの部分だけをデ
ィプリートさせているものである。また、メサ状にベー
ス層１５から突出したキャップ層１８，エミッタ層１７
を以下でエミッタメサと称する。

【００１９】上記のＨＢＴの製造方法について以下で説
明する。なお、図２〜図１２においては、ＧａＡｓ基板
１１とサブコレクタ層１２とは説明の都合上図示してい
ない。まず、ＧａＡｓ基板１１上に順次サブコレクタ層
１２，コレクタ層１４，ベース層１５，エミッタ層１
７，キャップ層１８を形成した後に、シリコン窒化膜を
全面に８０００オングストローム程度に積層し、ＲＩＥ
（Reactive Ion Etching）でパターニングしてエミッタ
電極を後に形成する領域に残存させる（以下でこのシリ
コン窒化膜をダミーエミッタ１９Ａと称する）。

【００２０】次に、図２に示すように、ダミーエミッタ
１９Ａをマスクにして硫酸系のエッチャントを用いて、
キャップ層１８とエミッタ層１７をウエットエッチング
・除去してメサ形状をなすようにする。このときエミッ
タ層１７を完全に除去させてベース層１５を露出させる
ようにはせず、一定膜厚（２００〜５００オングストロ
ーム程度が好ましい）だけ残存させる。後にエミッタレ
ッジ１７Ａを形成するためである。

【００２１】次いで、図３に示すように全面にシリコン
窒化膜１９Ｂを１５００オングストローム程度形成した
後に、異方性エッチングでエッチチングすることにより
図４に示すような側壁保護膜ＳＷを形成する。このとき
側壁保護膜ＳＷは、完全に除去されていないで薄くなっ
たエミッタ層１７上を被覆するように形成されている。

【００２２】次に、図５に示すように側壁保護膜ＳＷ及
びダミーエミッタ１９Ａをマスクにしてエミッタ層１７
をウエットエッチングしてこれを除去し、ベース層１５
を露出させる。このとき、側壁保護膜ＳＷ直下のエミッ
タ層１７Ａは残存して横方向に突出し、これがエミッタ
レッジ１７Ａとなる。この段階でエミッタメサが形成さ
れる。

【００２３】次いで、図６に示すように、全面にフォト
レジストを塗布してレジスト膜ＰＲを形成した後に、レ
ジスト膜ＰＲを異方性エッチしてダミーエミッタ１９
Ａ，側壁保護膜ＳＷなどのシリコン窒化膜を頭出しした
後に、ウエットエッチングでこれらのシリコン窒化膜を
除去し、図７に示すようにキャップ層１８を露出させ
る。このとき図７に示すようにレジスト膜ＰＲにはダミ
ーエミッタ１９Ａ分の段差ＤＳが形成されることにな
る。

【００２４】次に、全面にＰｔ／Ｔｉ／Ｐｔ／Ａｕを５
０００オングストローム程度蒸着する。すると、図８に
示すようにキャップ層１８上にＰｔ／Ｔｉ／Ｐｔ／Ａｕ
が蒸着され、残余のＰｔ／Ｔｉ／Ｐｔ／Ａｕはレジスト
膜ＰＲ上に蒸着されることになる。このとき、段差ＤＳ
があるため、レジストＰＲ上のＰｔ／Ｔｉ／Ｐｔ／Ａｕ
はキャップ層１８上のそれと分離されている。

【００２５】次いで、剥離剤を用いてレジスト膜ＰＲを
剥離する。すると、レジスト膜ＰＲ上に蒸着されていた
Ｐｔ／Ｔｉ／Ｐｔ／Ａｕも同時に除去されることになる
ので、結果として図９に示すようにキャップ層１８上に
のみＰｔ／Ｔｉ／Ｐｔ／Ａｕが残存することになる（リ
フトオフ）。かくしてエミッタ電極１９が形成されるこ
とになる。

【００２６】その後、全面に再びＰｔ／Ｔｉ／Ｐｔ／Ａ
ｕを蒸着させる。すると、図１０に示すように、エミッ
タ電極１９上にＰｔ／Ｔｉ／Ｐｔ／Ａｕ１９Ａが蒸着さ
れ、同時にベース層１５上にＰｔ／Ｔｉ／Ｐｔ／Ａｕ１
６Ａが蒸着される。このＰｔ／Ｔｉ／Ｐｔ／Ａｕ１６Ａ
はのちにベース電極となるものである。このとき、エミ
ッタメサの段差分があるため、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ
１６ＡとＰｔ／Ｔｉ／Ｐｔ／Ａｕ１９Ａとは蒸着の段階
ですでに分離されている。このため従来のようにこれら
を分離させるための斜めからのイオンミリング工程は不
要になる。

【００２７】次に、図１１に示すように、全面にポリイ
ミドＰＩを形成したのちにこれをパターニングして、後
にベース電極を形成する領域とエミッタ電極１９等の形
成領域とを被覆するように選択形成する。次いで、図１
２に示すように、このポリイミドＰＩをマスクにしてベ
ース領域１５上のＰｔ／Ｔｉ／Ｐｔ／Ａｕ１６Ａをドラ
イエッチングでエッチング・除去して、ベース電極１６
を形成する。

【００２８】その後、図１３に示すようにポリイミドＰ
Ｉをマスクにしてベース層１５，コレクタ層１４をウエ
ットエッチングしてサブコレクタ層１２を露出させ、ベ
ース層１５，コレクタ層１４などがメサ形状をなすよう
にする。次いで、図１４に示すように全面にＡｕＧｅ／
Ｎｉを蒸着で形成する。すると、サブコレクタ層１２上
にＡｕＧｅ／Ｎｉ１３Ａが、ポリイミド上にＡｕＧｅ／
Ｎｉ１３Ｂがそれぞれ蒸着される。

【００２９】その後、ウエットエッチングでポリイミド
ＰＩを除去することによって、ポリイミドＰＩ上のＡｕ
Ｇｅ／Ｎｉ１３Ｂが同時に除去される。その後、サブコ
レクタ１２上のＡｕＧｅ／Ｎｉ１３Ａをパターニングし
てコレクタ電極１３を形成することにより、図１に示す
ようなＨＢＴが完成する。以上説明したように、本実施
形態に係るＨＢＴの製造方法によれば、エミッタメサを
形成する際にウエットエッチングで行っているので、ベ
ース層表面などにダメージが入ることを抑止できる。

【００３０】又、キャップ層１８に開口を有するレジス
ト膜ＰＲを形成してＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着して
リフトオフでエミッタ電極１９をキャップ層１８上に選
択形成している。この時点で既にエミッタメサが形成さ
れており、その後Ｐｔ／Ｔｉ／Ｐｔ／Ａｕを全面蒸着し
てベース電極を形成する際にも、このエミッタメサによ
ってエミッタ電極となるＰｔ／Ｔｉ／Ｐｔ／Ａｕと、ベ
ース電極となるＰｔ／Ｔｉ／Ｐｔ／Ａｕとは分離される
ので、従来の製造方法のように斜め方向からのイオンミ
リングによってこれらを分離する工程が不要になる。

【００３１】さらに、ダミーエミッタ１９Ａをマスクと
して用いてエミッタメサを形成するウエットエッチング
をしているので、エミッタメサ形成の際に金属をマスク
にしてウエットエッチングする際に生じていたガルバニ
ック効果が生じないので、エミッタメサの断面形状の不
安定、それに伴う素子サイズのばらつき、素子特性のば
らつきなどを極力抑止することが可能になる。

【００３２】さらに、ダミーエミッタ１９Ａを用いてキ
ャップ層１８の全部と、エミッタ層１７の一部をエッチ
ングしたのちにシリコン窒化膜からなる側壁保護膜ＳＷ
をこれらの側壁に形成し、これをマスクにしてエミッタ
層１７の残部をエッチングしてエミッタレッジを形成し
ており、エミッタレッジの形成が比較的容易になる。な
お、本実施形態ではダミーエミッタ１９Ａ、側壁保護膜
ＳＷの材料としてともにシリコン窒化膜を用いている
が、本発明はこれに限らず、例えばシリコン酸化膜を用
いても良い。また、電極の材料等も本実施形態に示した
ものに限られるものではない。

【００３３】（２）第２の実施形態 上記の第１の実施形態において、特にエミッタ層の構
造、エミッタメサ形成の際のエッチングについてはさほ
ど詳細には述べていなかった。実際にエミッタ層は、Ｇ
ａＡｓとの格子整合性が良好なｎ−ＡｌＧａＡｓを用い
る場合が多い。しかしエミッタレッジの膜厚は凡そ２０
０〜５００オングストローム程度が要求されるため、か
かる膜厚分だけ側壁保護膜形成前のエッチングで残存す
るようにエッチングを制御する必要がある。

【００３４】第１の実施形態のようにウエットエッチン
グを用いる時、ＡｌＧａＡｓからなるエミッタ層がこの
ような膜厚分だけ残存するように制御するには、通常は
エッチングレート、エッチング時間で制御していたが、
かかる条件だけによる制御でこのように２００〜５００
オングストローム程度だけ残存するようなエッチングを
することは極めて困難であるという事情があった。

【００３５】本実施形態はかかる事情を改善すべく考案
されたものである。以下で本発明の第２の実施形態に係
るＨＢＴの構造及びその製造方法について説明する。図
１５は本実施形態に係るＨＢＴの構造を説明する断面図
であり、図１６〜図１９は本実施形態に係るＨＢＴの製
造方法を説明する断面図である。なお、第１の実施形態
と共通する事項については簡単のため説明を省略する。

【００３６】最初に本実施形態に係るＨＢＴの構造につ
いて図１５を参照しながら説明する。このＨＢＴは、図
１５に示すようにＧａＡｓ基板２１と、ＧａＡｓ基板２
１上に形成され、ｎ+−ＧａＡｓ層からなる膜厚１００
００オングストロームのサブコレクタ層２２と、該サブ
コレクタ層２２上の一部領域にメサ型に形成され、ｎ-
−ＧａＡｓ層からなる膜厚５０００オングストロームの
コレクタ層２４と、該コレクタ層２４上に形成されたｐ
+−ＧａＡｓからなる膜厚１０００オングストロームの
ベース層２５と、ベース層２５を取り囲む様にしてサブ
コレクタ層２２上に形成されたＡｕＧｅ／Ｎｉからなる
コレクタ電極２３と、ベース層２５上の一部領域にメサ
型に形成されたｎ−ＧａＡｓからなる膜厚３００オング
ストロームのエミッタレッジ層２７と、エミッタレッジ
層２７上に形成されたｎ−Ｇａ0.51Ｉｎ0.49Ｐからなる
膜厚５００オングストロームのエミッタ層２８と、エミ
ッタ層２８上に形成された膜厚３５００オングストロー
ム程度のＧａＡｓ層２９Ａと、ＧａＡｓ層２９Ａ上に形
成され、ＧａＡｓ→Ｉｎ0.5Ｇａ0.5Ａｓ層からなる膜厚
５００オングストロームのバッファ層２９Ｂと、バッフ
ァ層２９Ｂ上に形成された膜厚５００オングストローム
のＩｎＧａＡｓ層２９Ｃと、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕか
らなるエミッタ電極３０とを有する。

【００３７】上記のＧａＡｓ層２９Ａ，バッファ層２９
Ｂ及びＩｎＧａＡｓ層２９Ｃは当該ＨＢＴのキャップ層
２９を構成する。更に、このＨＢＴは、シリコン窒化膜
からなり、上記のエミッタ電極３０，キャップ層２９，
エミッタ層２８側壁に形成された側壁保護膜ＳＷと、側
壁保護膜ＳＷの周囲のベース層２５上に形成されたＰｔ
／Ｔｉ／Ｐｔ／Ａｕからなるベース電極２６を有する。

【００３８】上記装置において、エミッタレッジ層２７
の大部分であるエミッタ層２８とオーバーラップする領
域は能動領域として機能するが、一部はエミッタ層２８
からはみだしており、この部分はディプリート化してい
る。この部分をエミッタレッジ２７Ａという。これはキ
ャリアの表面再結合を防止する為にエミッタ層１７の一
部を横方向（キャリアの走行方向と垂直な方向）に突出
させることでこれを空乏層化させることで形成される層
である。

【００３９】このように、本実施形態に係るＨＢＴはＧ
ａＡｓ／ＧａＩｎＰなるヘテロエミッタ構造をとってい
る。通常はＧａＡｓとの格子整合が良好なＡｌＧａＡｓ
がエミッタ材料として多く用いられているが、ＧａＩｎ
Ｐもバンドギャップがベースを構成するＧａＡｓよりも
大きいというエミッタ材料としての条件を満たし、エミ
ッタ材料として用いることができることが知られてい
る。

【００４０】この事実を利用して、本実施形態ではＧａ
Ａｓ／ＧａＩｎＰなるヘテロエミッタ構造をとることに
より、製造工程においてエミッタメサ形成の際に、エミ
ッタレッジを容易に形成することが可能になる。その詳
細については以下の製造方法で説明する。以下で本実施
形態に係るＨＢＴの製造におけるエミッタメサの形成方
法について図１６〜図１９を参照しながら説明する。

【００４１】最初に、ＧａＡｓ基板２１上にサブコレク
タ層２２，コレクタ層２４，ベース層２５，ＧａＡｓか
らなるエミッタレッジ層２７，ＧａＩｎＰからなるエミ
ッタ層２８，ＧａＡｓ層２９Ａ，バッファ層２９Ｂ及び
ＩｎＧａＡｓ層２９Ｃを順次全面に形成した後に、全面
にシリコン窒化膜を積層し、のちにエミッタ電極を形成
する領域に残存するようにパターニングし、シリコン窒
化膜からなるダミーエミッタ３０Ａを形成する。

【００４２】次に、図１６に示すようにダミーエミッタ
３０Ａをマスクにして硫酸系のエッチャントを用いてＩ
ｎＧａＡｓ層２９Ｃ，バッファ層２９Ｂ，ＧａＡｓ層２
９Ａまでをエッチングする。次いで塩酸系のエッチャン
トを用いて、露出したＧａＩｎＰからなるエミッタ層２
８をウエットエッチングする。

【００４３】その際に、エミッタ層２８はＧａＩｎＰか
らなり、下地のエミッタレッジ層２７はＧａＡｓからな
り、塩酸系のエッチャントでエミッタ層２８をエッチン
グすると、ＧａＡｓのエミッタレッジ層２７が現れた時
点でエッチングが止まり、選択エッチングができる。こ
のため、多少エッチング時間が超過してもエミッタレッ
ジ層２７はエッチングされない。

【００４４】次いで、図１７に示すように全面にシリコ
ン窒化膜３０Ｂを８０００オングストローム程度形成
し、全面異方性エッチすることによって図１８に示すよ
うにキャップ層２９，エミッタ層２８の側壁にシリコン
窒化膜からなる側壁保護膜ＳＷ１を形成する。次いで、
ダミーエミッタ３０Ａと側壁保護膜ＳＷ１とをマスクに
してエミッタレッジ層２７を硫酸系のエッチャントでエ
ッチング・除去してエミッタレッジ層２７の端部にエミ
ッタレッジ２７Ａを形成する。

【００４５】その後は、第１の実施形態で説明した図６
以降の工程を経ることにより、図１５に示すような構造
のＨＢＴが完成することになる。このようにして、エミ
ッタ層２８とエミッタレッジ層２７の組成を意図的に変
えて（ＧａＡｓ／ＧａＩｎＰ）、選択性のあるエッチャ
ントでエミッタ層２８のみを選択エッチングしたのち
に、側壁保護膜ＳＷ１を形成してこれをマスクにし、エ
ミッタレッジ層をエッチングしているので、予め本実施
形態のようにエミッタレッジ層２７の膜厚を２００〜５
００オングストローム程度にしておけば、従来のように
エッチング制御を厳しく行わなくとも確実に所望のエミ
ッタレッジを確保することが可能になる。

【００４６】（３）第３の実施形態 上述の第１の実施形態の構造，製造方法においてはキャ
ップ層としてＩｎＧａＡｓ，ＧａＡｓなどを用い、エミ
ッタ層としてＡｌＧａＡｓを用い、ベース層としてＧａ
Ａｓを用いている。エミッタ層においてエミッタレッジ
を形成する都合上、第２の実施形態ではエミッタ層にＧ
ａＡｓ／ＧａＩｎＰを用いたヘテロエミッタ構造をとっ
たが、一般的にはＡｌＧａＡｓのみでエミッタを構成す
るのが主流である。

【００４７】このようにＡｌＧａＡｓでエミッタ層を構
成する構造を採る場合、特にエミッタメサ形成の際にウ
エットエッチングを用いる際に、エッチング制御を容易
にするため選択エッチングをすることが好ましいが、ク
エン酸系のエッチャントを用いることで、ＧａＡｓとＡ
ｌＧａＡｓとの選択エッチングを行うことができること
が知られている（電子情報通信学会「信学技報（１９９
３−１０）」Ｐ．２３〜Ｐ．２７等）。

【００４８】すなわち、クエン酸系のエッチャントでＡ
ｌＧａＡｓの上層にＧａＡｓが形成されたものをエッチ
ングすると、上層のＧａＡｓはエッチングされるが、Ａ
ｌＧａＡｓはエッチングされないので、ここでエッチン
グが停止する。従って多少ＧａＡｓをオーバーエッチし
ても問題なく、エッチングの制御を厳しくしなくとも済
むという利点があり、また、エッチングの際の断面形状
が、結晶面に沿った良好な順メサ形状でエッチングされ
ることもわかっているので、この性質を利用して良好な
断面形状を有するエミッタメサを形成すべく、クエン酸
をエッチャントとするエッチングでエミッタメサを形成
するという試みもなされてきている。

【００４９】しかし、従来提案された方法では、最初か
らクエン酸を用いてＩｎＧａＡｓやＧａＡｓからなるキ
ャップ層をエッチングし、しかる後にＡｌＧａＡｓから
なるエミッタ層を硫酸などのエッチャントでエッチング
していた。クエン酸でのエッチングは、断面形状が順メ
サにはなるもののその断面形状はさほど安定な形状が得
られない。特に多数素子を形成する為に複数のエミッタ
メサを形成しようという場合には、その形状が素子ごと
にばらついてしまい、エミッタ−ベース間の距離なども
ばらついてしまうことよりその後形成される複数の素子
特性にばらつきが生じてしまうという事情があった。

【００５０】本実施形態に係るＨＢＴの製造方法はかか
る事情を改善すべく考案されたものである。以下で本発
明の第３の実施形態に係るＨＢＴの製造方法について図
面を参照しながら説明する。図２０〜図２４は本実施形
態に係るＨＢＴの製造方法を説明する断面図である。
又、第１，第２の実施形態と共通する事項については簡
単のため説明を省略する。

【００５１】本実施形態に係るＨＢＴのエミッタメサの
形成方法について図２０〜図２４を参照しながら説明す
る。まず、ＧａＡｓ基板（不図示）上に膜厚１００００
オングストロームのｎ+−ＧａＡｓからなるサブコレク
タ層（不図示），膜厚５０００オングストロームのｎ-
−ＧａＡｓからなるコレクタ層３１，膜厚１０００オン
グストロームのｐ+−ＧａＡｓからなるベース層３２，
膜厚３００オングストロームのｎ-−ＡｌＧａＡｓから
なるエミッタレッジ層３３，膜厚５００オングストロー
ムのＡｌＧａＡｓ→ＧａＡｓからなるエミッタ層３４，
膜厚３５００オングストロームのｎ+−ＧａＡｓからな
るＧａＡｓ層３５Ａ，膜厚５００オングストロームのＧ
ａＡｓ→Ｉｎ0.5Ｇａ0.5Ａｓからなるバッファ層３５
Ｂ，膜厚５００オングストロームのＩｎＧａＡｓ層３５
Ｃを順次形成する。このうちＧａＡｓ層３５Ａ，バッフ
ァ層３５Ｂ，ＩｎＧａＡｓ層３５Ｃは後にＨＢＴのキャ
ップ層を構成する層である。

【００５２】その後、全面に８０００オングストローム
程度のシリコン窒化膜を積層し、のちにエミッタ電極を
形成する領域に残存するようにパターニングし、図２０
に示すようにシリコン窒化膜からなるダミーエミッタ３
６を形成する。次に、図２１に示すようにこのダミーエ
ミッタ３６をマスクにして硫酸系（若しくは燐酸系）の
エッチャントでＩｎＧａＡｓ層３５Ｃ，バッファ層３５
Ｂ，ＧａＡｓ層３５Ａをエッチング・除去する。このと
き、ＧａＡｓ層３５Ａは図２１に示すように完全にエッ
チングせず、約１０００オングストローム程度残存する
ようにする。

【００５３】次いで、洗浄後引き続いてクエン酸系のエ
ッチャントを用いてエッチングを続ける。このとき、上
述のようにクエン酸はＧａＡｓ層３５Ａやエミッタ層３
４のＧａＡｓの部分はエッチングするものの、ＡｌＧａ
Ａｓはエッチングしないので、図２２に示すようにエミ
ッタ層３４のＡｌＧａＡｓが現れた時点でエッチングが
停止し、かつこの際のエッチングによる断面形状は、図
２２に示すように順メサ形状になる。

【００５４】次に、エッチングが停止したのちに洗浄
し、図２３に示すように引き続いて再び硫酸系（若しく
は燐酸系）のエッチャントでエッチングを続け、エミッ
タレッジ層３３まで除去してベース層３２を露出させ
る。その後、全面にエミッタメサの側壁保護用のシリコ
ン窒化膜を形成し、異方性エッチすることで側壁保護膜
３７を形成する。これをマスクにしてエッチングするこ
とで図２４に示すようにエミッタレッジ層３３の端部に
エミッタレッジ３３Ａが形成される。

【００５５】その後、第１の実施形態で説明した図６以
降の工程を経ることによって、ＨＢＴが完成する。以上
説明したように、本実施形態の方法によれば、最初に断
面形状が安定に現れる硫酸系のエッチャントでキャップ
層を構成するＧａＡｓ層３５Ａの途中までをエッチング
し、その後クエン酸をエッチャントとしてそれ以降のエ
ッチングをしており、エミッタ層３４の表面でＡｌＧａ
Ａｓが現れた時点で一旦エッチングがストップし、しか
もこの際には結晶方向に沿った順メサ形状のエッチング
がされている。

【００５６】仮に複数の素子を形成する為複数のエミッ
タメサを形成したような場合においても、エミッタ層３
４中でＡｌＧａＡｓの表面はどの場所においても同じよ
うに現れるので、エッチングがストップした段階で基板
面全面にエミッタ層３４のＡｌＧａＡｓの表面が均一に
現れ、ここまでの工程で各場所における断面形状のばら
つきはほとんどなく横一線に揃うことになる。

【００５７】その後、再び断面形状が安定になるエッチ
ャントである硫酸系のエッチャントを用いてエミッタ層
３４以降のエッチングをすることにより、断面形状にお
いて逆メサ形状が多く現れ、かつ断面形状が安定で場所
によるばらつきもないエミッタメサを得ることが可能に
なる。なお、本実施形態ではダミーエミッタや側壁保護
膜の材料としてシリコン窒化膜を用いているが、本発明
はこれに限らず、例えばシリコン酸化膜を用いてもよ
い。また、電極の材料等も本実施形態に示したものに限
られるものではない。

【００５８】（４）第４の実施形態 上述の第１の実施形態において、エミッタレッジを含め
てエミッタメサを形成する際のエッチングにおいては、
単にエッチングレートの管理とエッチングの段差測定に
よって行っており、実際にエミッタレッジの部分でディ
プリートしたか否かについては判断できず、経験的な判
断に委ねられていた。

【００５９】従って、判断を誤ると実際に素子を作製し
た後に、所定の領域がディプリートしないような場合も
あったが、何らその状態をモニターする手段がなかった
ため、素子が完成した後に素子特性を試験する段階まで
はこれを確認することができず、不合理であるという事
情があった。本実施形態に係る製造方法は、かかる事情
を考慮して考案されたものである。

【００６０】以下で本発明の第４の実施形態に係るＨＢ
Ｔの製造方法について図面を参照しながら説明する。図
２５〜図２９は本実施形態に係るＨＢＴの製造方法を説
明する断面図である。なお、第１〜第３の実施形態と共
通する事項については重複を避ける為説明を省略する。
本実施形態は、第１の実施形態に係るＨＢＴの製造方法
の工程と平行して行われる。

【００６１】すなわち、最初に、ＧａＡｓ基板上の素子
として用いない領域の一部に、以下で説明するテストパ
ターン用の領域を設けておく。次いで、図２５に示すよ
うにシリコン窒化膜４２Ａ，４２Ｂをテストパターン用
の領域に一定間隔離間するように形成し、図２で説明す
る以前の工程すなわちシリコン窒化膜からダミーエミッ
タ１９Ａを形成するパターニング工程において、同時に
テストパターン用の領域の、エミッタ層に相当する層４
１上に、図２６に示すように円筒状の形状を有するシリ
コン窒化膜４２Ｃ，４２Ｄをパターニングにより形成す
る。

【００６２】その後、素子を形成すべき領域をレジスト
膜などで全部被覆し、テストパターンの領域のキャップ
層となる領域にオーバーラップさせてＰｔ／Ｔｉ／Ｐｔ
／Ａｕを蒸着リフト工程でシリコン窒化膜４２Ｃ，４２
Ｄのそれぞれの内側の部分を除去してキャップ層を露出
し、内部にＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着させ、Ｐｔ／
Ｔｉ／Ｐｔ／Ａｕからなる試験用電極端子４３Ａ，４３
Ｂを形成する。この径は約１００μｍ程度にしておく。
後に試験用のプローブが立つように通常の素子よりは大
きめにこの径をとってある。

【００６３】その後、図２に示す工程、すなわちエミッ
タメサ形成の際のエッチング工程中において、何度かエ
ッチングを中断して試験用電極端子４３Ａ，４３Ｂ間に
試験用のプローブＰ１，Ｐ２を立て、測定装置４４によ
って電流（Ｉ），電圧（Ｖ）を測定し、Ｉ−Ｖ特性を調
べる。素子形成領域のエミッタ層と、テストパターン用
の領域のエミッタ層に相当する層４１はともにエッチン
グにより薄くなるが、この薄膜化が十分でなくディプリ
ートする前には図２９の（ａ）に示すようなＩ−Ｖ特性
を得る。エッチングが進行して完全にディプリート化す
ると図２９の（ｂ）に示すようなＩ−Ｖ特性が得られ
る。この図２９（ｂ）に示すようなＩ−Ｖ特性が得られ
るまで、実際の状態をモニターしつつエッチングを続け
る。

【００６４】このテストパターンの領域においてエミッ
タ層に相当する領域が完全にディプリート化することに
より、他の素子形成領域に形成されたＨＢＴの領域にお
いてもエミッタレッジに相当する領域がディプリート化
されていることになるので、エミッタレッジが完全にデ
ィプリート化されたかどうかを素子完成以前に知ること
ができるので、確実にディプリート化されたエミッタレ
ッジを作製することができ、合理的である。

【００６５】なお、本実施形態ではダミーエミッタや側
壁保護膜の材料としてシリコン窒化膜を用いているが、
本発明はこれに限らず、例えばシリコン酸化膜を用いて
もよい。また、電極の材料等も本実施形態に示したもの
に限られるものではない。

【００６６】

【発明の効果】以上説明したように、本発明に係る化合
物半導体装置の製造方法によれば、エミッタメサを形成
する際にウエットエッチングで行っているので、ベース
層表面などにダメージが入ることを抑止できる。又、キ
ャップ層に開口を有するレジスト膜を形成して第１の金
属膜を蒸着してリフトオフでエミッタ電極をキャップ層
上に選択形成している。この時点で既にエミッタメサが
形成されており、その後第１の金属膜を全面蒸着してベ
ース電極を形成する際にも、このエミッタメサによって
エミッタ電極となる第１の金属膜と、ベース電極となる
第１の金属膜とは分離されるので、従来の製造方法のよ
うに斜め方向からのイオンミリングによってこれらを分
離する工程が不要になる。

【００６７】さらに、ダミーエミッタをマスクとして用
いてエミッタメサを形成するウエットエッチングをして
いるので、エミッタメサ形成の際に金属をマスクにして
ウエットエッチングする際に生じていたガルバニック効
果が生じないので、エミッタメサの断面形状の不安定、
それに伴う素子サイズのばらつき、素子特性のばらつき
などを極力抑止することが可能になる。

【００６８】さらに、ダミーエミッタを用いてキャップ
層の全部と、エミッタ層の一部をエッチングしたのちに
シリコン窒化膜からなる側壁保護膜をこれらの側壁に形
成し、これをマスクにしてエミッタ層の残部をエッチン
グしてエミッタレッジを形成しているので、エミッタレ
ッジの形成が比較的容易になる。なお、本発明に係る化
合物半導体装置によれば、ＧａＡｓ／ＧａＩｎＰなるヘ
テロエミッタ構造をとっているので、エミッタメサ形成
の際に、エミッタレッジを容易に形成することが可能に
なる。

【００６９】すなわち、製造工程においては、エミッタ
層とエミッタレッジ層の組成を意図的に変えて（ＧａＡ
ｓ／ＧａＩｎＰ）、選択性のあるエッチャント（例えば
硫酸）でエミッタ層のみを選択エッチングしたのちに、
側壁保護膜を形成してこれをマスクにし、エミッタレッ
ジ層をエッチングしているので、予め本実施形態のよう
にエミッタレッジ層の膜厚を２００〜５００オングスト
ローム程度にしておけば、従来のようにエッチング制御
を厳しく行わなくとも確実に所望のエミッタレッジを確
保することが可能になる。

【００７０】また、本発明に係る別の化合物半導体装置
の製造方法によれば、最初に断面形状が安定に現れる硫
酸系のエッチャントでキャップ層を構成するＧａＡｓ層
の途中までをエッチングし、その後クエン酸をエッチャ
ントとしてそれ以降のエッチングをしており、エミッタ
層の表面でＡｌＧａＡｓが現れた時点で一旦エッチング
がストップし、しかもこの際には結晶方向に沿った順メ
サ形状のエッチングがされている。

【００７１】仮に複数の素子を形成する為複数のエミッ
タメサを形成したような場合においても、エミッタ層中
でＡｌＧａＡｓ表面が現れる時点はどの場所においても
同じように現れるので、エッチングがストップした段階
で基板面全面にエミッタ層のＡｌＧａＡｓの表面が均一
に現れ、ここまでの工程で各場所における断面形状のば
らつきはほとんどなく横一線に揃うことになる。

【００７２】その後、再び断面形状が安定になるエッチ
ャントである硫酸系のエッチャントを用いてエミッタ層
以降のエッチングをすることにより、断面形状において
逆メサ形状が多く現れ、かつ断面形状が安定で場所によ
るばらつきもないエミッタメサを得ることが可能にな
る。さらに、本発明に係る別の化合物半導体装置の製造
方法によれば、ＧａＡｓ基板に、素子形成領域以外の領
域にテストパターン用の領域を用意し、ダミーエミッタ
をマスクにしてキャップ層をエッチング・除去してエミ
ッタ層を露出した後に、エミッタ層のテストパターン用
の領域に、第１，第２の試験用電極を離間して形成し、
素子形成領域のエミッタ層をウエットエッチングによっ
て薄膜化してエミッタ層の一部をディプリート化する際
に、同時にテストパターン用の領域のエミッタ層をエッ
チングによって薄膜化し、テストパターン用の領域の第
１，第２の試験用電極間にあるエミッタ層が実際にディ
プリート化しているかをモニターしながらエッチングを
し、第１，第２の試験用電極間のエミッタ層が完全にデ
ィプリート化した段階でテストパターン用の領域及び素
子形成領域におけるエミッタ層のエッチングを終了させ
ているので、テストパターン用の領域における第１，第
２の試験用電極間のエミッタ層が完全にディプリート化
した段階で素子形成領域のエミッタ層の一部もディプリ
ート化していることになる。

【００７３】これにより、エミッタレッジが完全にディ
プリート化されたかどうかを素子完成以前に知ることが
できるので、確実にディプリート化されたエミッタレッ
ジを作製することができ、合理的である。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る化合物半導体装
置の構造を説明する断面図である。

【図２】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第１の断面図である。

【図３】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第２の断面図である。

【図４】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第３の断面図である。

【図５】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第４の断面図である。

【図６】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第５の断面図である。

【図７】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第６の断面図である。

【図８】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第７の断面図である。

【図９】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第８の断面図である。

【図１０】本発明の第１の実施形態に係る化合物半導体
装置の製造方法を説明する第９の断面図である。

【図１１】本発明の第１の実施形態に係る化合物半導体
装置の製造方法を説明する第１０の断面図である。

【図１２】本発明の第１の実施形態に係る化合物半導体
装置の製造方法を説明する第１１の断面図である。

【図１３】本発明の第１の実施形態に係る化合物半導体
装置の製造方法を説明する第１２の断面図である。

【図１４】本発明の第１の実施形態に係る化合物半導体
装置の製造方法を説明する第１３の断面図である。

【図１５】本発明の第２の実施形態に係る化合物半導体
装置を説明する断面図である。

【図１６】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第１の断面図である。

【図１７】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第２の断面図である。

【図１８】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第３の断面図である。

【図１９】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第４の断面図である。

【図２０】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第１の断面図である。

【図２１】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第２の断面図である。

【図２２】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第３の断面図である。

【図２３】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第４の断面図である。

【図２４】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第５の断面図である。

【図２５】本発明の第４の実施形態に係る化合物半導体
装置の製造方法を説明する第１の断面図である。

【図２６】本発明の第４の実施形態に係る化合物半導体
装置の製造方法を説明する第２の断面図である。

【図２７】本発明の第４の実施形態に係る化合物半導体
装置の製造方法を説明する第３の断面図である。

【図２８】本発明の第４の実施形態に係る化合物半導体
装置の製造方法を説明する第４の断面図である。

【図２９】本発明の第４の実施形態に係る化合物半導体
装置の製造方法を説明する図である。

【図３０】従来の化合物半導体装置の構造を説明する断
面図である。

【図３１】従来の化合物半導体装置の製造方法を説明す
る第１の断面図である。

【図３２】従来の化合物半導体装置の製造方法を説明す
る第２の断面図である。

【図３３】従来の化合物半導体装置の製造方法を説明す
る第３の断面図である。

【図３４】従来の化合物半導体装置の製造方法を説明す
る第４の断面図である。

【図３５】従来の化合物半導体装置の製造方法を説明す
る第５の断面図である。

【図３６】従来の化合物半導体装置の製造方法を説明す
る第６の断面図である。

【図３７】従来の化合物半導体装置の製造方法を説明す
る第７の断面図である。

【図３８】従来の化合物半導体装置の製造方法を説明す
る第８の断面図である。

【図３９】従来の化合物半導体装置の製造方法を説明す
る第９の断面図である。

【図４０】従来の化合物半導体装置の製造方法を説明す
る第１０の断面図である。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ｎ+−ＧａＡｓ層からなるサブコレクタ
   層，前記サブコレクタ層よりも不純物濃度の低いｎ-−
   ＧａＡｓ層からなるコレクタ層，ｐ+−ＧａＡｓからな
   るベース層，ｎ−ＡｌＧａＡｓからなるエミッタ層及び
   ｎ+−ＩｎＧａＡｓ等からなるキャップ層を、ＧａＡｓ
   基板上に順次形成し、のちにエミッタ電極を形成する領
   域の前記キャップ層上に、第１の絶縁膜からなるダミー
   エミッタを選択形成する工程と、 前記ダミーエミッタをマスクにして前記キャップ層と、
   前記エミッタ層とをウエットエッチングして、前記ダミ
   ーエミッタの形成領域以外の領域の前記キャップ層の全
   部を除去し、同時に前記エミッタ層を一定膜厚だけ残存
   させて除去する工程と、 全面に第２の絶縁膜を形成し、前記第２の絶縁膜を異方
   性エッチして前記ダミーエミッタの側部と、前記キャッ
   プ層及び前記エミッタ層の側部を被覆する側壁保護膜を
   形成する工程と、 前記側壁保護膜及び前記ダミーエミッタをマスクとし、
   前記エミッタ層の残部をエッチングして前記ベース領域
   を露出させ、前記側壁保護膜の形成領域で残存する前記
   エミッタ層の一部をエミッタレッジとする工程と、 全面にフォトレジストを塗布してレジスト膜を形成した
   のちにこれをエッチバックして前記ダミーエミッタ及び
   側壁保護膜の上部を露出させる工程と、 前記レジスト膜をマスクにして前記ダミーエミッタ及び
   側壁保護膜をエッチング除去し、前記キャップ層表面を
   露出させる工程と、 全面に第１の金属膜を蒸着させたのちに前記レジスト膜
   を剥離することで前記キャップ層表面に前記第１の金属
   膜を選択的に形成して、エミッタ電極を形成する工程
   と、 全面に前記第１の金属膜を蒸着させ、のちにベース電極
   となる第１の金属膜を前記ベース層上に形成する工程
   と、 前記エミッタ電極の形成領域及びのちにベース電極とな
   るべき領域を第３の絶縁膜で被覆し、該第３の絶縁膜を
   マスクにして前記ベース層上の前記第１の金属膜をエッ
   チング・除去してベース電極を形成する工程と、 前記第３の絶縁膜をマスクにして前記ベース層及び前記
   コレクタ領域を選択的にエッチング・除去して前記サブ
   コレクタ層を露出させた後に、前記第３の絶縁膜をマス
   クにして第２の金属膜を前記サブコレクタ層上に蒸着さ
   せて、コレクタ電極を形成する工程とを有することを特
   徴とする化合物半導体装置の製造方法。
2. 【請求項２】 前記第１及び第２の絶縁膜はシリコン窒
   化膜又はシリコン酸化膜からなることを特徴とする請求
   項１記載の化合物半導体装置の製造方法。
3. 【請求項３】 前記第１の金属膜はＰｔ／Ｔｉ／Ｐｔ／
   Ａｕであって、前記第２の金属膜はＡｕＧｅ／Ｎｉから
   なることを特徴とする請求項１記載の化合物半導体装置
   の製造方法。
4. 【請求項４】 ＧａＡｓ基板と、前記ＧａＡｓ基板上に
   形成されたｎ+−ＧａＡｓ層からなるサブコレクタ層
   と、 該サブコレクタ層上の一部領域にメサ型に形成され、ｎ
   -−ＧａＡｓ層からなるコレクタ層と、 該コレクタ層上に形成されたｐ+−ＧａＡｓからなるベ
   ース層と、 前記ベース層を取り囲む様にして前記サブコレクタ層上
   に形成されたＡｕＧｅ／Ｎｉからなるコレクタ電極と、 前記ベース層上の一部領域にメサ型に形成されたｎ−Ｇ
   ａＡｓからなるエミッタレッジ層と、 前記エミッタレッジ層上に形成されたｎ−ＧａＩｎＰか
   らなるエミッタ層と、 前記エミッタ層上に形成され、キャップ層を構成するｎ
   +−ＧａＡｓ層と、 前記ＧａＡｓ層上に形成されたｎ+−ＧａＡｓ→ｎ+−Ｉ
   ｎＧａＡｓ層からなり、前記キャップ層を構成するバッ
   ファ層と、 前記バッファ層上に形成され、前記キャップ層を構成す
   るｎ+−ＩｎＧａＡｓ層と、 前記ｎ+−ＩｎＧａＡｓ層上に形成され、Ｐｔ／Ｔｉ／
   Ｐｔ／Ａｕからなるエミッタ電極と、 前記キャップ層及び前記エミッタ層の側壁に形成された
   側壁保護膜と、 前記側壁保護膜の周囲のベース層上に形成されたＰｔ／
   Ｔｉ／Ｐｔ／Ａｕからなるベース電極を有することを特
   徴とする化合物半導体装置。
5. 【請求項５】 前記側壁保護膜はシリコン窒化膜又はシ
   リコン酸化膜からなることを特徴とする請求項４記載の
   化合物半導体装置。
6. 【請求項６】 ＧａＡｓ基板上に、ｎ+−ＧａＡｓ層か
   らなるサブコレクタ層，前記サブコレクタ層よりも不純
   物濃度の低いｎ-−ＧａＡｓ層からなるコレクタ層，ｐ+
   −ＧａＡｓからなるベース層を順次形成する工程と、 前記ベース層上にエミッタ層を構成するｎ−ＡｌＧａＡ
   ｓ層を形成し、その上層に前記キャップ層を構成するｎ
   +−ＧａＡｓ層を形成し、前記ｎ+−ＧａＡｓ層上に、ｎ
   +−ＩｎＧａＡｓ等より構成されるキャップ層を形成す
   る工程と、 のちにエミッタ電極を形成する領域の前記キャップ層上
   に、第１の絶縁膜からなるダミーエミッタを選択的に形
   成する工程と、 前記ダミーエミッタをマスクにして、前記キャップ層を
   硫酸又は燐酸系のエッチャントを用いてエッチングし、
   一定膜厚残して除去する工程と、 前記一定膜厚残存したキャップ層を、前記ダミーエミッ
   タをマスクにしてクエン酸系のエッチャントを用いて、
   前記エミッタ層のｎ−ＡｌＧａＡｓ層が露出してエッチ
   ングの進行が停止するまでウエットエッチングする工程
   と、 前記ダミーエミッタをマスクにして前記ｎ−ＡｌＧａＡ
   ｓ層をエッチングしてエミッタ層及びキャップ層からな
   るエミッタメサを形成する工程とを有することを特徴と
   する化合物半導体装置の製造方法。
7. 【請求項７】 前記エミッタ層は、前記ベース層の上に
   形成されたｎ−ＡｌＧａＡｓ層で構成され、 前記キャップ層は、 前記ｎ−ＡｌＧａＡｓ層上に形成されたｎ+−ＡｌＧａ
   Ａｓ→ｎ+−ＧａＡｓ層と、 前記ｎ+−ＡｌＧａＡｓ→ｎ+−ＧａＡｓ層上に形成され
   たｎ+−ＧａＡｓ層と、 前記ｎ+−ＧａＡｓ層の上に形成されたｎ+−ＧａＡｓ→
   ＩｎＧａＡｓ層と、 前記ｎ+−ＧａＡｓ→ＩｎＧａＡｓ層の上に形成された
   ｎ+−ＩｎＧａＡｓ層から構成されることを特徴とする
   請求項６記載の化合物半導体装置の製造方法。
8. 【請求項８】 前記エミッタ層は約５００オングストロ
   ーム程度に形成され、前記ｎ+−ＡｌＧａＡｓ→ＧａＡ
   ｓ層は３００オングストローム程度に形成され、 前記ｎ+−ＧａＡｓ層は約３５００オングストローム程
   度に形成され、前記ｎ+−ＧａＡｓ→ＩｎＧａＡｓ層は
   ５００オングストローム程度に形成され、前記ｎ+−Ｉ
   ｎＧａＡｓ層は５００オングストローム程度に形成さ
   れ、 かつ前記ダミーエミッタをマスクにして、前記キャップ
   層を硫酸又は燐酸系のエッチャントを用いてエッチング
   し、一定膜厚残して除去する工程においては、１０００
   オングストローム程度前記キャップ層の前記ｎ+−Ｇａ
   Ａｓ層を残して除去することを特徴とする請求項７記載
   の化合物半導体装置の製造方法。
9. 【請求項９】 前記第１の絶縁膜は、シリコン窒化膜又
   はシリコン酸化膜からなることを特徴とする請求項７又
   は請求項８記載の化合物半導体装置の製造方法。
10. 【請求項１０】 ＧａＡｓ基板に、素子形成領域以外の
    領域にテストパターン用の領域を用意する工程と、 ｎ+−ＧａＡｓ層からなるサブコレクタ層，前記サブコ
    レクタ層よりも不純物濃度の低いｎ-−ＧａＡｓ層から
    なるコレクタ層，ｐ+−ＧａＡｓからなるベース層，ｎ
    −ＡｌＧａＡｓからなるエミッタ層及びｎ−ＩｎＧａＡ
    ｓ等からなるキャップ層を、ＧａＡｓ基板上に順次形成
    し、素子形成領域の、のちにエミッタ電極を形成する領
    域の前記キャップ層上に、絶縁膜からなるダミーエミッ
    タを選択形成する工程と、 前記ダミーエミッタの一部をエッチング・除去して前記
    キャップ層を露出した後に、前記エミッタ電極を形成す
    る領域以外の前記エミッタ層のテストパターン用領域に
    第１，第２の試験用電極を形成する工程と、 前記第１、第２の試験用電極にプローブ等の金属針を当
    接し、前記エミッタ電極となる領域の前記エミッタ層の
    諸特性を検知しながら前記エミッタ層をウエットエッチ
    ングする工程と、 全面に第２の絶縁膜を形成し、前記第２の絶縁膜を異方
    性エッチして前記ダミーエミッタの側部と、前記キャッ
    プ層及び前記エミッタ層の側部を被覆する側壁保護膜を
    形成する工程と、 前記側壁保護膜及び前記ダミーエミッタをマスクとし、
    前記エミッタ層の残部をエッチングして前記ベース領域
    を露出させ、前記側壁保護膜の形成領域で残存する前記
    エミッタ層の一部をエミッタレッジとする工程とを、具
    備することを特徴とする化合物半導体装置の製造方法。
11. 【請求項１１】 前記諸特性は前記第１，第２の試験用
    電極間における電圧及び電流を測定することにより、前
    記エミッタ層が実際にディプリート化しているかを判断
    することを特徴とする請求項１０記載の化合物半導体装
    置の製造方法。