JP7091555B2 - 電力増幅装置 - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
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    • H01L2224/83439—Silver [Ag] as principal constituent
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    • H01L2224/83444—Gold [Au] as principal constituent
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    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
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Description

本開示は、高周波信号の送信を行う装置に用いられる電力増幅装置に関する。
移動体通信分野では、移動体通信端末として、複数の通信方式及び複数の周波数帯を統合化した複合移動体通信端末が主流になりつつある。このような複合移動体通信端末では、通信方式に依存して使用される周波数が異なる。そのため、高周波回路ブロックを通信方式毎の周波数に対応させるために、通信方式毎に高周波回路ブロックが作製される必要があり、結果として、複合移動体通信端末は大きくなる。複合移動体通信端末の小型化を実現するために、周辺部品を取り込んだ電力増幅装置の小型化が重要視されている。
電力増幅装置では、誘電体基板上に半導体チップと整合回路などを構成する電子部品とが搭載されている。電力増幅装置では、この半導体チップから発生する熱を外部へ逃がす放熱性の良いモジュール構造が求められる。そこで、電力増幅装置の放熱性を改善するために、様々な技術が提案されている。
特許文献１では、平面視で半導体チップのエミッタ電極又はソース電極のビアホールの占める領域と、多層基板の貫通孔の占める領域とが重ねられている半導体装置（電力増幅装置）が開示されている。これにより、エミッタ・ベース接合部などの発熱源からの熱が半導体チップのビアホール、そしてサブマウント基板の貫通孔を経由することで、電力増幅装置の放熱性が改善される。また平面視で半導体チップの発熱領域が、サブマウント基板の１つ又は複数の貫通孔の占める領域に重なることにより、電力増幅装置の放熱性をより効果的に改善している。
特開２００２－３４４１４７号公報
しかしながら、電力増幅装置において電界効果トランジスタが用いられる場合、発熱源がゲートフィンガー部になるため、特許文献１の技術で示されるようなソース電極のビアホールからの放熱はほとんど期待できない。
また、平面視で半導体チップの発熱源であるゲートフィンガー部と１つ又は複数の貫通孔とが重ねられると、以下の課題がおこる。
例えば、平面視でゲートフィンガー部が１つの貫通孔に内包されるように重ねられると、ゲートフィンガー部の長さが、貫通孔の径以下に制限される。一般的に、貫通孔の径が大きいほど貫通孔の加工の難易度が高まるため、貫通孔の径を大きくすることは困難であることが知られている。そのため、この場合、多数の短いゲートフィンガー部が配置されることになるため、ゲートフィンガー部が延びる方向と垂直な方向に半導体チップは長くなり、半導体チップのサイズが大きくなる課題がある。
さらに、例えば、平面視でゲートフィンガー部と複数の貫通孔とが重ねられると、複数の貫通孔間にギャップが必要になるため、半導体チップの発熱源からの放熱性が悪くなるという課題がある。
そこで本開示は、従来よりも半導体チップの発熱源からの熱を効率よく放熱することが可能な電力増幅装置を提供する。
本開示の一態様に係る電力増幅装置は、第１主面と、前記第１主面と対向する第２主面とを有し、化合物から構成される第１半導体チップと、前記第１半導体チップに設けられた第１電界効果トランジスタと、前記第１主面の上方に設けられ、前記第１電界効果トランジスタの電極の一部である第１ドレインフィンガー部、複数の第１ゲートフィンガー部及びソースフィンガー部と、前記第２主面の下方に設けられ、前記ソースフィンガー部に電気的に接続されたソースパッド電極と、第３主面と、前記第３主面と対向する第４主面とを有し、樹脂から構成されるサブマウント基板と、前記第３主面から前記第４主面まで貫通して設けられ、金属から構成される第１フィルドビアと、前記第３主面に設けられ、前記第１フィルドビアに接合された第１ダイパッド電極と、前記第４主面に設けられ、前記第１フィルドビアに接合された第１グランド電極と、前記第２主面と前記第１ダイパッド電極とを接合する、金属から構成される接合材と、を有し、平面視で、前記第１フィルドビアの形状は、長方形状であり、前記第１フィルドビアの長辺方向は、前記複数の第１ゲートフィンガー部の長辺方向と並行となるように設けられ、平面視で、前記第１フィルドビアは、前記複数の第１ゲートフィンガー部のうち１つの第１ゲートフィンガー部の一部と重なる位置に設けられている。
また、本開示の一態様に係る電力増幅装置は、第１主面と、前記第１主面と対向する第２主面とを有し、化合物から構成される第１半導体チップと、前記第１半導体チップに設けられた第１電界効果トランジスタと、前記第１主面の上方に設けられ、前記第１電界効果トランジスタの電極の一部である第１ドレインフィンガー部及び複数の第１ゲートフィンガー部と、第３主面と、前記第３主面と対向する第４主面とを有し、樹脂から構成されるサブマウント基板と、前記第３主面から前記第４主面まで貫通して設けられ、金属から構成される第１フィルドビアと、前記第３主面に設けられ、前記第１フィルドビアに接合された第１ダイパッド電極と、前記第２主面と前記第１ダイパッド電極とを接合する、金属から構成される接合材と、を有し、平面視で、前記第１フィルドビアの形状は、長方形状であり、前記第１フィルドビアの長辺方向は、前記複数の第１ゲートフィンガー部に入力されて前記第１ドレインフィンガー部から増幅出力される高周波信号の伝送方向である第１伝送方向と並行となるように設けられている。
また、本開示の一態様に係る電力増幅装置は、第１主面と、前記第１主面と対向する第２主面とを有し、化合物から構成される第１半導体チップと、前記第１半導体チップに設けられた第１電界効果トランジスタと、前記第１主面の上方に設けられ、前記第１電界効果トランジスタの電極の一部である第１ドレインフィンガー部、複数の第１ゲートフィンガー部及びソースフィンガー部と、前記第１主面の上方に設けられ、前記第１ドレインフィンガー部と電気的に接続されたドレイン配線部と、前記第１主面の上方に設けられ、前記ソースフィンガー部と電気的に接続されたソース配線部と、前記第２主面の下方に設けられ、前記ソースフィンガー部に電気的に接続されたソースパッド電極と、第３主面を有し、樹脂から構成されるサブマウント基板と、前記第３主面に設けられた第１ダイパッド電極と、前記第２主面と前記第１ダイパッド電極とを接合する、金属から構成される接合材と、を有し、平面視で、前記複数の第１ゲートフィンガー部のうち前記第１半導体チップの前記複数の第１ゲートフィンガー部の長辺方向と並行な辺の一方に最も近い１つの第１ゲートフィンガー部と、前記複数の第１ゲートフィンガー部のうち前記第１半導体チップの前記長辺方向と並行な辺の他方に最も近い１つの第１ゲートフィンガー部と、前記ソース配線部に接続されていない前記ソースフィンガー部端の１辺と、前記ドレイン配線部に接続されていない前記第１ドレインフィンガー部端の１辺と、で周囲を囲まれた領域を前記第１半導体チップの発熱領域としたとき、前記発熱領域の中心部の位置は、前記第１半導体チップの中心部の位置と一致せず、前記発熱領域の中心部の位置は、前記第１ダイパッド電極の中心部の位置と一致する。
本開示により、従来よりも半導体チップの発熱源から効率よく放熱することが可能な電力増幅装置を提供することができる。
図１は、実施形態１に係る電力増幅装置の平面図及び断面図である。 図２は、実施形態１に係る電力増幅装置が有する第１半導体チップの平面図である。 図３は、実施形態１に係るドレイン電極の平面図である。 図４は、図２の第１半導体チップのＩＶ－ＩＶ線での切断面を示す断面図である。 図５は、図２の第１半導体チップのＶ－Ｖ線での切断面を示す断面図である。 図６は、実施形態１に係る第１半導体チップと複数の第１フィルドビアとの平面図である。 図７は、図６の第１半導体チップの領域ＶＩＩを拡大して示す平面図である。 図８は、実施形態２に係る電力増幅装置の断面図である。 図９は、実施形態３に係る第１半導体チップと複数の第１フィルドビアとの平面図である。 図１０は、実施形態４に係る電力増幅装置の平面図及び断面図である。 図１１は、実施形態５に係る電力増幅装置の背面図である。 図１２は、実施形態６に係る電力増幅装置の背面図である。 図１３は、実施形態７に係る電力増幅装置の背面図である。 図１４は、実施形態８に係る電力増幅装置の平面図及び断面図である。 図１５は、実施形態８に係る電力増幅装置における回路の配置図である。 図１６は、実施形態９に係る電力増幅装置の平面図である。 図１７は、実施形態９に係る電力増幅装置が有する第１半導体チップの周辺を拡大した平面図である。 図１８は、実施形態１０に係る電力増幅装置の断面図である。 図１９は、実施形態１０に係る電力増幅装置が有する第１半導体チップの周辺を拡大した平面視での概念図である。
以下、実施形態に係る電力増幅装置について、図面を参照しながら具体的に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。
また、以下の実施形態において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではない。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書において、並行、平行又は直交などの要素間の関係性を示す用語、及び、円形状、正方形状、長方形状又は多角形状などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
また、本明細書及び図面において、ｘ軸、ｙ軸及びｚ軸は、三次元直交座標系の三軸を示している。各実施形態では、サブマウント基板の第３主面に平行な二軸をｘ軸及びｙ軸とし、第３主面に直交する方向をｚ軸方向としている。以下で説明する実施形態において、ｚ軸正方向を上方と記載し、ｚ軸負方向を下方と記載する場合がある。
また、本明細書において、「平面視」とは、電力増幅装置が有するサブマウント基板をｚ軸正方向から見ることを意味し、このときの図を平面図という。「背面視」とは、電力増幅装置が備えるサブマウント基板をｚ軸負方向から見ることを意味し、このときの図を背面図という。本明細書において、断面図とは、断面に表れる面のみを示す図である。
また、本明細書において、ガリウムをＧａ、ヒ素をＡｓ、窒素をＮ、銀をＡｇ、金をＡｕ、スズをＳｎ、銅をＣｕ、タングステンをＷと示すこともある。
（実施形態１）
まずは、図１を参照しながら、実施形態１に係る電力増幅装置１００の構成について説明する。図１は、実施形態１に係る電力増幅装置１００の平面図及び断面図である。より具体的には、図１の（ａ）は、電力増幅装置１００の平面図であり、図１の（ｂ）は、図１の（ａ）のＩ－Ｉ線での切断面の断面図である。
電力増幅装置１００は、第１電界効果トランジスタが設けられている第１半導体チップ１０３と、サブマウント基板１０１と、第１フィルドビア１０８と、第１ダイパッド電極１０７と、第１グランド電極１１１と、接合材と、を有する。本実施形態においては、電力増幅装置１００は、ゲートワイヤ１３と、ドレインワイヤ２３と、配線パターン１０４、１０４Ａ及び１０４Ｂと、実装部品１０５と、第４フィルドビア１１０と、複数の端子電極１１２と、を有する。
まずは、実装基板であるサブマウント基板１０１と、その周辺の構成要素とについて説明する。
サブマウント基板１０１は、樹脂（例えば、エポキシ系樹脂など）から構成されている。サブマウント基板１０１は、第３主面３０３と、第３主面３０３と対向する第４主面３０４と、を有する。本実施形態においては、第３主面３０３は、ｚ軸正側の主面であり、第４主面３０４は、ｚ軸負側の主面である。第３主面３０３には、電力を増幅させるための第１半導体チップ１０３と、高周波整合回路を構成するためのコンデンサ又はインダクターなどの実装部品１０５（例えば、チップ部品又はＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）でもよい）などとが搭載されている。
第１ダイパッド電極１０７は、第３主面３０３に設けられている。第１ダイパッド電極１０７は、金属（例えば、Ａｕ、Ｃｕ又はＡｇなど）から構成されている。第１ダイパッド電極１０７の形状は、平面視で、例えば、長方形状であるがこれに限られない。
本実施形態においては、接合材（以下、第１接合材１０６）は、第１ダイパッド電極１０７の上方に設けられている。第１接合材１０６は、金属（例えば、Ａｇペースト、焼結Ａｇ、ＡｕＳｎ又は半田など）から構成されている。第１接合材１０６の形状は、平面視で、例えば、長方形状であるがこれに限られない。
第１グランド電極１１１は、第４主面３０４に設けられている。第１グランド電極１１１は、金属（例えば、Ａｕ、Ｃｕ又はＡｇなど）から構成されている。
第１ダイパッド電極１０７と第１グランド電極１１１とは、第１フィルドビア１０８に接合される。
第１フィルドビア１０８は、サブマウント基板１０１が有する第３主面３０３から第４主面３０４まで貫通して設けられている。第１フィルドビア１０８は、金属（例えば、Ｃｕなど）から構成されている。本実施形態においては、第１フィルドビア１０８は、電気を通電するための電極としての役割と、第１半導体チップ１０３に発生した熱を伝導する熱伝導材としての役割とを担う。なお、本実施形態では、複数の第１フィルドビア１０８が設けられるが、これに限られず、１つの第１フィルドビア１０８が設けられてもよい。
樹脂から構成されているサブマウント基板１０１よりも、金属から構成されている第１ダイパッド電極１０７、第１接合材１０６、第１グランド電極１１１及び第１フィルドビア１０８は、高い熱伝導率を有する。
サブマウント基板１０１においては、第４フィルドビア１１０が設けられている。さらに、第３主面３０３には、配線パターン１０４、１０４Ａ及び１０４Ｂが設けられている。第４主面３０４には、サブマウント基板１０１に設けられた回路ノード（例えば配線パターン１０４、１０４Ｂ等）に電気的に接続される複数の端子電極１１２が設けられている。
第４フィルドビア１１０は、第１フィルドビア１０８と同じく、サブマウント基板１０１が有する第３主面３０３から第４主面３０４まで貫通して設けられ、金属（例えば、Ｃｕなど）から構成されている。また、第４フィルドビア１１０は、配線パターン１０４又は１０４Ｂと、第１グランド電極１１１又は端子電極１１２とを接合する。
配線パターン１０４、１０４Ａ及び１０４Ｂは、金属（例えば、Ａｕ、Ｃｕ又はＡｇなど）から構成されている。配線パターン１０４は、実装部品１０５と第４フィルドビア１１０とを接合する。配線パターン１０４Ａは、ゲートワイヤ１３に接合される。配線パターン１０４Ｂは、ドレインワイヤ２３と第４フィルドビア１１０とを接合する。
ゲートワイヤ１３及びドレインワイヤ２３は、電気伝導性を有するワイヤである。ゲートワイヤ１３及びドレインワイヤ２３は、金属（例えばＣｕ、Ａｌ又はＡｕなど）から構成されている。
さらに、図２を用いて、電力増幅装置１００が備える第１半導体チップ１０３の詳細構成について説明する。
図２は、実施形態１に係る電力増幅装置１００が有する第１半導体チップ１０３の平面図である。なお、図２においては、識別のため、ゲート電極１０にはドットが付されている。
図２が示すように、電力増幅装置１００は、第１半導体チップ１０３に設けられている第１電界効果トランジスタの電極の一部であるゲート電極１０、ドレイン電極２０及びソース電極３０を有する。
第１半導体チップ１０３は、化合物（例えば、ＧａＡｓ又はＧａＮなど）から構成されている。
第１半導体チップ１０３は、第１主面３０１と、第１主面３０１と対向する第２主面３０２と、を有する。本実施形態においては、第１主面３０１は、ｚ軸正側の主面であり、第２主面３０２は、ｚ軸負側の主面である。
第１電界効果トランジスタは、第１半導体チップ１０３に設けられている。本実施形態においては、横型の第１電界効果トランジスタが設けられており、第１半導体チップ１０３を構成する化合物に、第１電界効果トランジスタのチャネルが設けられている。
本実施形態においては、ゲート電極１０は、複数の第１ゲートフィンガー部１１と、ゲート配線部１２と、を有する。複数の第１ゲートフィンガー部１１は、第１半導体チップ１０３における発熱源である。ドレイン電極２０は、複数の第１ドレインフィンガー部２１と、ドレイン配線部２２と、を有する。ソース電極３０は、複数のソースフィンガー部３１と、ソース配線部３２と、ソースビアホール部３４と、を有する。
図２が示すように、ゲート配線部１２は、第１主面３０１の上方に設けられ、複数の第１ゲートフィンガー部１１と電気的に接続されている。ドレイン配線部２２は、第１主面３０１の上方に設けられ、複数の第１ドレインフィンガー部２１と電気的に接続されている。ソース配線部３２は、第１主面３０１の上方に設けられ、複数のソースフィンガー部３１と電気的に接続されている。
なお、本実施形態においては、複数の第１ドレインフィンガー部２１及び複数のソースフィンガー部３１が設けられるが、これに限られず、１つの第１ドレインフィンガー部２１及び１つのソースフィンガー部３１が設けられてもよい。
ここで、フィンガー部と配線部とについて図３を用いて説明する。
図３は、実施形態１に係るドレイン電極２０の平面図である。本明細書及び図面においては、図３が示すように、ドレイン配線部２２から櫛歯状に突出した領域を、複数の第１ドレインフィンガー部２１とする。より具体的には、所定方向（ｙ軸方向）に向かって延びる領域をドレイン配線部２２とし、ドレイン配線部２２から垂直方向（ｘ軸方向）に突出した領域を、複数の第１ドレインフィンガー部２１とする。なお、ゲート電極１０及びソース電極３０においても同様とする。
次に、図４を用いて、第１電界効果トランジスタの電極の配置について説明する。
図４は、図２の第１半導体チップ１０３のＩＶ－ＩＶ線での切断面を示す断面図である。図４が示すように、電力増幅装置１００は、ソースパッド電極３３を有する。ソースパッド電極３３は、第２主面３０２の下方に設けられている。
複数の第１ゲートフィンガー部１１、複数の第１ドレインフィンガー部２１及び複数のソースフィンガー部３１は、第１主面３０１の上方に設けられている。
再度、図２を用いて、第１電界効果トランジスタの電極の配置について説明する。
本実施形態では、複数の第１ゲートフィンガー部１１の長辺方向とは、ｘ軸方向である。複数の第１ゲートフィンガー部１１の長辺方向（ｘ軸方向）の長さが長いほど、抵抗成分が増え、電力増幅装置１００の性能（例えば、電力利得及び効率）が低下する。そのため、複数の第１ゲートフィンガー部１１の長辺方向（ｘ軸方向）の長さは、２６０μｍ以下であればよく、２００μｍ以下であればさらによく、１００μｍ以下であればよりよい。
図２では、平面視で、複数のソースフィンガー部３１とゲート配線部１２とが重なる領域においては、ゲート配線部１２は、破線で示されている。当該領域においては、複数のソースフィンガー部３１とゲート配線部１２との間には、絶縁性の高い層が挿入されており、複数のソースフィンガー部３１とゲート配線部１２とが電気的に絶縁されている。
続いて、ソース電極３０が有するソースビアホール部３４などについて図５を用いて説明する。
図５は、図２の第１半導体チップ１０３のＶ－Ｖ線での切断面を示す断面図である。
図５が示すように、第１半導体チップ１０３には、ビアホール部３９が設けられている。ビアホール部３９は、第１主面３０１から第２主面３０２まで貫通して設けられる貫通孔である。ソースビアホール部３４は、ビアホール部３９の内側面に設けられ、金属（例えば、Ａｕ、Ｃｕ又はＡｇなど）から構成されている。ソースビアホール部３４は、例えば、金属メッキによって形成される。
複数のソースフィンガー部３１は、ソースパッド電極３３と電気的に接続される。一例として、複数のソースフィンガー部３１は、ソースビアホール部３４を介してソースパッド電極３３と電気的に接続されている。
上述の第１接合材１０６は、第１半導体チップ１０３の第２主面３０２と第１ダイパッド電極１０７とを接合する。本実施形態においては、第１接合材１０６は、第２主面３０２に設けられたソースパッド電極３３と第１ダイパッド電極１０７とを接合する。
ここで、第１半導体チップ１０３と複数の第１フィルドビア１０８と配線パターン１０４Ａ及び１０４Ｂとの位置関係について図６を用いて説明する。
図６は、実施形態１に係る第１半導体チップ１０３と複数の第１フィルドビア１０８との平面図である。図６には、サブマウント基板１０１に設けられた複数の第１フィルドビア１０８が破線で示されている。
図６が示すように、複数の第１フィルドビア１０８の形状は、平面視で、長方形状である。長方形状とは、各頂点が直角であってもよく、図６が示すように、各頂点が丸みを有する形状であってもよい。本実施形態では、複数の第１フィルドビア１０８の長辺方向は、互いに並行になるように設けられている。長方形状である複数の第１フィルドビア１０８の長辺方向とは、一例として、ｘ軸方向である。また、平面視で、複数の第１フィルドビア１０８の長辺方向と垂直な方向を幅方向とする。つまり、複数の第１フィルドビア１０８の幅方向とは、ｙ軸方向である。本実施形態では、複数の第１フィルドビア１０８のそれぞれは、ｙ軸方向に、等間隔に並んでいる。
ここで、一般的なフィルドビアの形成方法と、本実施形態に係る第１フィルドビア１０８の形成方法とを、以下に説明する。
まず、一般的なフィルドビアの形成方法について説明する。この方法では、フィルドビアは、レーザでサブマウント基板に孔があけられ、孔の内部にメッキ（例えばＣｕなど）を充填させて形成される。通常、レーザであけた孔の平面視の形状は、円形状である。この孔径サイズが大きくなるほど、Ｃｕなどのメッキが孔に埋め込まれたときに、フィルドビアの中心部の凹みが大きくなり、フィルドビアにボイドが発生しやすくなる。その結果、サブマウント基板の表層では、フィルドビアとボンディングワイヤとの接合性が課題となる。また、実装部品又は半導体チップが実装されるときに、フィルドビアと実装部品又は半導体チップとの接合性が課題となる。つまり、孔径サイズ（フィルドビア径サイズ）が大きいほど他の構成要素との接合が難しくなる。そのため、一般的なフィルドビアの形成方法では、フィルドビア径サイズを大きくすることは、困難である。
一般的なフィルドビアの形成方法では、サブマウント基板の厚さが６０μｍ程度である場合、フィルドビア径サイズは、φ６０～８０μｍ程度になる。なお、サブマウント基板の厚みが薄くなるほど、フィルドビア径サイズの最小値を小さくすることができる。このようなフィルドビアを半導体チップの放熱のために用いる場合には、より多くのフィルドビアをダイパッド電極に接して配置させることが必要になる。
しかしながら、より多くのフィルドビアを配置させると、隣接する２つのフィルドビアの間の間隔が狭くなる。この場合、レーザで孔を開けた後の樹脂残渣を除去する工程で孔形状が変形する。そのため、上記孔（フィルドビア）の間の間隔を９０μｍ程度とすることが求められる。
以上まとめると、一般的なフィルドビアの形成方法では、半導体チップの下方に配置できるフィルドビアの数が限られる。
そこで、本実施形態では、一例として、以下の方法を用いて複数の第１フィルドビア１０８が形成される。
サブマウント基板１０１において、レーザを一方向に少し動かし連続で孔あけを行うことで、平面視で長方形状の孔が形成される。本実施形態においては、レーザがｘ軸方向に動かされながら、孔あけが行われる。換言すると、レーザが走査されるように動かされる。さらに、当該長方形状の孔の内部にメッキ（例えばＣｕなど）を充填させることで、長方形状の複数の第１フィルドビア１０８が形成される。複数の第１フィルドビア１０８の長辺方向（ｘ軸方向）の長さは、例えば、２０００μｍ以下とすることができる。また、複数の第１フィルドビア１０８は、第１ダイパッド電極１０７の下方に設けられている。
ここで、複数の第１ゲートフィンガー部１１と、複数の第１フィルドビア１０８との位置関係について、より詳細に説明する。
上述のように、複数の第１フィルドビア１０８の長辺方向と複数の第１ゲートフィンガー部１１の長辺方向とは、いずれもｘ軸方向である。よって、複数の第１フィルドビア１０８の長辺方向は、複数の第１ゲートフィンガー部１１の長辺方向と並行となるように設けられている。ここで、並行とは、対象となる２つの方向がなす角度が５°以下であることを意味する。
さらに、本実施形態では、平面視で、複数の（例えば図６では６つの）第１フィルドビア１０８のそれぞれは、複数の第１ゲートフィンガー部１１のうち全ての第１ゲートフィンガー部１１のそれぞれの一部と重なる位置に設けられている。より具体的には、複数の第１フィルドビア１０８のそれぞれは、複数の第１ゲートフィンガー部１１のうち全ての第１ゲートフィンガー部１１のそれぞれの全てと重なる位置に設けられている。換言すると、複数の第１フィルドビア１０８のそれぞれは、複数の第１ゲートフィンガー部１１のうち対応する１つの第１ゲートフィンガー部１１の全てと重なる位置に設けられている。つまり、平面視で、全ての第１ゲートフィンガー部１１のそれぞれの全ての領域は、複数の第１フィルドビア１０８のそれぞれの領域に内包されるように設けられている。なお、図６が示すように、本実施形態では、複数の第１フィルドビア１０８のうち２つの第１フィルドビア１０８が複数の第１ゲートフィンガー部１１と重ならない位置に設けられている。
このように、平面視で重なる領域が設けられることで、複数の第１ゲートフィンガー部１１と複数の第１フィルドビア１０８との距離が近くなる。よって、複数の第１ゲートフィンガー部１１で発生した熱は、金属から構成されている複数の第１フィルドビア１０８を経由して、第１グランド電極１１１まで伝導され、第１グランド電極１１１から放たれやすくなる。つまり、従来よりも第１半導体チップ１０３の発熱源からの熱を効率よく放熱することが可能な電力増幅装置１００が実現される。
さらに、第１接合材１０６、第１ダイパッド電極１０７及び第１グランド電極１１１の熱伝導率が、サブマウント基板１０１の熱伝導率よりも高い場合には、より効率よく放熱することが可能な電力増幅装置１００が実現される。
また、複数の第１フィルドビア１０８のうち少なくとも１つの第１フィルドビア１０８が、複数の第１ゲートフィンガー部１１のうち１つの第１ゲートフィンガー部１１の一部と重なる位置に設けられる場合でも、同様の効果が期待される。
なお、上述のように、１つの第１フィルドビア１０８が設けられた場合には、平面視で、１つの第１フィルドビア１０８は、複数の第１ゲートフィンガー部１１のうち１つの第１ゲートフィンガー部１１の一部と重なる位置に設けられてもよい。
この場合においても、複数の第１フィルドビア１０８が設けられた場合と同様の効果が得られる。
ここで、複数の第１フィルドビア１０８、複数の第１ゲートフィンガー部１１及び第１半導体チップ１０３の長さについて説明する。
上述の通り、複数の第１フィルドビア１０８の長辺方向とは、ｘ軸方向である。以後、複数の第１フィルドビア１０８の長辺方向を、ｘ軸方向と記載する場合もある。図６が示すように、複数の第１フィルドビア１０８のｘ軸方向の長さである長辺長さは、長辺長さｄ１である。複数の第１ゲートフィンガー部１１のｘ軸方向の長さである長辺長さは、長辺長さｄ２である。さらに、ｘ軸方向における第１半導体チップ１０３の長さは、長さｄ３である。
さらに、本実施形態では、平面視で、複数の第１フィルドビア１０８の長辺長さｄ１は、複数の第１ゲートフィンガー部１１の長辺長さｄ２より長い。
これにより、複数の第１フィルドビア１０８の長辺長さｄ１は、熱伝導のためには、十分な長さとなる。よって、複数の第１ゲートフィンガー部１１で発生した熱は、複数の第１フィルドビア１０８を経由して、第１グランド電極１１１からより放たれやすくなる。つまり、発熱源からの熱をより効率よく放熱することが可能な電力増幅装置１００が実現される。以下、第１ゲートフィンガー部１１で発生した熱が第１グランド電極１１１からより放たれやすくなることは、発熱源からの熱をより効率よく放熱することが可能な電力増幅装置１００が実現されることを意味する。
なお、上述のように、１つの第１フィルドビア１０８が設けられた場合には、平面視で、１つの第１フィルドビア１０８の長辺長さｄ１は、複数の第１ゲートフィンガー部１１のうち１つの第１ゲートフィンガー部１１の長辺長さｄ２より長くてもよい。
この場合においても、複数の第１フィルドビア１０８が設けられた場合と同様の効果が得られる。
さらに、本実施形態では、平面視で、複数の第１フィルドビア１０８の長辺長さｄ１は、複数の第１フィルドビア１０８の長辺方向（ｘ軸方向）における第１半導体チップ１０３の長さｄ３より長い。
これにより、複数の第１フィルドビア１０８の長辺長さｄ１は、熱伝導のためには、十分な長さとなる。複数の第１ゲートフィンガー部１１で発生した熱は、複数の第１フィルドビア１０８を経由して、第１グランド電極１１１からより放たれやすくなる。
なお、上述のように、１つの第１フィルドビア１０８が設けられた場合には、平面視で、１つの第１フィルドビア１０８の長辺長さｄ１は、ｘ軸方向における第１半導体チップ１０３の長さｄ３より長くてもよい。
この場合においても、複数の第１フィルドビア１０８が設けられた場合と同様の効果が得られる。
さらに、図６が示すように、ゲート電極１０は、ゲートワイヤ１３を介して、配線パターン１０４Ａと接続される。ドレイン電極２０は、ドレインワイヤ２３を介して、配線パターン１０４Ｂと接続される。
本実施形態では、配線パターン１０４Ａは、高周波信号が入力される配線パターンとして用いられ、配線パターン１０４Ｂは、高周波信号を出力する配線パターンとして用いられる。
高周波信号は、複数の第１ゲートフィンガー部１１に入力されて複数の第１ドレインフィンガー部２１から増幅出力される。より具体的には、以下の通りである。高周波信号は、配線パターン１０４Ａからゲートワイヤ１３を介してゲート配線部１２より入力される。入力された高周波信号は、複数の第１ゲートフィンガー部１１によって分割される。さらに、分割された高周波信号は、複数の第１ドレインフィンガー部２１に到達する間に増幅されたのち、ドレイン配線部２２で合成される。合成された高周波信号は、ドレインワイヤ２３を介して配線パターン１０４Ｂへ出力される。
ここで、高周波信号の伝送方向を第１伝送方向とした場合、第１伝送方向は、例えば、複数の第１ゲートフィンガー部１１が延びる方向（ｘ軸方向）である。また、本実施形態では、上述の複数の第１フィルドビア１０８の長辺方向は、第１伝送方向と並行となるように設けられている。具体的には、複数の第１フィルドビア１０８の長辺方向と第１伝送方向（複数の第１ゲートフィンガー部１１が延びる方向）とは、双方ともｘ軸方向である。
以上より、複数の第１ゲートフィンガー部１１で発生した熱は、複数の第１フィルドビア１０８を経由して、第１グランド電極１１１からより放たれやすくなる。
なお、上述のように、１つの第１フィルドビア１０８が設けられた場合には、１つの第１フィルドビア１０８の長辺方向は、第１伝送方向と並行となるように設けられる。
この場合においても、複数の第１フィルドビア１０８が設けられた場合と同様の効果が得られる。
さらに、図７を用いて、複数の第１ゲートフィンガー部１１と、複数の第１フィルドビア１０８との位置関係について説明する。
図７は、図６の第１半導体チップ１０３の領域ＶＩＩを拡大して示す平面図である。領域ＶＩＩは、図６における矩形の破線で囲まれた領域である。
ここで、複数の第１フィルドビア１０８の幅と、複数の第１ゲートフィンガー部１１の幅とについて説明する。上述の通り、複数の第１フィルドビア１０８の幅方向とは、ｙ軸方向である。よって、複数の第１フィルドビア１０８のｙ軸方向の長さである幅は、幅Ｗ１であり、複数の第１ゲートフィンガー部１１のｙ軸方向の長さである幅は、幅Ｗ２である。
また、複数の第１フィルドビア１０８の幅と、複数の第１ゲートフィンガー部１１の幅とにおける幅の中央位置とは、幅方向（ｙ軸方向）の長さの中央位置である。よって、複数の第１フィルドビア１０８の幅の中央位置は、中央位置Ｃ１であり、複数の第１ゲートフィンガー部１１の幅の中央位置は、中央位置Ｃ２である。
さらに、本実施形態では、平面視で、複数の第１フィルドビア１０８の中央位置Ｃ１は、複数の第１ゲートフィンガー部１１の中央位置Ｃ２と一致する。ここで、一致とは、平面視したときに、対象となる２つの位置のずれが５０μｍ以下であることを意味する。
これにより、複数の第１ゲートフィンガー部１１と複数の第１フィルドビア１０８との距離が十分に近くなる。複数の第１ゲートフィンガー部１１で発生した熱は、複数の第１フィルドビア１０８を経由して、第１グランド電極１１１からより放たれやすくなる。
なお、上述のように、１つの第１フィルドビア１０８が設けられた場合には、平面視で、１つの第１フィルドビア１０８の幅の中央位置Ｃ１は、複数の第１ゲートフィンガー部１１のうち１つの第１ゲートフィンガー部１１の幅の中央位置Ｃ２と一致してもよい。
この場合においても、複数の第１フィルドビア１０８が設けられた場合と同様の効果が得られる。
さらに、本実施形態では、平面視で、複数の第１フィルドビア１０８の幅Ｗ１は、複数の第１ゲートフィンガー部１１の幅Ｗ２より広い。
これにより、複数の第１フィルドビア１０８の幅Ｗ１は、熱伝導のためには、十分な広さとなる。複数の第１ゲートフィンガー部１１で発生した熱は、複数の第１フィルドビア１０８を経由して、第１グランド電極１１１からより放たれやすくなる。
なお、上述のように、１つの第１フィルドビア１０８が設けられた場合には、平面視で、１つの第１フィルドビア１０８の幅Ｗ１は、複数の第１ゲートフィンガー部１１のうち１つの第１ゲートフィンガー部１１のＷ２より広くてもよい。
この場合においても、複数の第１フィルドビア１０８が設けられた場合と同様の効果が得られる。
（実施形態２）
実施形態１においては、サブマウント基板は、単層基板であったが、これに限られない。実施形態２においては、サブマウント基板は、多層基板である。なお、実施形態２では、実施形態１と共通の構成要素については、同一の符号を付しており、重複する説明は省略する。
まずは、図８を参照しながら、実施形態２に係る電力増幅装置１００ａの構成について説明する。図８は、実施形態２に係る電力増幅装置１００ａの断面図である。より具体的には、図８は、図１の（ｂ）が示す実施形態１に係る電力増幅装置１００の断面図に相当する図である。
本実施形態に係る電力増幅装置１００ａは、主に以下の３点を除いて、実施形態１に係る電力増幅装置１００と同じ構成を有する。具体的な上記３点とは、サブマウント基板１０１ａがコア層１１３と、２つのプリプレグ層１１４と、を有する点、コア層１１３に第１フィルドビア１０８が設けられる点、及び、２つのプリプレグ層１１４のそれぞれに第３フィルドビア１０９が設けられる点である。
実施形態２に係るサブマウント基板１０１ａは、多層基板である。サブマウント基板１０１ａは、コア層１１３と、２つのプリプレグ層１１４と、を有する。コア層１１３は、２つのプリプレグ層１１４に挟まれている。そのため、サブマウント基板１０１ａは、多層基板となる。コア層１１３と２つのプリプレグ層１１４とは、実施形態１に係るサブマウント基板１０１と同じく、樹脂から構成されている。
本実施形態に係る電力増幅装置１００ａには、第１フィルドビア１０８と、複数の第３フィルドビア１０９とが設けられている。第１フィルドビア１０８は、コア層１１３に設けられ、複数の第３フィルドビア１０９のそれぞれは、プリプレグ層１１４のそれぞれに設けられている。
第１フィルドビア１０８と同じく、複数の第３フィルドビア１０９は、金属（例えば、Ｃｕなど）から構成され、複数の第３フィルドビア１０９の形状は、平面視で、長方形状である。
第１フィルドビア１０８に電気的に接するように、複数の第３フィルドビア１０９のそれぞれが設けられる（ビアオンビア）。図８が示すように、第１フィルドビア１０８と、複数の第３フィルドビア１０９のそれぞれとは、配線パターン１０４を介して接してもよい。これにより、第３主面３０３に設けられる第１ダイパッド電極１０７と第４主面３０４に設けられる第１グランド電極１１１とが接合される。
つまり、サブマウント基板１０１ａが多層基板であっても、発熱源で発生した熱は、第１フィルドビア１０８及び複数の第３フィルドビア１０９を経由して、第１グランド電極１１１から放たれやすい。つまり、発熱源からの熱をより効率よく放熱することが可能な電力増幅装置１００ａが実現される。
また、本実施形態では、サブマウント基板１０１ａは、３層からなる多層基板であったが、これに限られない。例えば、サブマウント基板１０１ａは、複数層（例えば、５層）からなる多層基板であってもよい。
（実施形態３）
実施形態１においては、平面視で、例えば、１つの第１ゲートフィンガー部の全ての領域が１つの第１フィルドビアの領域に内包されるように設けられたがこれに限られない。実施形態３においては、２つの第１ゲートフィンガー部のそれぞれの全ての領域が１つの第１フィルドビアの領域に内包されるように設けられる。なお、実施形態３では、実施形態１及び２と共通の構成要素については、同一の符号を付しており、重複する説明は省略する。
まずは、図９を参照しながら、実施形態３に係る電力増幅装置１００ｂの構成について説明する。図９は、実施形態３に係る第１半導体チップ１０３と複数の第１フィルドビア１０８ｂとの平面図である。より具体的には、図９は、実施形態１において、図６が示す図に相当する図である。図９には、サブマウント基板１０１に設けられた複数の第１フィルドビア１０８ｂが破線で示されている。
本実施形態に係る電力増幅装置１００ｂは、主に以下の２点を除いて、実施形態１に係る電力増幅装置１００と同じ構成を有する。具体的な上記２点とは、第１フィルドビア１０８ｂと最近接する２つの第１ゲートフィンガー部１１のそれぞれの全てとが重なるように設けられている点、及び、複数の第１ゲートフィンガー部１１のそれぞれの間隔が所定の距離である点である。
本実施形態に係る電力増幅装置１００ｂは、複数の第１ゲートフィンガー部１１を有する。ここで、識別のために、図９が示すように、複数の第１ゲートフィンガー部１１のそれぞれを、第１ゲートフィンガー部１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ及び１１ｆとする。
ここで、複数の第１ゲートフィンガー部１１のうち最近接する２つの第１ゲートフィンガー部１１について説明する。
例えば、当該最近接する２つの第１ゲートフィンガー部１１とは、第１ゲートフィンガー部１１ａ及び１１ｂである。同様に、当該最近接する２つの第１ゲートフィンガー部１１とは、第１ゲートフィンガー部１１ｃ及び１１ｄ、又は、第１ゲートフィンガー部１１ｅ及び１１ｆである。また、当該最近接する２つの第１ゲートフィンガー部１１を、第１ゲートフィンガー組と呼称する場合がある。つまり、本実施形態では、複数（３つ）の第１ゲートフィンガー組が設けられている。
本実施形態では、平面視で、複数の（例えば図９では３つの）第１フィルドビア１０８ｂのそれぞれは、それぞれの第１ゲートフィンガー組における２つの第１ゲートフィンガー部１１のそれぞれの一部と重なる位置に設けられている。より具体的には、平面視で、複数の第１フィルドビア１０８ｂのそれぞれは、それぞれの第１ゲートフィンガー組における２つの第１ゲートフィンガー部１１のそれぞれの全てと重なる位置に設けられている。換言すると、複数の第１フィルドビア１０８ｂのそれぞれは、複数の第１ゲートフィンガー組のうち対応する１つの第１ゲートフィンガー組の全てと重なる位置に設けられている。なお、図９が示すように、本実施形態では、複数の第１フィルドビア１０８ｂのうち２つの第１フィルドビア１０８ｂが複数の第１ゲートフィンガー組と重ならない位置に設けられている。
例えば、本実施形態では、１つの第１フィルドビア１０８ｂは、第１ゲートフィンガー部１１ａ及び１１ｂのそれぞれの全てと重なる位置に設けられている。換言すると、平面視で、第１ゲートフィンガー部１１ａ及び１１ｂのそれぞれの全ての領域は、１つの第１フィルドビア１０８ｂの領域に内包されるように設けられている。また、上述のように、１つの第１フィルドビア１０８ｂが第１ゲートフィンガー部１１ａ及び１１ｂのそれぞれの一部と重なる位置に設けられてもよい。なお、他の第１フィルドビア１０８ｂと、第１ゲートフィンガー部１１ｃ及び１１ｄと、第１ゲートフィンガー部１１ｅ及び１１ｆとにおいても、同様である。
これにより、最近接する２つの第１ゲートフィンガー部１１で発生した熱を１つの第１フィルドビア１０８ｂを経由して、第１グランド電極１１１から放つことができる。従って、より密集して複数の第１ゲートフィンガー部１１が設けられた場合でも、発熱源からの熱をより効率よく放熱することが容易であるため、第１半導体チップ１０３のサイズを小さくすることが可能となる。よって、電力増幅装置１００ｂも小さくすることが可能となる。
なお、本実施形態においても、実施形態１と同じく、１つの第１フィルドビア１０８ｂが設けられてもよい。つまり、平面視で、１つの第１フィルドビア１０８ｂは、複数の第１ゲートフィンガー部１１のうち最近接する２つの第１ゲートフィンガー部１１のそれぞれの一部と重なる位置に設けられている。
この場合においては、最近接する２つの第１ゲートフィンガー部１１で発生した熱を１つの第１フィルドビア１０８ｂを経由して、第１グランド電極１１１から放つことができる。従って、１つの第１フィルドビア１０８ｂが設けられた場合でも、発熱源からの熱をより効率よく放熱することが可能な電力増幅装置１００ｂが実現される。
さらに、第１ドレインフィンガー部２１ｂを挟んで最近接する複数の第１ゲートフィンガー部１１と、ソースフィンガー部３１ｂを挟んで最近接する複数の第１ゲートフィンガー部１１とについて説明する。
例えば、第１ドレインフィンガー部２１ｂを挟んで最近接する複数の第１ゲートフィンガー部１１とは、第１ゲートフィンガー部１１ｃ及び１１ｄである。この場合、平面視で、第１ゲートフィンガー部１１ｃ及び１１ｄの間隔は、間隔Ｗ３である。
例えば、ソースフィンガー部３１ｂを挟んで最近接する複数の第１ゲートフィンガー部１１とは、第１ゲートフィンガー部１１ｄ及び１１ｅである。この場合、平面視で、第１ゲートフィンガー部１１ｄ及び１１ｅの間隔は、間隔Ｗ４である。
なお、間隔とは、例えば、対象となる複数の第１ゲートフィンガー部１１の幅方向（ｙ軸方向）のそれぞれの中央位置の間の距離である。
さらに、本実施形態では、間隔Ｗ３は、間隔Ｗ４より狭い。
例えば、平面視で、ソースフィンガー部３１ｂの幅方向（ｙ軸方向）の長さは、１００μｍ以上３００μｍ以下とし、第１ドレインフィンガー部２１の幅方向（ｙ軸方向）の長さは、５μｍ以上４０μｍ以下となるようにするとよい。これにより、間隔Ｗ３が間隔Ｗ４より狭い構成を容易に実現できる。
このような構成によりゲート電極１０とドレイン電極２０との間の容量が小さくなり、第１半導体チップ１０３に設けられた第１電界効果トランジスタの性能を向上させることができる。
（実施形態４）
実施形態１においては、１つの半導体チップが設けられたが、これに限られない。実施形態４においては、例えば、複数の半導体チップが設けられている。なお、実施形態４では、実施形態１～３と共通の構成要素については、同一の符号を付しており、重複する説明は省略する。
まずは、図１０を参照しながら、実施形態４に係る電力増幅装置１００ｃの構成について説明する。図１０は、実施形態４に係る電力増幅装置１００ｃの平面図及び断面図である。より具体的には、図１０の（ａ）は、電力増幅装置１００ｃの平面図であり、図１０の（ｂ）は、図１０の（ａ）のＸ－Ｘ線での切断面の断面図である。
本実施形態に係る電力増幅装置１００ｃは、第２半導体チップ２０１に関する構成要素を有する点を除いて、主に、実施形態１に係る電力増幅装置１００と同じ構成を有する。
電力増幅装置１００ｃは、実施形態１に係る電力増幅装置１００が有する構成要素と、第２半導体チップ２０１と、第２フィルドビア２０４と、第２グランド電極２０５と、を有する。本実施形態では、電力増幅装置１００ｃは、第２接合材２０２と、第２ダイパッド電極２０３と、第２電界効果トランジスタと、第２電界効果トランジスタの電極の一部であるゲート電極、ドレイン電極及びソース電極と、ゲートワイヤ１３と、ドレインワイヤ２３と、配線パターン１０４Ａ及び１０４Ｂと、を有する。
第２半導体チップ２０１は、第５主面３０５と、第５主面３０５と対向する第６主面３０６と、を有する半導体チップである。本実施形態においては、第５主面３０５は、ｚ軸正側の主面であり、第６主面３０６は、ｚ軸負側の主面である。
なお、第２半導体チップ２０１は、第１半導体チップ１０３と同じ構成要素を有し、他の構成要素との接続関係も同様とする。例えば、第５主面３０５は、第１半導体チップ１０３の第１主面３０１に相当する主面であり、第６主面３０６は、第１半導体チップ１０３の第２主面３０２に相当する主面である。
さらに、第２半導体チップ２０１は、化合物（例えば、ＧａＡｓ又はＧａＮなど）から構成されている。なお、第２半導体チップ２０１と第１半導体チップ１０３とは、同じ化合物から構成されてもよく、異なる化合物から構成されてもよい。本実施形態では、第２半導体チップ２０１の形状は、平面視したときに、実施形態１に係る第１半導体チップ１０３と同じ形状である。
第２電界効果トランジスタは、第１電界効果トランジスタに相当し、第２半導体チップ２０１に設けられている。本実施形態においては、横型の第２電界効果トランジスタが設けられている。第２半導体チップ２０１を構成する化合物に、第２電界効果トランジスタのチャネルが設けられている。
第２電界効果トランジスタの電極の一部であるゲート電極は、ゲートワイヤ１３を介して、配線パターン１０４Ａと接続される。当該ゲート電極は、複数の第２ゲートフィンガー部と、ゲート配線部と、を有する。
第２電界効果トランジスタの電極の一部であるドレイン電極は、ドレインワイヤ２３を介して、配線パターン１０４Ｂと接続される。当該ドレイン電極は、複数の第２ドレインフィンガー部と、ドレイン配線部と、を有する。当該ドレイン電極は、複数の第２ドレインフィンガー部を有するが、これに限られず、当該ドレイン電極は、１つの第２ドレインフィンガー部を有してもよい。
第２電界効果トランジスタの電極の一部であるソース電極は、第２接合材２０２と接続される。当該ソース電極は、複数のソースフィンガー部と、ソース配線部と、ソースビアホール部と、を有する。
第２接合材２０２は、第１接合材１０６に相当し、第２ダイパッド電極２０３は、第１ダイパッド電極１０７に相当する。第２ダイパッド電極２０３は、第３主面３０３に設けられ、第２フィルドビア２０４に接合されている。
第２フィルドビア２０４は、第１フィルドビア１０８に相当し、サブマウント基板１０１ｃが有する第３主面３０３から第４主面３０４まで貫通して設けられている。第２フィルドビア２０４は、金属（例えば、Ｃｕなど）から構成されている。第２フィルドビア２０４は、第２半導体チップ２０１の第６主面３０６と接合される。本実施形態では、第２フィルドビア２０４は、上記の第２接合材２０２及び第２ダイパッド電極２０３を介して、第６主面３０６と接合される。なお、本実施形態では、複数の第２フィルドビア２０４が設けられるが、これに限られず、１つの第２フィルドビア２０４が設けられてもよい。
本実施形態では、複数の第２フィルドビア２０４は、平面視したときに、実施形態１に係る複数の第１フィルドビア１０８と同じ形状及び配置である。つまり、複数の第２フィルドビア２０４は、平面視で、長方形状であり、複数の第２フィルドビア２０４の長辺方向は、互いに並行になるように設けられている。
複数の第２フィルドビア２０４の長辺方向とは、ｘ軸方向である。従って、本実施形態では、複数の第１フィルドビア１０８の長辺方向と複数の第２フィルドビア２０４の長辺方向とは、並行である。
第２グランド電極２０５は、第１グランド電極１１１に相当し、第４主面３０４に設けられている。第２グランド電極２０５は、金属（例えば、Ａｕ、Ｃｕ又はＡｇなど）から構成されている。第２グランド電極２０５は、第２フィルドビア２０４に接合される。第２グランド電極２０５は、第１グランド電極１１１と離間して設けられている。
このように、第１グランド電極１１１と第２グランド電極２０５とが離間されることで、第１半導体チップ１０３と第２半導体チップ２０１とは、互いの発熱による干渉の影響を抑制することができる。
本実施形態のように、複数の半導体チップ（つまり、第１半導体チップ１０３及び第２半導体チップ２０１）と複数の半導体チップのそれぞれに接続されるグランド電極（つまり、第１グランド電極１１１及び第２グランド電極２０５）が設けられている場合、半導体チップに対応して接続されるグランド電極ごとに、グランド電極が離間して形成されるとよい。この結果、本実施形態では、第１半導体チップ１０３と第２半導体チップ２０１との間での熱による干渉の影響が抑制され、第１半導体チップ１０３と第２半導体チップ２０１との動作が安定する。
また、本実施形態では、第１グランド電極１１１と第２グランド電極２０５との間にスペースが設けられ、離間されている。そのため、例えば、熱などにより、第１グランド電極１１１及び第２グランド電極２０５が体積膨張しても、当該スペースが当該体積膨張を吸収できるため、電力増幅装置１００ｃの反りを低減することができる。
（実施形態５）
実施形態１～４においては、１つの第１グランド電極が設けられたが、これに限られない。実施形態５においては、複数の第１グランド電極が設けられている。なお、実施形態５では、実施形態１～４と共通の構成要素については、同一の符号を付しており、重複する説明は省略する。
まずは、図１１を参照しながら、実施形態５に係る電力増幅装置１００ｄの構成について説明する。図１１は、実施形態５に係る電力増幅装置１００ｄの背面図である。なお、図１１においては、識別のため、複数の端子電極１１２には、ドットが付されており、複数の第１フィルドビア１０８が破線で示されている。
本実施形態に係る電力増幅装置１００ｄは、主に以下の２点を除いて、実施形態１に係る電力増幅装置１００と同じ構成を有する。具体的な上記２点とは、複数の第１グランド電極１１１ｄが設けられる点、及び、複数の第１グランド電極１１１ｄのそれぞれが複数の第１フィルドビア１０８のそれぞれに接合される点である。
電力増幅装置１００ｄは、実施形態１に係る電力増幅装置１００が有する構成要素と、それぞれが離間して設けられた複数の第１グランド電極１１１ｄと、を有する。複数の第１グランド電極１１１ｄは、図１１が示すように、平面視で、長方形状を有し、行列状に配置されている。
本実施形態でも、上記の実施形態と同じく、複数の端子電極１１２が第４主面３０４に設けられている。複数の端子電極１１２のそれぞれは、複数の第１グランド電極１１１ｄを囲うように、第４主面３０４の周辺部に配置される。複数の端子電極１１２のそれぞれは、離間して設けられている。
複数の第１グランド電極１１１ｄのそれぞれは、複数の第１フィルドビア１０８のそれぞれに接合される。平面視で、複数の第１フィルドビア１０８のそれぞれは、複数の第１グランド電極１１１ｄのそれぞれに内包されている。なお、第１グランド電極１１１ｄに内包されていない１以上の第１フィルドビア１０８が設けられてもよい。
次に、複数の第１フィルドビア１０８について説明する。例えば、実施形態１で示したように、平面視で、複数の第１フィルドビア１０８のそれぞれは、複数の第１ゲートフィンガー部のそれぞれの一部と重なる位置に設けられている。より具体的には、平面視で、複数の第１フィルドビア１０８のそれぞれは、複数の第１ゲートフィンガー部のそれぞれの全てと重なる位置に設けられている。例えば、平面視で、全ての第１ゲートフィンガー部のそれぞれの全ての領域は、複数の第１フィルドビア１０８のそれぞれの領域に内包されるように設けられている。
本実施形態では、複数の第１ゲートフィンガー部で発生した熱は、複数の第１グランド電極１１１ｄのそれぞれから放たれるため、当該熱がより放たれやすくなる。
また、複数の第１グランド電極１１１ｄを離間することで、複数の第１グランド電極１１１ｄのそれぞれの間にスペースが設けられる。よって、上述のように、電力増幅装置１００ｄの反りを低減することができる。
なお、本実施形態では、複数の第１グランド電極１１１ｄは、全て同一形状としているが、これに限られない。例えば、第１フィルドビア１０８に接合されない第１グランド電極１１１ｄは、その他の第１グランド電極１１１ｄと同一形状でなくてもよい。
また、本実施形態は、上記に限られない。ここで、本実施形態の他の例を挙げる。
本実施形態の他の例として、例えば、実施形態３で示した構成であってもよい。実施形態３では、平面視で、複数の第１フィルドビア１０８ｂのそれぞれは、それぞれの第１ゲートフィンガー組における２つの第１ゲートフィンガー部１１のそれぞれの一部と重なる位置に設けられていた。より具体的には、平面視で、複数の第１フィルドビア１０８ｂのそれぞれは、それぞれの第１ゲートフィンガー組における２つの第１ゲートフィンガー部１１のそれぞれの全てと重なる位置に設けられていた。本実施形態の他の例でも、複数の第１フィルドビア１０８と第１ゲートフィンガー組との関係は同様である。
例えば、本実施形態の他の例では、１つの第１フィルドビア１０８は、２つの第１ゲートフィンガー部（例えば、実施形態３が示す第１ゲートフィンガー部１１ａ及び１１ｂ）のそれぞれの全てと重なる位置に設けられてもよい。換言すると、平面視で、当該２つの第１ゲートフィンガー部は、１つの第１フィルドビア１０８に内包されるように設けられてもよい。
なお、他の第１フィルドビア１０８においても、同様である。また、第１ゲートフィンガー組と重ならない第１フィルドビア１０８が設けられてもよい。
本実施形態の他の例においても、本実施形態と同様の効果が得られる。
さらに、実施形態３と同じく、第１半導体チップのサイズを小さくすることが可能となり、電力増幅装置１００ｄも小さくすることが可能となる。
（実施形態６）
実施形態１～５においては、例えば、実施形態５で示すように、端子電極と第１グランド電極との平面視での面積は、異なっていたがこれに限られない。実施形態６においては、平面視で、端子電極の面積は、第１グランド電極の面積と同一である。なお、実施形態６では、実施形態１～６と共通の構成要素については、同一の符号を付しており、重複する説明は省略する。
まずは、図１２を参照しながら、実施形態６に係る電力増幅装置１００ｅの構成について説明する。図１２は、実施形態６に係る電力増幅装置１００ｅの背面図である。なお、図１２においては、識別のため、複数の端子電極１１２には、ドットが付されている。
本実施形態に係る電力増幅装置１００ｅは、主に以下の２点を除いて、実施形態１に係る電力増幅装置１００と同じ構成を有する。具体的な上記２点とは、複数の第１グランド電極１１１ｅが設けられる点、及び、端子電極１１２の面積と第１グランド電極１１１ｅの面積とが同一である点である。
電力増幅装置１００ｅは、実施形態１に係る電力増幅装置１００が有する構成要素と、それぞれが離間して設けられた複数の第１グランド電極１１１ｅと、を有する。
複数の第１グランド電極１１１ｅの第４主面３０４における配置は、特に限られないが、例えば、複数の第１グランド電極１１１ｅは、図１２が示すように、平面視で、行列状に並んで配置されてもよい。また、複数の第１グランド電極１１１ｅの配置は、行列状でなくてもよい。
複数の第１グランド電極１１１ｅの形状は、平面視で、正方形状であるが、これに限られず、長方形状、多角形状又は円形状などであってもよい。全ての第１グランド電極１１１ｅの形状が同一でなくともよい。本実施形態では、全ての第１グランド電極１１１ｅのそれぞれの面積は、互いに同一だがこれに限られない。
複数の第１グランド電極１１１ｅのうちサブマウント基板１０１ｅの長辺方向に並ぶ第１グランド電極１１１ｅの数は、複数の第１グランド電極１１１ｅのうちサブマウント基板１０１ｅの短辺方向に並ぶ第１グランド電極１１１ｅの数より多い。本実施形態では、サブマウント基板１０１ｅの長辺方向とは、ｘ軸方向であり、サブマウント基板１０１ｅの短辺方向は、ｙ軸方向である。
一般的に、サブマウント基板１０１ｅは、応力の違いから長辺方向に沿って反りが起こる場合が多い。そのため、複数の第１グランド電極１１１ｅのそれぞれの間の複数のスペースが、長辺方向に沿って設けられると、サブマウント基板１０１ｅの反りを低減することができる。よって、長辺方向に並ぶ第１グランド電極１１１ｅの数が短辺方向に並ぶ第１グランド電極１１１ｅの数より多いことで、サブマウント基板１０１ｅの反りを低減することができる。なお、図１２が示すように、複数の第１グランド電極１１１ｅが、平面視で、行列状に並んで配置されることで、サブマウント基板１０１ｅの反りをより低減することができる。
本実施形態でも、実施形態１と同じく、複数の端子電極１１２が第４主面３０４に設けられている。複数の端子電極１１２のそれぞれは、サブマウント基板１０１ｅに設けられた回路ノードに電気的に接続される。複数の端子電極１１２のそれぞれは、複数の第１グランド電極１１１ｅを囲うように、第４主面３０４の周辺部に配置される。複数の端子電極１１２のそれぞれは、離間して設けられている。
複数の端子電極１１２の形状は、平面視で、正方形状であるが、これに限られず、長方形状、多角形状又は円形状などであってもよい。全ての端子電極１１２の形状が同一でなくともよい。本実施形態では、全ての第１グランド電極１１１ｅのそれぞれの面積は、互いに同一だがこれに限られない。
本実施形態では、平面視で、複数の端子電極１１２のそれぞれの面積は、複数の第１グランド電極１１１ｅのそれぞれの面積と同一である。
ここで、サブマウント基板１０１ｅをマザーボードへの実装する工程について説明する。実装においては、接合材（例えば半田など）が用いられる。本実施形態が示す通り、複数の端子電極１１２のそれぞれ及び複数の第１グランド電極１１１ｅのそれぞれの面積が同一である場合には、リフローでの溶融時に、第１グランド電極１１１ｅと接合する接合材の高さと端子電極１１２と接合する接合材の高さとが同一となり、サブマウント基板１０１ｅがマザーボードへ接合されやすい。つまり、サブマウント基板１０１ｅのマザーボードへの実装性を向上させることができる。
なお、本実施形態では、複数の端子電極１１２が設けられたが、これに限られず、１つの端子電極１１２が設けられてもよい。この場合は、１つの端子電極１１２の面積は、複数の第１グランド電極１１１ｅのそれぞれの面積と同一である。
この場合においても、複数の端子電極１１２が設けられた場合と同様の効果が得られる。
さらに、本実施形態では、複数の端子電極１１２のそれぞれ、及び、複数の第１グランド電極１１１ｅのそれぞれは、互いに同一の形状（正方形状）であり、かつ、面積が同一である。
これにより、さらに、サブマウント基板１０１ｅのマザーボードへの実装性を向上させることができる。
（実施形態７）
実施形態６においては、全ての第１グランド電極のそれぞれの形状が同一であり、かつ、全ての第１グランド電極のそれぞれの面積が互いに同一であったが、これに限られない。実施形態７においては、互いに形状が異なり、かつ、互いに面積が異なる複数の第１グランド電極が設けられている。なお、実施形態７では、実施形態１～６と共通の構成要素については、同一の符号を付しており、重複する説明は省略する。
まずは、図１３を参照しながら、実施形態６に係る電力増幅装置１００ｆの構成について説明する。図１３は、実施形態７に係る電力増幅装置１００ｆの背面図である。なお、図１３においては、識別のため、複数の端子電極１１２には、ドットが付されている。
本実施形態に係る電力増幅装置１００ｆは、互いに形状が異なり、かつ、互いに面積が異なる複数の第１グランド電極１１１ｆが設けられる点を除いては、主に、実施形態６に係る電力増幅装置１００ｅと同じ構成を有する。なお、図１３が示すように、複数の第１グランド電極１１１ｆのうちいくつかは、形状が同一であり、かつ、面積が同一である。
複数の第１グランド電極１１１ｆは、平面視で、行列状に並んで配置され、サブマウント基板１０１ｆの長辺方向に並ぶ第１グランド電極１１１ｆの数は、サブマウント基板１０１ｆの短辺方向に並ぶ第１グランド電極１１１ｆの数より多い。この点においては、本実施形態に係る複数の第１グランド電極１１１ｆは、実施形態６に係る複数の第１グランド電極１１１ｅと同じである。
このように、長辺方向に並ぶ第１グランド電極１１１ｆの数は、短辺方向に並ぶ第１グランド電極１１１ｆの数より多いことで、実施形態６と同じく、サブマウント基板１０１ｆの反りを低減することができる。
なお、図１３が示すように、複数の第１グランド電極１１１ｆの形状は、１つの第１グランド電極１１１ｆを除いて、長方形状である。また、上記１つの第１グランド電極１１１ｆの形状は、五角形である。これにより、背面視したときに、電力増幅装置１００ｆの向きが容易に把握される。
（実施形態８）
実施形態４においては、複数の第１フィルドビアの長辺方向と複数の第２フィルドビアの長辺方向とが並行であったが、これに限られない。実施形態８においては、複数の第１フィルドビアの長辺方向と複数の第２フィルドビアの長辺方向とが並行ではない。なお、実施形態８では、実施形態１～７と共通の構成要素については、同一の符号を付しており、重複する説明は省略する。
まずは、図１４を参照しながら、実施形態８に係る電力増幅装置１００ｇの構成について説明する。図１４は、実施形態８に係る電力増幅装置１００ｇの平面図及び断面図である。より具体的には、図１４の（ａ）は、電力増幅装置１００ｇの平面図であり、図１４の（ｂ）は、図１４の（ａ）のＸＩＶ－ＸＩＶ線での切断面の断面図である。
本実施形態に係る電力増幅装置１００ｇは、主に、実施形態４に係る電力増幅装置１００ｃと同じ構成要素を有する。しかしながら、本実施形態に係る電力増幅装置１００ｇにおいては、サブマウント基板１０１ｇに対する、第２半導体チップ２０１に係る構成要素の向きが異なる。
具体的には、第２半導体チップ２０１に係る構成要素とは、第２半導体チップ２０１と、第２フィルドビア２０４と、第２グランド電極２０５と、第２接合材２０２と、第２ダイパッド電極２０３と、第２電界効果トランジスタと、第２電界効果トランジスタの電極の一部であるゲート電極、ドレイン電極及びソース電極と、ゲートワイヤ１３と、ドレインワイヤ２３と、配線パターン１０４Ａ及び１０４Ｂとである。
ここで、第２半導体チップ２０１に係る構成要素の全てを一体とみなす。本実施形態に係る電力増幅装置１００ｇでは、実施形態４に係る電力増幅装置１００ｃに比べて、一体とみなされた第２半導体チップ２０１に係る構成要素の全てが平面視で反時計回りに９０°回転している。
つまり、本実施形態では、複数の第２フィルドビア２０４の長辺方向は、ｙ軸方向である。よって、本実施形態では、複数の第１フィルドビア１０８の長辺方向と複数の第２フィルドビア２０４の長辺方向とは、並行でない。具体的には、複数の第１フィルドビア１０８の長辺方向と複数の第２フィルドビア２０４の長辺方向とのなす角度は、９０°である。
また、第２電界効果トランジスタの電極の一部であるゲート電極が、平面視で反時計回りに９０°回転するため、当該ゲート電極が有する複数の第２ゲートフィンガー部が延びる方向も、平面視で反時計回りに９０°回転する。従って、本実施形態では、複数の第２ゲートフィンガー部が延びる方向は、ｙ軸方向である。
ここで、第２半導体チップ２０１においては、高周波信号は、複数の第２ゲートフィンガー部に入力されて複数の第２ドレインフィンガー部から増幅出力される。
この場合の高周波信号の伝送方向を第２伝送方向とした場合、第２伝送方向は、例えば、複数の第２ゲートフィンガー部が延びる方向（ｙ軸方向）である。なお、実施形態１で示したように、第１伝送方向は、ｘ軸方向である。つまり、本実施形態では、第２伝送方向と第１伝送方向とは、並行でない。
本実施形態では、第２電界効果トランジスタの電極の一部であるドレイン電極が有する複数の第２ドレインフィンガー部は、第１電界効果トランジスタの電極の一部であるゲート電極１０が有する複数の第１ゲートフィンガー部１１に電気的に接続される。なお、実施形態４で示したように、ドレイン電極は１つの第２ドレインフィンガー部を有してもよく、この場合、１つの第２ドレインフィンガー部は、複数の第１ゲートフィンガー部１１に電気的に接続される。
この場合、以下のような回路構成とすることができる。
一例として、電力増幅装置１００ｇにおいて、多段のドハティ増幅器が適用される場合について、説明する。この場合、入力整合回路、出力整合回路、電力分配回路、又は、位相調整回路を面積効率良くサブマウント基板１０１ｇに構成する必要がある。本構成の一例を図１５に示す。図１５は、実施形態８に係る電力増幅装置１００ｇにおける回路の配置図である。
第２半導体チップ２０１は、ドライバーアンプ５０１であり、第１半導体チップ１０３は、キャリアアンプ５０２とピークアンプ５０３とである。
サブマウント基板１０１ｇには、第１エリア４０１、第２エリア４０２、第３エリア４０３及び第４エリア４０４が設けられている。第１エリア４０１は、ドライバーアンプ５０１の入力整合回路である。第２エリア４０２は、ドライバーアンプ５０１の出力整合回路である。第３エリア４０３は、ドハティ増幅器（キャリアアンプ５０２及びピークアンプ５０３）のための電力分配回路及び／又は入力整合回路である。第４エリア４０４は、ドハティ増幅器のための位相調整回路及び／又は出力整合回路である。
第２半導体チップ２０１から出力された高周波信号は、電力分配回路により高周波信号が分配されて、第１半導体チップ１０３に構成されているドハティ増幅器であるキャリアアンプ５０２及びピークアンプ５０３に入力される。さらに、キャリアアンプ５０２及びピークアンプ５０３のそれぞれから出力された高周波信号は、出力合成回路及び／又は位相調整回路を介して合成される。
上述のように、本実施形態では、複数の第１フィルドビア１０８の長辺方向と複数の第２フィルドビア２０４の長辺方向とは、並行でない。これにより、第１エリア４０１、第２半導体チップ２０１及び第２エリア４０２の配置をｙ軸方向に沿う配置とし、第３エリア４０３、第１半導体チップ１０３及び第４エリア４０４の配置をｘ軸方向に沿う配置とすることができる。よって、サブマウント基板１０１ｇが、ｘ軸方向など一方向に大きくなることを抑制できる。つまり、サブマウント基板１０１ｇの面積を有効に活用することができ、電力増幅装置１００ｇを小型化することができる。
また、上述のように、本実施形態では、第２伝送方向と第１伝送方向とは、並行でない。これにより、ドライバーアンプ５０１とドハティ増幅器のキャリアアンプ５０２及び／又はピークアンプ５０３との間の高周波信号の干渉を減らすことができ、第１半導体チップ１０３及び第２半導体チップ２０１の動作が安定する。
（実施形態９）
実施形態９においては、構成は実施形態１と同じ構成だが、第１半導体チップの発熱領域の中心部の位置が第１ダイパッド電極の中心部の位置に一致するように搭載される。なお、実施形態９では、実施形態１と共通の構成要素については、同一の符号を付しており、重複する説明は省略する。
図１６及び図１７を参照しながら、実施形態９に係る電力増幅装置１００ｈの構成について説明する。図１６は、実施形態９に係る電力増幅装置１００ｈの平面図である。図１７は、実施形態９に係る電力増幅装置１００ｈが有する第１半導体チップ１０３の周辺を拡大した平面図である。
本実施形態に係る電力増幅装置１００ｈは、主に、第１半導体チップ１０３と第１接合材１０６と第１ダイパッド電極１０７との配置が異なる点を除いて、実施形態１に係る電力増幅装置１００と同じ構成を有する。
ここで、図１７において破線で示される第１半導体チップ１０３の発熱領域６０１について説明する。
第１半導体チップ１０３において、複数の第１ゲートフィンガー部１１の長辺方向（ｘ軸方向）と並行な辺を、辺１０３１とする。平面視での第１半導体チップ１０３の形状は、矩形であるため、図１７が示すように、第１半導体チップ１０３は、２つの辺１０３１を有する。
また、ソース配線部３２に接続されていないソースフィンガー部３１端の１辺を、辺３１１とし、ドレイン配線部２２に接続されていない第１ドレインフィンガー部２１端の１辺を、辺２１１とする。
発熱領域６０１は、平面視で、複数の第１ゲートフィンガー部１１のうち辺１０３１の一方に最も近い１つの第１ゲートフィンガー部１１と、辺１０３１の他方に最も近い１つの第１ゲートフィンガー部１１と、ソースフィンガー部３１端の１辺である辺３１１と、第１ドレインフィンガー部２１端の１辺である辺２１１と、で周囲を囲まれた領域である。より具体的には、発熱領域６０１は、辺１０３１の一方に最も近い１つの第１ゲートフィンガー部１１と、辺１０３１の他方に最も近い１つの第１ゲートフィンガー部１１と、辺３１１及び辺２１１がｙ軸に沿って延びた仮想的な線と、で周囲を囲まれた領域である。
換言すると、発熱領域６０１とは、第１ドレインフィンガー部２１及びソースフィンガー部３１と対向する最外周の第１ゲートフィンガー部１１と、ソース配線部３２と、ドレイン配線部２２とで囲まれる領域でもある。
また、図１７が示すように、辺１０３１の一方に最も近い１つの第１ゲートフィンガー部１１及び辺１０３１の他方に最も近い１つの第１ゲートフィンガー部１１は、発熱領域６０１の内側に設けられている。
本実施形態では、第１半導体チップ１０３のｘ軸方向の中心線を中心線Ｃ３、ｙ軸方向の中心線を中心線Ｅ３とし、その交点が第１半導体チップ１０３の中心部である中心部Ｆ３とする。同様に、第１ダイパッド電極１０７のｘ軸方向の中心線を中心線Ｃ４、ｙ軸方向の中心線を中心線Ｅ４とし、その交点が第１ダイパッド電極１０７の中心部である中心部Ｆ４とする。さらに、発熱領域６０１のｘ軸方向の中心線を中心線Ｃ５、ｙ軸方向の中心線を中心線Ｅ５とし、その交点が発熱領域６０１の中心部である中心部Ｆ５とする。
発熱領域６０１の中心部Ｆ５の位置は、第１半導体チップ１０３の中心部Ｆ３の位置と一致しない。本実施形態に係る第１半導体チップ１０３においては、ソースビアホール部３４の配置などが考慮される必要があり、さらに、本図面には記載していないがＥＳＤ（静電気放電：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）の保護素子、バイアス回路及び整合回路などの一部の回路が内蔵されている。このような第１半導体チップ１０３ができるだけ小さくなるように設計されているため、発熱領域６０１の中心部Ｆ５の位置が、第１半導体チップ１０３の中心部Ｆ３の位置と一致しないことがある。
次に第１ダイパッド電極１０７の大きさは、第１半導体チップ１０３に対する第１接合材１０６のはみ出し又は第１半導体チップ１０３の搭載位置のバラつきなどに対応するため、第１半導体チップ１０３の各辺より５０μｍ以上１５０μｍ以下程度大きい。第１ダイパッド電極１０７は、熱伝導率が３００Ｗ／ｍＫ以上の金属（例えば、Ａｕ、Ｃｕ又はＡｇなど）から構成されているため、第１半導体チップ１０３からの熱は、第１ダイパッド電極１０７の水平方向（ｘｙ平面方向）にも拡散される。そのため、第１ダイパッド電極１０７の面積を大きくする方が良い。すなわち放熱面積を大きくすることで効率よく放熱することができる。第１ダイパッド電極１０７の大きさは、第１半導体チップ１０３の各辺より１００μｍ以上３００μｍ以下程度大きくすればよい。
これ以上、第１ダイパッド電極１０７の大きさが大きくなるとサブマウント基板１０１の配線パターンと第１半導体チップ１０３との間のボンディングワイヤが長くなり性能が低下し、さらに、サブマウント基板１０１のサイズが大きくなってしまう。なお、第１ダイパッド電極１０７の大きさは、ｘ軸方向よりもボンディングワイヤの無いｙ軸方向をより大きくする方が良い。
また、発熱領域６０１の中心部Ｆ５の位置は、第１ダイパッド電極１０７の中心部Ｆ４の位置と一致する。つまり、第１半導体チップ１０３が第１ダイパッド電極１０７に搭載されるとき、第１ダイパッド電極１０７の中心部Ｆ４の位置と発熱領域６０１の中心部Ｆ５の位置が一致するように搭載する。つまり、このとき、第１半導体チップ１０３は、第１半導体チップ１０３の中心部Ｆ３の位置を第１ダイパッド電極１０７の中心部Ｆ４の位置から少しずらして搭載される。そうすることで、第１半導体チップ１０３からの熱が第１ダイパッド電極１０７の水平方向へ拡散し、第１ダイパッド電極１０７の全体に、かつ、均一に広がることができる。つまり発熱源からの熱をより効率よく放熱することが可能な電力増幅装置１００ｈが実現される。ここで、中心部の位置が一致するとは、平面視したときに、対象となる２つの位置のずれが５０μｍ以下であることを意味する。
また、本実施形態では、第１半導体チップ１０３が第１ダイパッド電極１０７からずらされて実装される。そのため、第１ダイパッド電極１０７の実装領域（第１半導体チップ１０３の各辺から５０μｍ以上１５０μｍ以下程度広げた領域）以外をソルダーレジストで覆うことで実装時の搭載位置間違いの防止や、搭載位置精度の改善をすることができる。
（実施形態１０）
実施形態１０においては、実施形態２と同じく多層基板が用いられている構成であるが、サブマウント基板の内側の配線パターンの平面視での面積が第１ダイパッド電極の平面視での面積より大きくなるように構成されている。なお、実施形態１０では、実施形態２と共通の構成要素については、同一の符号を付しており、重複する説明は省略する。
まずは、図１８及び図１９を参照しながら、実施形態１０に係る電力増幅装置１００ｉの構成について説明する。図１８は、実施形態１０に係る電力増幅装置１００ｉの断面図である。より具体的には、図１８は、実施形態２において、図８が示す図に相当する図である。また、図１９は、実施形態１０に係る電力増幅装置１００ｉが有する第１半導体チップ１０３の周辺を拡大した平面視での概念図である。
本実施形態に係る電力増幅装置１００ｉは、第１半導体チップ１０３の下方に位置する配線パターンの平面視での面積が第１半導体チップ１０３から離れるに従って大きくなる点を除いて、実施形態２に係る電力増幅装置１００ａと同じ構成を有する。
サブマウント基板１０１ｉは、多層基板であり、コア層１１３と、２つのプリプレグ層１１４と、を有する。
ここで、配線パターン１０４ｃはコア層１１３と上方のプリプレグ層１１４との間に、配線パターン１０４ｄはコア層１１３と下方のプリプレグ層１１４との間に、設けられている。配線パターン１０４ｃ及び１０４ｄは、第１半導体チップ１０３の下方に設けられている。配線パターン１０４ｃ及び１０４ｄは、金属（例えば、Ａｕ、Ｃｕ又はＡｇなど）から構成されている。
また、配線パターン１０４ｃは、第３フィルドビア１０９ｂと第１フィルドビア１０８ｃとを接合する。配線パターン１０４ｄは、第１フィルドビア１０８ｃと第３フィルドビア１０９ｃとを接合する。
本実施形態に係る電力増幅装置１００ｉにおいては、図１８及び図１９が示すように、第１ダイパッド電極１０７、配線パターン１０４ｃ、配線パターン１０４ｄ及び第１グランド電極１１１の順に平面視での面積が大きい。
また、第３フィルドビア１０９ｂ、第１フィルドビア１０８ｃ、第３フィルドビア１０９ｃの順に第１フィルドビア１０８ｃの長辺方向（ｘ軸方向）に長さが長い。
つまり、サブマウント基板１０１ｉにおいては、第１ダイパッド電極１０７から第１グランド電極１１１に向けて構成要素の平面視での面積が大きくなる。これにより、放熱面積が大きくなるため発熱源から熱を効率よく放熱することが可能な電力増幅装置１００ｉが実現できる。
（その他の実施形態）
以上、本開示に係る電力増幅装置について、各実施形態に基づいて説明したが、本開示は、これらの実施形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施形態に施したものや、実施形態における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。
例えば、第１半導体チップ１０３の第１主面３０１の上方には、保護膜が設けられてもよい。これにより、第１主面３０１の上方に設けられた構成要素を保護することができる。また、各実施形態に係るサブマウント基板の上方には、ボンディングワイヤを保護するために、樹脂等でオーバーモールド工法が行われてもよく、キャップなどが被されてもよい。
また、上記の実施形態では、複数の第１グランド電極が離間して設けられている例が示されたが、これに限られない。例えば、複数の第１グランド電極のそれぞれが接続されて設けられてもよい。換言すると、上記の実施形態の例よりも、平面視で、大きい面積を有する第１グランド電極が設けられてもよい。この場合においては、第１グランド電極がより大きい面積を有するため、放熱性が向上する。
また、上記の実施形態においては、ビアホール部３９は、貫通孔であったが、これに限られない。例えば、ビアホール部３９には、金属（例えば、Ａｕ、Ｃｕ、Ｗ、又はＡｇなど）などが充填されていてもよい。このとき、ビアホール部３９とソースビアホール部３４とは、一体化されていてもよい。
また、実施形態９においては、実施形態１～８及び実施形態１０で示したように、複数の第１フィルドビアなどが設けられてもよく、多層基板が用いられてもよい。この場合、実施形態１～８及び実施形態１０のそれぞれで示された効果が発揮される。例えば、実施形態１に示された複数の第１フィルドビアが設けられた場合には、発熱源からの熱は、複数の第１フィルドビアを経由して、第１グランド電極まで伝導され、第１グランド電極から放たれやすくなる。つまり発熱源からの熱をさらに効率よく放熱することが可能な電力増幅装置が実現される。
また、上記の実施形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示によれば、放熱性を向上させた電力増幅装置を提供することができる。
１０ ゲート電極
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ 第１ゲートフィンガー部
１２ ゲート配線部
１３ ゲートワイヤ
２０ ドレイン電極
２１、２１ｂ 第１ドレインフィンガー部
２２ ドレイン配線部
２３ ドレインワイヤ
３０ ソース電極
３１、３１ｂ ソースフィンガー部
３２ ソース配線部
３３ ソースパッド電極
３４ ソースビアホール部
３９ ビアホール部
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ、１００ｉ 電力増幅装置
１０１、１０１ａ、１０１ｃ、１０１ｅ、１０１ｆ、１０１ｇ、１０１ｉ サブマウント基板
１０３ 第１半導体チップ
１０４、１０４Ａ、１０４Ｂ、１０４ｃ、１０４ｄ 配線パターン
１０５ 実装部品
１０６ 第１接合材
１０７ 第１ダイパッド電極
１０８、１０８ｂ、１０８ｃ 第１フィルドビア
１０９、１０９ｂ、１０９ｃ 第３フィルドビア
１１０ 第４フィルドビア
１１１、１１１ｄ、１１１ｅ、１１１ｆ 第１グランド電極
１１２ 端子電極
１１３ コア層
１１４ プリプレグ層
２０１ 第２半導体チップ
２０２ 第２接合材
２０３ 第２ダイパッド電極
２０４ 第２フィルドビア
２０５ 第２グランド電極
２１１ 辺
３０１ 第１主面
３０２ 第２主面
３０３ 第３主面
３０４ 第４主面
３０５ 第５主面
３０６ 第６主面
３１１ 辺
４０１ 第１エリア
４０２ 第２エリア
４０３ 第３エリア
４０４ 第４エリア
５０１ ドライバーアンプ
５０２ キャリアアンプ
５０３ ピークアンプ
６０１ 発熱領域
１０３１ 辺
Ｃ１ 中央位置
Ｃ２ 中央位置
Ｃ３ 中心線
Ｃ４ 中心線
Ｃ５ 中心線
Ｅ３ 中心線
Ｅ４ 中心線
Ｅ５ 中心線
Ｆ３ 中心部
Ｆ４ 中心部
Ｆ５ 中心部
Ｗ１ 幅
Ｗ２ 幅
Ｗ３ 間隔
Ｗ４ 間隔

Claims (13)

  1. 第１主面と、前記第１主面と対向する第２主面とを有し、化合物から構成される第１半導体チップと、
    前記第１半導体チップに設けられた第１電界効果トランジスタと、
    前記第１主面の上方に設けられ、前記第１電界効果トランジスタの複数のゲートフィンガーである複数の第１ゲートフィンガー部、並びに、前記第１電界効果トランジスタの電極である第１ドレインフィンガー部及びソースフィンガー部と、
    前記第２主面の下方に設けられ、前記ソースフィンガー部に電気的に接続されたソースパッド電極と、
    第３主面と、前記第３主面と対向する第４主面とを有し、樹脂から構成されるサブマウント基板と、
    前記第３主面から前記第４主面まで貫通して設けられ、金属から構成される複数の第１フィルドビアと、
    前記第３主面に設けられ、前記複数の第１フィルドビアに接合された第１ダイパッド電極と、
    前記第４主面に設けられ、前記複数の第１フィルドビアに接合された第１グランド電極と、
    前記第２主面と前記第１ダイパッド電極とを接合する、金属から構成される接合材と、を有し、
    平面視で、前記複数の第１フィルドビアのそれぞれの形状は、長方形状であり、
    前記複数の第１フィルドビアのそれぞれの長辺方向は、前記複数の第１ゲートフィンガー部のそれぞれの長辺方向と並行となるように設けられ、
    前記複数の第１ゲートフィンガー部のそれぞれに１対１で対応する前記複数の第１フィルドビアのそれぞれは、対応する前記複数の第１ゲートフィンガー部のそれぞれの下方に、対応する前記複数の第１ゲートフィンガー部のそれぞれを平面視で包含するように設けられ、
    平面視で、前記複数の第１フィルドビアのそれぞれの前記長辺方向と垂直な方向を幅方向としたとき、
    前記複数の第１フィルドビアのそれぞれの前記幅方向の長さである幅の中央位置は、対応する前記複数の第１ゲートフィンガー部のそれぞれの前記幅方向の長さである幅の中央位置と一致する
    電力増幅装置。
  2. 平面視で、前記複数の第１フィルドビアのそれぞれの前記長辺方向の長さである長辺長さは、対応する前記複数の第１ゲートフィンガー部のそれぞれの前記長辺方向の長さである長辺長さより長い
    請求項１に記載の電力増幅装置。
  3. 平面視で、前記複数の第１フィルドビアのそれぞれの前記長辺長さは、前記複数の第１フィルドビアのそれぞれの前記長辺方向における前記第１半導体チップの長さより長い
    請求項２に記載の電力増幅装置。
  4. 平面視で、前記複数の第１フィルドビアのそれぞれの前記幅は、対応する前記複数の第１ゲートフィンガー部のそれぞれの前記幅より広い
    請求項１に記載の電力増幅装置。
  5. さらに、第５主面と、前記第５主面と対向する第６主面とを有する第２半導体チップと、
    前記第３主面から前記第４主面まで貫通して設けられ、金属から構成される第２フィルドビアと、
    前記第４主面に設けられ、前記第２フィルドビアに接合された第２グランド電極と、を有し、
    前記第２フィルドビアは、前記第６主面と接合され、
    前記第２グランド電極は、前記第１グランド電極と離間して設けられた
    請求項１に記載の電力増幅装置。
  6. それぞれが離間して設けられた複数の前記第１グランド電極を有し、
    前記複数の第１グランド電極のそれぞれは、前記複数の第１フィルドビアのそれぞれに接合された
    請求項１に記載の電力増幅装置。
  7. それぞれが離間して設けられた複数の前記第１グランド電極を有する
    請求項１に記載の電力増幅装置。
  8. さらに、前記サブマウント基板に設けられた回路ノードに電気的に接続され、前記第４主面に設けられた端子電極を有し、
    平面視で、前記端子電極の面積は、前記複数の第１グランド電極のそれぞれの面積と同一である
    請求項７に記載の電力増幅装置。
  9. 前記複数の第１グランド電極のうち前記サブマウント基板の長辺方向に並ぶ第１グランド電極の数は、前記複数の第１グランド電極のうち前記サブマウント基板の短辺方向に並ぶ第１グランド電極の数より多い
    請求項７又は８に記載の電力増幅装置。
  10. それぞれが離間して設けられた複数の前記第１グランド電極を有し、
    前記複数の第１グランド電極のうち１つの第１グランド電極の形状は、長方形であり、
    平面視で、前記サブマウント基板の短辺方向における前記１つの第１グランド電極の長さは、前記サブマウント基板の長辺方向における前記１つの第１グランド電極の長さより長い
    請求項１に記載の電力増幅装置。
  11. 第１主面と、前記第１主面と対向する第２主面とを有し、化合物から構成される第１半導体チップと、
    前記第１半導体チップに設けられた第１電界効果トランジスタと、
    前記第１主面の上方に設けられ、前記第１電界効果トランジスタの複数のゲートフィンガーである複数の第１ゲートフィンガー部、並びに、前記第１電界効果トランジスタの電極である第１ドレインフィンガー部及びソースフィンガー部と、
    前記第２主面の下方に設けられ、前記ソースフィンガー部に電気的に接続されたソースパッド電極と、
    第３主面と、前記第３主面と対向する第４主面とを有し、樹脂から構成されるサブマウント基板と、
    前記第３主面から前記第４主面まで貫通して設けられ、金属から構成される複数の第１フィルドビアと、
    前記第３主面に設けられ、前記複数の第１フィルドビアに接合された第１ダイパッド電極と、
    前記第４主面に設けられ、前記複数の第１フィルドビアに接合された第１グランド電極と、
    前記第２主面と前記第１ダイパッド電極とを接合する、金属から構成される接合材と、を有し、
    平面視で、前記複数の第１フィルドビアのそれぞれの形状は、長方形状であり、
    前記複数の第１フィルドビアのそれぞれの長辺方向は、前記複数の第１ゲートフィンガー部のそれぞれの長辺方向と並行となるように設けられ、
    前記複数の第１ゲートフィンガー部のうち最近接する２つの第１ゲートフィンガー部の組み合わせを第１ゲートフィンガー組としたとき、
    複数の前記第１ゲートフィンガー組のそれぞれに１対１で対応する前記複数の第１フィルドビアのそれぞれは、対応する前記複数の第１ゲートフィンガー組のそれぞれの下方に、対応する前記複数の第１ゲートフィンガー組のそれぞれを平面視で包含するように設けられ、
    平面視で、前記複数の第１フィルドビアのそれぞれの前記長辺方向と垂直な方向を幅方向としたとき、
    前記複数の第１フィルドビアのそれぞれの前記幅方向の長さである幅の中央位置は、対応する前記複数の第１ゲートフィンガー組のそれぞれの前記幅方向の長さである幅の中央位置と一致する
    電力増幅装置。
  12. 平面視で、前記第１ドレインフィンガー部を挟んで最近接する前記複数の第１ゲートフィンガー部の間隔は、前記ソースフィンガー部を挟んで最近接する前記複数の第１ゲートフィンガー部の間隔より狭い
    請求項１１に記載の電力増幅装置。
  13. それぞれが離間して設けられた複数の前記第１グランド電極を有し、
    前記複数の第１グランド電極のそれぞれは、前記複数の第１フィルドビアのそれぞれに接合された
    請求項１１に記載の電力増幅装置。
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