JP2010141016A - 半導体集積回路装置及びその設計方法 - Google Patents
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-
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Abstract
【解決手段】応力の影響を受けるパッド下側のセル配置位置、又はパッド配置位置若しくはバンプ配置位置等について、応力の影響に起因するLSIの動作不具合が発生しにくいように予めレイアウトしておく。
【選択図】図1
Description
以下、本発明の第1の実施形態に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
以下、本発明の第2の実施形態に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
以下、本発明の第2の実施形態の第1変形例に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
以下、本発明の第2の実施形態の第2変形例に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
以下、本発明の第3の実施形態に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
以下、本発明の第3の実施形態の第1変形例に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
本変形例によると、配線604と電気的に接続されているパッド602の上に選択的にバンプ603が設けられているため、言い換えると、配線604と電気的に接続されていないパッド602の上からはバンプ603が予め削除されているため、チップ表面に配置したパッド602からチップ内部へ加わる応力の影響に起因するLSIの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、LSI設計の段階でパッド602からの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
以下、本発明の第3の実施形態の第2変形例に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
以下、本発明の第4の実施形態に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
以下、本発明の第5の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
101 パッド
102 バンプ
103 第1種別のセル
104 保護膜
105 金属メッキ層
106 第2種別のセル
200 半導体チップ
201 入出力セル
202 パッド
203 配線
300 半導体チップ
301 入出力セル
302 パッド
303 バンプ
304 配線
400 半導体チップ
401 入出力セル
402 パッド
403 バンプ
404 配線
500 半導体チップ
501 入出力セル
502 パッド
503 バンプ
504 配線
600 半導体チップ
601 入出力セル
602 パッド
603 バンプ
604 配線
700 半導体チップ
701 入出力セル
702 パッド
703 バンプ
704 配線
800 半導体チップ
801 入出力セル
802 パッド
803 バンプ
804 配線
805 階層ブロック
901 パッド
902 開口部
Claims (29)
- 複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、
前記半導体チップの内部に形成され、且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第1種別のセルと、
前記半導体チップの内部に形成され、且つタイミングばらつきが生じると前記半導体チップに誤動作を引き起こす第2種別のセルとを備え、
前記各パッドの下側に位置する前記半導体チップの内部領域において、前記第1種別のセルの配置密度は前記第2種別のセルの配置密度よりも高いことを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記内部領域には、前記第1種別のセルのみが配置されていることを特徴とする半導体集積回路装置。 - 請求項1又は2に記載の半導体集積回路装置において、
前記第2種別のセルは、前記内部領域を除く前記半導体チップ内に配置されていることを特徴とする半導体集積回路装置。 - 請求項1〜3のいずれか1項に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータを用いて、前記内部領域に前記第1種別のセルを優先的に配置する工程を備えていることを特徴とする半導体集積回路装置の設計方法。 - 請求項1〜3のいずれか1項に記載の半導体集積回路装置の設計方法であって、
パッド配置前のレイアウトデータを用いて前記第2種別のセルを配置した後、当該第2種別のセルとの重複禁止制約に従って前記複数のパッドを配置する工程を備えていることを特徴とする半導体集積回路装置の設計方法。 - 複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、
前記半導体チップの内部に形成され、且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第1種別のセルとを備え、
前記複数のパッドのうち入出力セルに電気的に接続されているパッドの下側に位置する前記半導体チップの内部領域において、前記第1種別のセルの配置密度は所定値以上であることを特徴とする半導体集積回路装置。 - 請求項6に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータにおいて、少なくとも2つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該少なくとも2つ以上のパッドのそれぞれについて前記第1種別のセルとの重複度合いを求め、当該重複度合いが相対的に小さいパッドを削除する工程を備えていることを特徴とする半導体集積回路装置の設計方法。 - 複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、
前記半導体チップの内部に形成され、且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第1種別のセルとを備え、
前記複数のパッドのうち少なくとも2つ以上のパッドが同一の入出力セルに電気的に接続されており、
当該少なくとも2つ以上のパッドのうち、その下側に位置する前記半導体チップの内部領域に配置されている前記第1種別のセルの配置密度が相対的に大きいパッドの上に選択的にバンプが設けられていることを特徴とする半導体集積回路装置。 - 請求項8に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータにおいて、少なくとも2つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該少なくとも2つ以上のパッドのそれぞれについて前記第1種別のセルとの重複度合いを求め、当該重複度合いが相対的に小さいパッド上からバンプを削除する工程を備えていることを特徴とする半導体集積回路装置の設計方法。 - 複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、
前記半導体チップの内部に形成され、且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第1種別のセルとを備え、
前記複数のパッドのうち少なくとも2つ以上のパッドが同一の入出力セルに電気的に接続されており、
当該少なくとも2つ以上のパッドのうち、その下側に位置する前記半導体チップの内部領域に配置されている前記第1種別のセルの配置密度が相対的に小さいパッドの上には、その他のパッドと比べて、より径の小さいバンプが形成されていることを特徴とする半導体集積回路装置。 - 請求項10に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータにおいて、少なくとも2つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該少なくとも2つ以上のパッドのそれぞれについて前記第1種別のセルとの重複度合いを求め、当該重複度合いが相対的に小さいパッド上のバンプの径を、その他のパッド上のバンプの径と比べて、より小さくする工程を備えていることを特徴とする半導体集積回路装置の設計方法。 - 請求項1〜3、6、8又10のいずれか1項に記載の半導体集積回路装置において、
前記第1種別のセルは、ESD保護セル、面積率調整セル、電源容量セル、入力Tie固定されたセル及びレベルシフタのうちの少なくとも1つであることを特徴とする半導体集積回路装置。 - 請求項12に記載の半導体集積回路装置において、
前記入力Tie固定されたセルは、Tieセル又はボーナスセルであることを特徴とする半導体集積回路装置。 - 請求項1〜3のいずれか1項に記載の半導体集積回路装置において、
前記第2種別のセルは、スタンダードセル、アナログセル、プロセッサコア及びメモリコアのうちの少なくとも1つであることを特徴とする半導体集積回路装置。 - 請求項1〜14のいずれか1項に記載の半導体集積回路装置において、
前記半導体チップの表面は、前記各パッドの上に開口部を有する保護膜によって覆われており、
前記各パッドの上には前記開口部を埋めるように金属メッキ層が形成されており、
前記金属メッキ層上にバンプが形成されていることを特徴とする半導体集積回路装置。 - 請求項15に記載の半導体集積回路装置において、
前記内部領域の設定範囲は、前記各パッドの形成範囲と同じであることを特徴とする半導体集積回路装置。 - 請求項15に記載の半導体集積回路装置において、
前記内部領域の設定範囲は、前記開口部の形成範囲と同じであることを特徴とする半導体集積回路装置。 - 請求項15に記載の半導体集積回路装置において、
前記内部領域の設定範囲は、前記金属メッキ層と前記バンプとの接合部分の形成範囲と同じであることを特徴とする半導体集積回路装置。 - 請求項15に記載の半導体集積回路装置において、
前記内部領域の設定範囲は、前記バンプの形成範囲と同じであることを特徴とする半導体集積回路装置。 - 請求項15に記載の半導体集積回路装置において、
前記内部領域の設定範囲は、前記金属メッキ層の形成範囲と同じであることを特徴とする半導体集積回路装置。 - 複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記複数のパッドの全てが前記配線と電気的に接続されていることを特徴とする半導体集積回路装置。 - 請求項21に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータを用いて、前記配線と電気的に接続されていないパッドを削除する工程を備えていることを特徴とする半導体集積回路装置の設計方法。 - 複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記複数のパッドのうち前記配線と電気的に接続されているパッドの上に選択的にバンプが設けられていることを特徴とする半導体集積回路装置。 - 請求項23に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータを用いて、前記配線と電気的に接続されていないパッド上からバンプを削除する工程を備えていることを特徴とする半導体集積回路装置の設計方法。 - 複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記複数のパッドのうち前記配線と電気的に接続されていないパッドの上には、その他のパッドと比べて、より径の小さいバンプが形成されていることを特徴とする半導体集積回路装置。 - 請求項25に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータを用いて、前記配線と電気的に接続されていないパッド上のバンプの径を、その他のパッド上のバンプの径と比べて、より小さくする工程を備えていることを特徴とする半導体集積回路装置の設計方法。 - 複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記複数の入出力セル、前記複数のパッド及び前記配線のうち一の階層ブロック内に配置されている入出力セル、パッド及び配線は、当該一の階層ブロックが単体動作できるように配置されていることを特徴とする半導体集積回路装置。 - 請求項27に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータを用いて、一の階層ブロック内に入出力セル、パッド及び配線を、当該一の階層ブロックが単体動作できるように配置する工程を備えていることを特徴とする半導体集積回路装置の設計方法。 - 複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記半導体チップの表面は、前記各パッドの上に開口部を有する保護膜によって覆われており、
前記開口部の形状は、4つ以上の角部を有する多角形又は円形であることを特徴とする半導体集積回路装置。
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