JP2006108231A - 半導体装置 - Google Patents

Abstract

【課題】 樹脂パッケージを分解したり、ワイヤ線を剥離させたりして破壊しなくてもクラック検査を行える構造の半導体装置を提供する。
【解決手段】 １ｓｔＴＥＯＳ膜４と２ｎｄＴＥＯＳ膜６という層間絶縁膜の間にクラック検査用の薄膜抵抗膜５を備える。このような構成によれば、薄膜抵抗膜５の抵抗値を調べることにより、半導体装置の製造プロセス中の様々な段階においてクラック検査を行うことができる。したがって、樹脂パッケージを分解したり、ワイヤ線を剥離させたりして破壊しなくてもクラック検査を行える構造の半導体装置とすることができる。このため、製造された半導体装置の一部のみに対してクラック検査を行う場合だけでなく、全数検査を行うような場合にも対応することが可能となり、半導体装置の品質保証の観点からも有効な構造とすることができる。
【選択図】 図１

Description

本発明は、層間絶縁膜などに生じるクラックを検出することが可能な半導体装置に関するものである。

従来、半導体装置の製造において、ワイヤボンディングやパッケージ組み付けおよび耐久試験などにより層間絶縁膜などにクラックが発生していないか検査が行われている。具体的には、クラックの発生を検査するために、樹脂パッケージを分解したり、ワイヤ線を剥離させるなど、半導体素子が形成されたチップの表面を露出させることで、直接クラックが発生しているか否かを視認する方法が採用されている。

しかしながら、このように、樹脂パッケージを分解したり、ワイヤ線を剥離させたりして、半導体素子が形成されたチップの表面を露出させる手法では、クラックの確認のために膨大な手間と時間が必要になってしまう。また、結局、半導体装置を破壊してクラック検査を行うものであるため、製造された半導体装置すべてについてクラック検出を行うことができず、半導体装置の品質保証という面で万全ではないという問題がある。

なお、このような問題にを解決したいという要望は半導体製造分野において高く、例えば、特開２００４−５３３２６号公報においても、同様の要望が示されている。

本発明は上記点に鑑みて、樹脂パッケージを分解したり、ワイヤ線を剥離させたりして破壊しなくてもクラック検査を行える構造の半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１層間絶縁膜（４、２５）と第２層間絶縁膜（６、２７）との間に、薄膜抵抗膜（５、２６）を形成すると共に、この薄膜抵抗膜（５、２６）に対して所定電圧を印加するための第１パッド（１０ａ）と、薄膜抵抗膜（５、２６）をＧＮＤに接続するための第２パッド（１０ｂ）とを形成し、第１パッド（１０ａ）および第２パッド（１０ｂ）を介して、薄膜抵抗膜（５、２６）に電流を流せるように構成し、第１層間絶縁膜（４、２５）もしくは第２層間絶縁膜（６、２７）にクラックが発生したときに、薄膜抵抗膜（５、２６）の少なくとも一部が破損し、薄膜抵抗膜（５、２６）に流れる電流の電流値が変化するように構成することを特徴としている。

このように、第１層間絶縁膜（４、２５）と第２層間絶縁膜（６、２７）の間にクラック検査用の薄膜抵抗膜（５、２６）を備えた構成としている。このため、第１パッド（１０ａ）と第２パッド（１０ｂ）を通じて薄膜抵抗膜（５、２６）に電流を流し、薄膜抵抗膜（５、２６）の抵抗値を調べることにより、半導体装置の製造プロセス中の様々な段階においてクラック検査を行うことができる。

したがって、樹脂パッケージを分解したり、ワイヤ線を剥離させたりして破壊しなくてもクラック検査を行える構造の半導体装置とすることができる。このため、製造された半導体装置の一部のみに対してクラック検査を行う場合だけでなく、全数検査を行うような場合にも対応することが可能となり、半導体装置の品質保証の観点からも有効な構造とすることができる。

具体的には、請求項４に示されるように、薄膜抵抗膜（５、２６）に流れる電流の電流値と、第１パッド（１０ａ）から印加する所定電圧とに基づいて薄膜抵抗膜（５、２６）の抵抗値を求め、その抵抗値の変化から、クラックが発生したことを求めることができる。

請求項２に記載の発明は、層間絶縁膜（４、６、２５、２７）の内部において、多層構造として薄膜抵抗膜（５、２６）を形成することを特徴としている。

このように、薄膜抵抗膜（５、２６）を多層構造とすることも可能である。そして、このように多層構造とする場合において、各層の薄膜抵抗膜（５、２６）それぞれに独立して電流が流せる構成とするすることで、クラックの深さを検出することも可能である。

請求項３に記載の発明では、薄膜抵抗膜（５、２６）は、上面形状が複数のラインを有するストライプ形状で構成されていると共に、複数のラインの両端部が第１パッド（１０ａ）と第２パッド（１０ｂ）の位置でまとめられ、クラックが発生した場合に、複数のラインの一部が断線するようになっていることを特徴としている。

このように、薄膜抵抗膜（５、２６）をストライプ状として構成することができる。このような構成とすれば、断線したラインの数を求めることで、クラックの長さを求めることが可能となる。

なお、薄膜抵抗膜（５、２６）は、請求項５に示されるように、基板（１、１３）のうち半導体素子が形成された領域の少なくとも一部とオーバラップするように形成されても良いし、請求項６に示されるように、金属配線（２３、２４）の上部に配置されても良いし、また、請求項７に示されるように、ワイヤボンディング部の下部に配置されても良い。さらに、薄膜抵抗膜（５、２６）は、請求項８に示されるように、基板（１、１３）を構成するチップの角部に形成されても良い。

請求項９に記載の発明では、薄膜抵抗膜（５、２６）は、膜厚が５０ｎｍ以下かつ５ｎｍ以上とされていることを特徴としている。

このように、薄膜抵抗膜（５、２６）の膜厚を５０ｎｍ以下とすれば、層間絶縁膜絶縁膜の平坦性に影響を与えないようにすることができる。

このような薄膜抵抗膜（５、２６）は、例えば、請求項１０に示されるように、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＰｏｌｙＳｉ、Ｔｉ、ＴｉＮ、Ｗｓｉ、ＴｉＳｉ、Ｃｒ、ＣｒＳｉ、Ｃｕ、Ｎｉ、Ｃｏ、Ａｕのいずれかによって構成される。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。

（第１実施形態）
本発明の一実施形態を適用した半導体装置のチップ部分の断面図を図１に示すと共に、半導体装置に備えられるクラック検出用のパターンを上面から見たときのレイアウト構成を図２に示す。なお、図１は、図２におけるＡ−Ａ断面に相当する断面図である。以下、これらの図を参照して本実施形態の半導体装置について説明する。

図１に示されるように、シリコン基板１の上に、フィールド酸化膜２、ＢＰＳＧ膜３、１ｓｔＴＥＯＳ膜４が順に積層されたのち、この１ｓｔＴＥＯＳ膜４の表面に薄膜抵抗膜５が形成されている。そして、この薄膜抵抗膜５を覆うように２ｎｄＴＥＯＳ膜６が形成されたのち、さらにこの２ｎｄＴＥＯＳ膜６の表面が保護膜７で覆われた構成となっている。

このような構造は、すなわち、半導体素子（図示せず）が形成されたシリコン基板１の上部に形成される配線パターン（図示せず）等を形成したのち、その上層に薄膜抵抗膜５を形成したものである。

図２に示されるように、薄膜抵抗膜５は、複数本のラインを有するストライプ形状となっており、両端部において１つずつにまとめられ、各端部が所定電圧Ｖが印加されるパッド１０ａとＧＮＤに接続されるパッド１０ｂに電気的に接続された構成となっている。

薄膜抵抗膜５は、シリコン基板１における各チップごとに少なくとも１つ設けられ、ダイシングによってチップ単位に分割されても、各チップに少なくとも１つ薄膜抵抗膜５が配置されるようになっている。

この薄膜抵抗膜５は、層間絶縁膜に相当する１ｓｔＴＥＯＳ膜４と２ｎｄＴＥＯＳ膜６との間に配置されるため、チップ内のどのような場所にも配置可能である。例えば、薄膜抵抗膜５を、半導体素子が形成された領域の少なくとも一部とオーバラップするように形成しても良いし、Ａｌ配線層などのような金属配線の上部、ワイヤボンディング部の下部、チップ角部等に配置しても良い。また、これらのうちのいずれか複数箇所に配置しても構わない。もちろん、薄膜抵抗膜５は、チップ内のほぼ全域に形成されるようにするのが好ましいが、必ずしも全域にある必要はない。

また、薄膜抵抗膜５を構成する各ラインの線幅は、例えば１μｍとされ、薄膜抵抗膜５の膜厚は、層間絶縁膜の平坦性に影響を与えない程度、例えば５０ｎｍ以下かつ５ｎｍ以上とされている。薄膜抵抗膜５の材質としては、抵抗材料であればどのようなものを用いても良いが、例えばＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＰｏｌｙＳｉ、Ｔｉ、ＴｉＮ、Ｗｓｉ、ＴｉＳｉ、Ｃｒ、Ｃｕ、Ｎｉ、Ｃｏ、Ａｕなどを用いることができる。

なお、ここでは、チップをモールドしたときの樹脂パッケージや樹脂パッケージから引き出されるターミナルに関しては図示しないが、実際には、図１に示したチップが樹脂パッケージにて封止され、樹脂パケージから引き出されたターミナルを通じてチップ内に形成された半導体素子や薄膜抵抗膜５と電気的な接続が行えるようになっている。

続いて、上記のような薄膜抵抗膜５が備えられた半導体装置の製造方法について説明する。図３は、本実施形態に示される半導体装置の製造工程のフローチャートを示したものである。

まず、シリコン基板１に対して、半導体素子を形成するためのプロセスおよび上述したフィールド酸化膜２、ＢＰＳＧ膜３、１ｓｔＴＥＯＳ膜４、薄膜抵抗膜５、２ｎｄＴＥＯＳ膜６、保護膜７を形成するためのプロセス、つまりウェハ工程を実行する。

具体的には、まず、半導体素子を周知のプロセスによって形成する。このとき、半導体素子を形成するプロセス中において、フィールド酸化膜２が形成されることになる。そして、ＢＰＳＧ膜３を成膜したのち、半導体素子における所定の拡散層と電気的な接続を図るべく、ＢＰＳＧ膜３にコンタクトホールを形成したのち、図示しないがＢＰＳＧ膜３の表面に１ｓｔＡｌ配線層などを成膜してパターニングする。

続いて、ＢＰＳＧ膜３の表面に１ｓｔＴＥＯＳ膜４を成膜したのち、１ｓｔＴＥＯＳ膜４の表面に抵抗材料を成膜し、それをパターニングして薄膜抵抗膜５を形成する。次に、薄膜抵抗膜５および１ｓｔＴＥＯＳ膜４の表面に２ｎｄＴＥＯＳ膜６を成膜したのち、１ｓｔＴＥＯＳ膜４および２ｎｄＴＥＯＳ膜６に対して図示しないビアホールを形成する。そして、図示しないが２ｎｄＴＥＯＳ膜６の表面に２ｎｄＡｌ配線層などを成膜してパターニングする。この後、２ｎｄＡｌ配線層および２ｎｄＴＥＯＳ膜６の表面に保護膜７を形成したのち、各種パッドを配置する場所において保護膜７を開口させることで、保護膜７から各種パッドを露出させる。

このようにして図１に示される半導体装置が製造される。なお、上記の半導体素子としては様々なものが考えられるが、その製造プロセスに関しては周知のものであるため、ここでは省略する。

次に、ウェハ工程が完了したのち、初期抵抗測定を行う。具体的には、パッド１０ａから所定電圧Ｖを印加することで薄膜抵抗膜５に電流が流れるようにする。そして、このときの電流値と所定電圧Ｖとから薄膜抵抗膜５の抵抗値を求める。

このとき、まだ層間絶縁膜に相当する１ｓｔＴＥＯＳ膜４や２ｎｄＴＥＯＳ膜６にクラックが発生するような工程をあまり経ていないため、薄膜抵抗膜５が断線などしていないと想定される。したがって、このときの抵抗値を初期抵抗値とする。

続いて、ダイシングカット工程、ワイヤボンディング工程、樹脂パッケージでモールドする半導体装置の組み付け工程を行うことで、モールドされた半導体装置を完成させる。そして、この工程が完了した後、２回目の抵抗測定を行う。このときの測定方法に関しては上記と同様であるが、パッド１０ａ、１０ｂがモールドによって樹脂パッケージに覆われてしまう場合には、パッド１０ａ、１０ｂに電気的に接続されるターミナルを樹脂から引き出しておき、この引き出したターミナルを通じて所定電圧Ｖの印加およびＧＮＤへの接続が行われるようにする。

このとき、層間絶縁膜に相当する１ｓｔＴＥＯＳ膜４や２ｎｄＴＥＯＳ膜６にクラックが発生するような工程、つまりダイシングカット工程やワイヤボンディング工程、樹脂モールドによる半導体装置の組み付け工程などを経ているため、１ｓｔＴＥＯＳ膜４や２ｎｄＴＥＯＳ膜６にクラックが発生している可能性がある。

例えば、図１中に点線で示したようなクラックが発生した場合、そのクラックにより、薄膜抵抗膜５の複数本のラインの一部が断線もしくは部分的に破損することになる。このため、薄膜抵抗膜５の抵抗値が変化し、薄膜抵抗膜５に流れる電流の電流値が変化する。このときの薄膜抵抗膜５の抵抗値を２回目の抵抗値とし、初期抵抗値と２回目の抵抗値との差ΔＲを求める。この差ΔＲの大きさから、クラックが発生しているか否か、さらにはクラックが発生していた場合にその数を求めることができる。

具体的には、薄膜抵抗膜５を構成するラインのうち断線したものの数と抵抗値との関係が図４のように表されることから、抵抗値が求まれば、断線したものの数を求めることが可能となる。これに基づいて、クラックの発生数を求めることが可能となる。

次に、完成した半導体装置に対して、所定温度まで加熱したのち、所定温度まで冷ますということを１サイクルとして、それを所定の回数繰り返す冷熱耐久試験を行う。この工程が完了した後、３回目の抵抗測定を行う。このときの測定方法に関しては、２回目の抵抗測定と同様である。

そして、このときにも、層間絶縁膜に相当する１ｓｔＴＥＯＳ膜４や２ｎｄＴＥＯＳ膜６にクラックが発生するような工程、つまり冷熱耐久試験が行われていることから、１ｓｔＴＥＯＳ膜４や２ｎｄＴＥＯＳ膜６にクラックが発生している可能性がある。したがって、このときの薄膜抵抗膜５の抵抗値を求めて３回目の抵抗値とし、初期抵抗値と３回目の抵抗値との差ΔＲ’および、２回目の抵抗値と３回目の抵抗値との差ΔＲ’’を求める。このときの差ΔＲ’、ΔＲ’’の大きさから、クラックが発生しているか否か、さらにはクラックが発生していた場合にその数を求めることができる。

このようにして、半導体装置の製造プロセス中に層間絶縁膜などのクラック検査を行うことが可能となる。そして、クラックが発生しているか否か、さらにはクラックが発生していた場合にその数を求めることが可能となる。

以上説明したように、本実施形態に示す構造の半導体装置によれば、１ｓｔＴＥＯＳ膜４と２ｎｄＴＥＯＳ膜６という層間絶縁膜の間にクラック検査用の薄膜抵抗膜５が備えられている。そして、薄膜抵抗膜５の抵抗値を調べることにより、半導体装置の製造プロセス中の様々な段階においてクラック検査を行うことができる。

したがって、樹脂パッケージを分解したり、ワイヤ線を剥離させたりして破壊しなくてもクラック検査を行える構造の半導体装置とすることができる。このため、製造された半導体装置の一部のみに対してクラック検査を行う場合だけでなく、全数検査を行うような場合にも対応することが可能となり、半導体装置の品質保証の観点からも有効な構造とすることができる。

（第２実施形態）
本発明の第２実施形態について説明する。図５は、本実施形態の半導体装置の断面構成を示したものであり、図６は、本実施形態の半導体装置のレイアウト構成を示した図である。なお、図５は、図６におけるＢ−Ｂ’断面に相当する断面図である。以下、これらの図を参照して本実施形態の半導体装置について説明する。

図５に示すように、本実施形態の半導体装置は、ＬＤＭＯＳを備えたものである。

Ｎ⁺型シリコン基板１１の上にＮ−型層１２を構成したものが基板１３として用いられ、この基板１３に対してＬＤＭＯＳが形成されている。

Ｎ^-型層１２の表面にはＬＯＣＯＳ酸化膜１４が形成されている。Ｎ^-型層１２の表層部には、このＬＯＣＯＳ酸化膜１４と接するように、高濃度とされたｎ⁺型ドレイン領域１５が形成されている。そして、このｎ⁺型ドレイン領域１５を囲むようにｎ型領域１６が形成されている。このｎ型領域１６はＬＯＣＯＳ酸化膜１４の下部にまで入り込んでおり、Ｎ⁺型ドレイン領域１５を中心としてＮ⁺型ドレイン領域１５に近づくほど濃度が濃くなるように構成されている。

また、ｎ型基板１の表層部には、ｐ型ベース領域１７が形成されている。このｐ型領域１７は、ＬＯＣＯＳ酸化膜１４の端部近傍で終端している。

このｐ型ベース領域１７の表層部には、ＬＯＣＯＳ酸化膜１４から離間するようにＮ⁺型ソース領域１８が形成されている。さらに、ｐ型ベース領域１７の表層部には、Ｎ⁺型ソース領域１８と接するようにＰ⁺型コンタクト領域１９が形成されている。このＰ⁺型コンタクト領域１９は、Ｎ⁺型ソース領域１８を挟んでＮ⁺型ドレイン領域１５の反対側に配置され、Ｎ⁺型ソース領域１８の下方まで達する構成となっている。

Ｎ⁺型ソース領域１８とＮ⁺型ドレイン領域１５の間に挟まれたｐ型ベース領域１７の表面上にはゲート絶縁膜２０が配置されており、このゲート絶縁膜２０上にゲート電極２１が備えられている。このような構成により、ゲート電極２１の下部に位置するＰ⁺型ベース領域１７の表層部をチャネル領域にすると共に、基板１３をｎ型ドリフト領域として、ＭＯＳ動作を行うようになっている。

また、ゲート電極２１を覆うようにＢＰＳＧ膜２２が配置され、このＢＰＳＧ膜２２上に１ｓｔＡｌソース電極層２３及び１ｓｔＡｌドレイン電極層２４がパターニングされている。そして、ＢＰＳＧ膜２２に形成されたコンタクトホールを介して、１ｓｔＡｌソース電極層２３はＮ⁺型ソース領域１８及びＰ⁺型コンタクト領域１９と接続され、１ｓｔＡｌドレイン電極層２４はＮ⁺型ドレイン領域１５と接続されている。

これら１ｓｔＡｌソース電極層２３および１ｓｔＡｌドレイン電極層２４を覆うように１ｓｔＴＥＯＳ膜２５が配置され、この１ｓｔＴＥＯＳ膜２５の表面に薄膜抵抗膜２６が形成されている。そして、薄膜抵抗膜２６および１ｓｔＴＥＯＳ膜２５の表面に２ｎｄＴＥＯＳ膜２７が形成されていると共に、２ｎｄＡｌソース電極層２８および２ｎｄＡｌドレイン電極層２９（図６参照）が形成されている。

そして、２ｎｄＡｌソース電極層２８および２ｎｄＡｌドレイン電極層２９の表面には、保護膜３０が形成されている。

このような構成の半導体装置では、図６に示されるように、Ｎ⁺型ドレイン領域１５とＮ⁺型ソース領域１８とがマトリクス状に配置され、それらが紙面縦方向および紙面横方向において交互に配置されたレイアウトとされている。

また、Ｎ⁺型ドレイン領域１５に対して電気的に接続される１ｓｔＡｌドレイン電極層２４とＮ⁺型ソース領域１８に対して電気的に接続される１ｓｔＡｌソース電極層２５とが、ストライプ上にレイアウトされている。そして、１ｓｔＡｌドレイン電極層２４のうちＮ⁺型ドレイン領域１５と接続される各ラインと、１ｓｔＡｌソース電極層２５のうちＮ⁺型ソース領域１８と接続される各ラインとが交互に並べられた状態とされている。

また、１ｓｔＡｌドレイン電極層２４を構成する各ラインは、ビアホール３１を介して、２ｎｄＡｌドレイン電極層２９に電気的に接続され、１ｓｔＡｌソース電極層２５を構成する各ラインは、ビアホール３２を介して、２ｎｄＡｌソース電極層２８に電気的に接続されている。

そして、薄膜抵抗層２６は、１ｓｔＡｌドレイン電極層２４や１ｓｔＡｌソース電極層２５を構成する各ラインと平行な複数のラインと、これら各ラインの各端部を繋ぐ部分とによって構成された一本の長いラインで構成され、２ｎｄＡｌドレイン電極層２９や２ｎｄＡｌソース電極層２８の下方位置に配置された構成となっている。

以上のようなＬＤＭＯＳを備える半導体装置に関しても、１ｓｔＴＥＯＳ膜２５と２ｎｄＴＥＯＳ膜２７という層間絶縁膜の間にクラック検査用の薄膜抵抗膜２６が備えられている。したがって、第１実施形態と同様に、薄膜抵抗膜２６の抵抗値を調べることにより、半導体装置の製造プロセス中の様々な段階においてクラック検査を行うことができる。

これにより、樹脂パッケージを分解したり、ワイヤ線を剥離させたりして破壊しなくてもクラック検査を行える構造の半導体装置とすることができる。このため、製造された半導体装置の一部のみに対してクラック検査を行う場合だけでなく、全数検査を行うような場合にも対応することが可能となり、半導体装置の品質保証の観点からも有効な構造とすることができる。

（他の実施形態）
上記実施形態では、薄膜抵抗膜５、６をストライプ状としたが、必ずしもストライプ状とする必要はない。例えば、これらを幅の広いベタパターンとして形成しても構わない。つまり、クラックが発生した場合に、抵抗値が変化するようなパターンであれば、どのようなパターンであっても構わない。

また、上記実施形態では、薄膜抵抗膜５、２６をクラック検査のためのみに使用するものとして説明したが、それ以外の用途、例えば、半導体装置と共に集積回路を構成する抵抗として用いるものとしても構わない。例えば、入出力保護抵抗素子として薄膜抵抗膜５、２６を使用することが可能である。

また、上記各実施形態では１ｓｔＴＥＯＳ膜４、２５と２ｎｄＴＥＯＳ膜６、２７との間に薄膜抵抗膜５、２６を１層のみで構成した場合について説明したが、これらを多層化しても構わない。そして、多層化した薄膜抵抗膜を繋げることで多層化抵抗としても良いが、それぞれの層を別々の抵抗として、各抵抗それぞれに独立して電流が流せる構成とすれば、どこの層でクラックが発生したか、つまりクラックの深さを検出することも可能である。

さらに、ここでは半導体素子が形成されたチップを樹脂パッケージによってモールドする場合について説明したが、必ずしもモールドするものばかりでなく、ワーヤーボンディングせずにチップから直接基板へ電極を取り出すフリップチップやＣＳＰ等の半導体装置に対しても本発明を適用することができる。

本発明の第１実施形態における半導体装置のチップ部分の断面構成を示す図である。 図１に示す半導体装置に備えられる薄膜抵抗膜および薄膜抵抗膜が接続されるパッドのレイアウト構成を示した図である。 本発明の第１実施形態における半導体装置の製造工程のフローチャートである。 薄膜抵抗膜を構成するラインのうち断線したものの数と抵抗値との関係を示したグラフである。 本発明の第２実施形態における半導体装置のチップ部分の断面構成を示す図である。 図４に示す半導体装置の薄膜抵抗膜等のレイアウト構成を示した図である。

符号の説明

１…シリコン基板、４…１ｓｔＴＥＯＳ膜、５…薄膜抵抗膜、
６…２ｎｄＴＥＯＳ膜、７…保護膜、１０ａ、１０ｂ…パッド、１３…基板、
１５…Ｎ⁺型ドレイン領域、１８…Ｎ⁺型ソース領域、
２３…１ｓｔＡｌソース電極層、２４…１ｓｔＡｌドレイン電極層、
２５…１ｓｔＴＥＯＳ膜、２６…薄膜抵抗膜、２７…２ｎｄＴＥＯＳ膜、
２８…２ｎｄＡｌソース電極層、２９…２ｎｄＡｌドレイン電極層、３０…保護膜。

Claims (10)

1. 半導体素子が形成された基板（１、１３）と、
   前記基板（１、１３）の上に形成された第１層間絶縁膜（４、２５）と、
   前記第１層間絶縁膜（４、２５）の表面に形成された薄膜抵抗膜（５、２６）と、
   前記薄膜抵抗膜（５、２６）の表面に形成された第２層間絶縁膜（６、２７）と、
   前記薄膜抵抗膜（５、２６）に対して所定電圧を印加するための第１パッド（１０ａ）と、
   前記薄膜抵抗膜（５、２６）をＧＮＤに接続するための第２パッド（１０ｂ）とを有し、
   前記第１パッド（１０ａ）および前記第２パッド（１０ｂ）を介して、前記薄膜抵抗膜（５、２６）に電流を流せるように構成され、
   前記第１層間絶縁膜（４、２５）もしくは前記第２層間絶縁膜（６、２７）にクラックが発生したときに、前記薄膜抵抗膜（５、２６）の少なくとも一部が破損し、前記薄膜抵抗膜（５、２６）に流れる電流の電流値が変化するように構成されていることを特徴とする半導体装置。
2. 半導体素子が形成された基板（１、１３）と、
   前記基板（１、１３）の上に形成された層間絶縁膜（４、６、２５、２７）と、
   前記層間絶縁膜（４、６、２５、２７）の内部において、多層構造として形成された薄膜抵抗膜（５、２６）と、
   前記多層構造の薄膜抵抗膜（５、２６）におけるそれぞれの層の薄膜抵抗膜に対して所定電圧を印加するための第１パッド（１０ａ）と、
   前記多層構造の薄膜抵抗膜（５、２６）におけるそれぞれの層の薄膜抵抗膜をＧＮＤに接続するための第２パッド（１０ｂ）とを有し、
   前記第１パッド（１０ａ）および前記第２パッド（１０ｂ）を介して、前記薄膜抵抗膜（５、２６）に電流を流せるように構成され、
   前記層間絶縁膜（４、２５）もしくは前記第２層間絶縁膜（６、２７）にクラックが発生したときに、前記薄膜抵抗膜（５、２６）の少なくとも一部が破損し、前記薄膜抵抗膜（５、２６）に流れる電流の電流値が変化するように構成されていることを特徴とする半導体装置。
3. 前記薄膜抵抗膜（５、２６）は、上面形状が複数のラインを有するストライプ形状で構成されていると共に、前記複数のラインの両端部が前記第１パッド（１０ａ）と前記第２パッド（１０ｂ）の位置でまとめられ、前記クラックが発生した場合に、前記複数のラインの一部が断線するようになっていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記薄膜抵抗膜（５、２６）に流れる電流の電流値と、前記第１パッド（１０ａ）から印加する所定電圧とに基づいて求められる前記薄膜抵抗膜（５、２６）の抵抗値から、前記クラックが発生したことが求められるようになっていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記薄膜抵抗膜（５、２６）は、前記基板（１、１３）のうち前記半導体素子が形成された領域の少なくとも一部とオーバラップするように形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記基板（１、１３）の上には、前記半導体素子と電気的な接続が行われた金属配線（２３、２４）が備えられており、前記薄膜抵抗膜（５、２５）は、前記金属配線（２３、２４）の上部に配置されていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記基板（１、１３）の上には、前記半導体素子と電気的な接続が行われるワイヤボンディング部が備えられており、前記薄膜抵抗膜（５、２５）は、前記ワイヤボンディング部の下部に配置されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
8. 前記薄膜抵抗膜（５、２６）は、前記基板（１、１３）を構成するチップの角部に形成されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
9. 前記薄膜抵抗膜（５、２６）は、膜厚が５０ｎｍ以下かつ５ｎｍ以上とされていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
10. 前記薄膜抵抗膜（５、２６）は、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＰｏｌｙＳｉ、Ｔｉ、ＴｉＮ、Ｗｓｉ、ＴｉＳｉ、Ｃｒ、ＣｒＳｉ、Ｃｕ、Ｎｉ、Ｃｏ、Ａｕのいずれかによって構成されていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
    

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