KR20100006712A - 메모리 장치 및 메모리 데이터 프로그래밍 방법 - Google Patents

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Abstract

메모리 장치 및 메모리 데이터 프로그래밍 방법이 제공된다. 메모리 장치는 복수의 메모리 셀들에 인가되는 복수의 양의 펄스들 및 복수의 음의 펄스들 간의 간격, 상기 복수의 양의 펄스들 각각의 크기 및 상기 복수의 음의 펄스들 각각의 크기를 제어할 수 있다. 메모리 장치는 메모리 셀들의 문턱 전압(threshold voltage)의 산포(distribution)를 개선하고, 메모리 셀들의 문턱 전압을 안정화하는 시간을 단축할 수 있다.
Charge Trap Flash, CTF, SINC function, NAND Flash, 낸드 플래시 메모리

Description

메모리 장치 및 메모리 데이터 프로그래밍 방법 {MEMORY DEVICE AND METHOD OF PROGRAMMING DATA IN MEMORY}
본 발명의 실시예들은 메모리 장치에 데이터를 프로그램하는 장치 및 방법에 관한 것이다. 본 발명의 실시예들은 메모리 셀의 문턱 전압 (threshold voltage)을 변경함으로써 데이터를 저장하는 메모리 장치에 있어서 데이터를 프로그램하는 장치 및 방법에 관한 것이다.
전원이 꺼져도 저장된 정보를 계속 저장할 수 있는 스토리지(storage)의 하나로서 최근 비휘발성(non-volatile) 반도체 메모리가 널리 이용되고 있다. 비휘발성 메모리의 대표적인 것으로 플래시 메모리를 들 수 있으며, 플래시 메모리는 종래의 하드 디스크 드라이브(Hard Disk Drive, HDD)에 비하면 크기가 작고, 전력 소모량이 작으며, 읽기 속도를 높일 수 있는 이점이 있다. 최근에는 대용량의 플래시 메모리를 이용하여 HDD를 대체하기 위한 SSD(Solid State Disk)가 제안되기도 하였다.
플래시 메모리의 종류로서 대표적인 것들로는 NAND 방식의 플래시 메모리와 NOR 플래시 메모리 등을 들 수 있다. NAND 방식과 NOR 방식은 셀 어레이의 구성 및 동작 방식에 의해 구별될 수 있다.
플래시 메모리는 다수의 메모리 셀들의 배열로 이루어지며, 하나의 메모리 셀은 하나 이상의 데이터 비트를 저장할 수 있다. 하나의 메모리 셀은 컨트롤 게이트(control gate) 및 플로팅 게이트(floating gate)를 포함하며, 컨트롤 게이트 및 플로팅 게이트 사이에는 절연체(insulator)가 삽입되고, 플로팅 게이트 및 서브스트레이트(substrate) 간에도 절연체가 삽입된다.
플래시 메모리의 메모리 셀에 데이터를 저장하는 과정을 프로그램이라고 하며, 프로그램 또는 데이터를 소거하는(erase) 과정은 핫 캐리어 이펙트(hot carrier effect) 또는 F-N 터널링(Fowler-Nordheim Tunneling, F-N tunneling) 메커니즘에 의하여 수행될 수 있다.
본 발명의 실시예들에 따르면 메모리 셀들의 문턱 전압 (threshold voltage)의 산포 (distribution) 폭을 줄일 수 있다.
본 발명의 실시예들에 따르면 메모리 셀들의 문턱 전압을 안정화하는 시간을 단축할 수 있다.
본 발명의 실시예들에 따르면 CTF(Charge Trap Flash, CTF)의 메모리 셀들의 Charge Trap Layer 또는 Charge Trap Site에서의 이동도(mobility)를 높일 수 있다.
본 발명의 실시예들에 따르면 메모리 장치의 프로그래밍 펄스들의 주파수 도메인 특성을 제어할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들에 복수의 양의 펄스들 및 복수의 음의 펄스들을 반복적으로 인가하는 프로그래밍부, 및 상기 복수의 양의 펄스들 및 상기 복수의 음의 펄스들 간의 간격 및 상기 복수의 양의 펄스들 각각의 크기 및 상기 복수의 펄스들 각각의 크기를 제어하는 제어부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 데이터 프로그래밍 방법은 복수의 메모리 셀들에 프로그램 전압을 인가함으로써 상기 복수의 메모리 셀들에 전하를 충전하는 단계, 상기 충전된 전하가 움직이도록 상기 복수의 메모리 셀들에 음의 펄 스를 인가하는 단계, 및 상기 충전된 전하가 움직이도록 상기 복수의 메모리 셀들에 양의 펄스를 인가하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면 메모리 셀들의 문턱 전압의 산포 폭을 줄일 수 있다.
본 발명의 실시예들에 따르면 메모리 셀들의 문턱 전압을 안정화하는 시간을 단축할 수 있다.
본 발명의 실시예들에 따르면 CTF(Charge Trap Flash, CTF)의 메모리 셀들의 Charge Trap Layer 또는 Charge Trap Site에서의 이동도(mobility)를 높일 수 있다.
본 발명의 실시예들에 따르면 메모리 장치의 프로그래밍 펄스들의 주파수 도메인 특성을 제어할 수 있다.
이하에서, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
본 발명의 실시예들은 메모리 셀의 문턱 전압 (threshold voltage)을 변화시켜 데이터를 저장하는 메모리 장치에 적용될 수 있다. 이러한 종류의 메모리 장치의 예로는 플래시 메모리(flash memory), EEPROM(Electrically Erasable Programmable Read Only Memory), PRAM(Phase Shift Random Access Memory), MRAM(Magnetic Random Access Memory) 등이 포함될 수 있다.
비휘발성 메모리 장치의 메모리 셀은 저장되는 데이터의 밀도(density)에 따라 싱글 레벨 셀 또는 멀티 레벨 셀로 분류될 수 있다.
싱글 레벨 셀(SLC: single-level cell) 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 메모리이다. 싱글 레벨 셀 메모리는 싱글 비트 셀(SBC: single-bit cell) 메모리로도 불린다. 싱글 레벨 셀 메모리의 메모리 셀(싱글 레벨 셀)에 데이터를 저장하는 과정은 프로그램 과정이라고도 불리며, 메모리 셀의 문턱 전압(threshold voltage)을 변화시킬 수 있다. 예를 들어, 싱글 레벨 셀에 논리 "1"의 데이터가 저장된 경우에는 싱글 레벨 셀은 1.0 Volt의 문턱 전압을 가질 수 있으며, 논리 "0"의 데이터가 저장된 경우에는 싱글 레벨 셀은 3.0 Volt의 문턱 전압을 가질 수 있다.
싱글 레벨 셀들 간의 미세한 전기적 특성의 차이로 인해 동일한 데이터가 프로그램된 싱글 레벨 셀들 각각에 형성된 문턱 전압은 일정한 범위의 산포(distribution)를 가지게 된다. 예를 들어, 메모리 셀로부터 판독된 전압이 0.5-1.5 Volt인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "1"이고, 메모리 셀로부터 판독된 전압이 2.5-3.5 Volt인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "0"으로 판정될 수 있다. 메모리 셀에 저장된 데이터는 판독 동작 시 메모리 셀의 전류/전압의 차이에 의하여 구분된다.
멀티 레벨 셀(MLC: multi-level cell) 메모리는 하나의 메모리 셀에 2비트 이상의 데이터를 프로그램할 수 있는 메모리이다. 멀티 레벨 셀 메모리는 멀티 비 트 셀(MBC: multi-bit cell) 메모리로도 불린다. 멀티 레벨 셀 메모리는 저장되는 데이터의 밀도를 높일 수 있으므로 대용량 메모리를 구현하는 데 유리하다. 그러나, 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다. 하나의 메모리 셀에 m개의 비트를 프로그램하려면, 2m개의 문턱 전압 중 어느 하나가 상기 메모리 셀에 형성되어야 한다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 산포(distribution)를 형성할 수 있다. 이 때, m개의 비트에 의해 생성될 수 있는 2m 개의 데이터 값 각각에 하나씩의 문턱 전압 산포가 대응할 수 있다.
그러나, 메모리의 전압 윈도우(voltage window)는 제한되어 있기 때문에, m이 증가함에 따라 인접한 비트들 간의 문턱 전압(threshold)의 2m개의 산포들 간의 거리는 줄어들고, 산포들 간의 거리가 더욱 줄어들면 산포들끼리 겹칠 수 있다. 산포들끼리 겹치면 판독 실패율이 증가할 수 있다.
본 발명의 실시예들은 멀티 비트 셀을 포함하는 전하 트랩 메모리(Charge Trap Memory)에 적용될 수 있다. 전하 트랩 메모리의 메모리 셀은 게이트 단자(gate terminal) 및 채널(channel) 사이에 위치하는 전하 트랩 사이트(charge trap site)를 포함할 수 있다. 메모리 셀의 문턱 전압은 전하 트랩 사이트에 충전된 전하의 양에 기초하여 결정될 수 있다.
전하 트랩 메모리의 인접한 메모리 셀들의 전하 트랩 사이트에 저장된 전하 들 간에 작용하는 전기력에 의하여 전하 트랩 사이트에 충전된 전하가 채널과 평행한 방향으로 이동할 수 있고, 전하 트랩 사이트에 충전된 전하의 위치 또는 양이 영향 받을 수 있다. 이러한 메커니즘에 의해 전하 트랩 메모리에 충전된 전하는 시간이 경과하면 감소될 가능성을 가지므로, 전하 트랩 메모리 장치는 데이터를 장기간 유지하였을 경우, 판독 에러를 효율적으로 정정할 수 있는 장치 또는 방법을 필요로 한다.
메모리 셀은 금속(metal) 또는 폴리실리콘(poly-silicon)으로 이루어진 게이트 단자를 가지고, 게이트 단자 및 채널 사이에 부유 게이트(floating gate, FG)를 가질 수도 있다. 부유 게이트는 금속 또는 폴리실리콘으로 이루어질 수 있다.
전하 트랩 메모리의 메모리 셀은 게이트 단자 및 채널 사이에 전하 트랩 사이트를 가질 수 있다. 전하 트랩 사이트는 절연 층(insulating layer)일 수 있다. 전하 트랩 사이트는 게이트 단자 및 채널 사이에 존재하는 제1 절연 층보다 큰 유전율(permittivity)을 가질 수 있다.
예를 들어, 게이트 단자 및 채널 사이에는 실리콘 옥사이드(silicon oxide)로 이루어진 제1 절연 층이 존재할 수 있고, 전하 트랩 사이트는 실리콘 나이트라이드 (silicon nitride)로 이루어진 절연 층일 수 있다. 이 때 게이트 단자 및 실리콘 나이트라이드 층 사이에 실리콘 옥사이드 층이 존재하고, 실리콘 나이트라이드 층 및 채널 사이에 실리콘 옥사이드 층이 존재할 수 있다. 전하 트랩 사이트가 절연 층으로 이루어진 경우, 이를 전하 트랩 층(charge trap layer)라 하기도 한다.
본 발명의 실시예들에 따른 전하 트랩 메모리에 데이터를 저장하는 방법은 전하 트랩 층에 전하를 충전 또는 전하 트랩 층으로부터 전하를 방전하여 메모리 셀의 문턱 전압을 변경할 수 있다. 이처럼 데이터를 저장하는 방법을 프로그램이라 하기도 한다. 이 때 전하 트랩 층에 충전된 전하는 메모리 셀의 게이트 단자 및 채널 간에 형성된 전기장(electric field)에 의하여 전하 트랩 층 내에서 이동할 수 있다.
본 발명의 실시예들에 따른 메모리 장치 또는 메모리 데이터 프로그래밍 방법은 전하 트랩 메모리에 데이터를 프로그램한 후 메모리 셀의 게이트 단자 및 채널 간에 형성된 전기장의 방향을 반복적으로 변화시켜 전하 트랩 층에 충전된 전하를 안정화(stabilize)할 수 있다. 전하 트랩 층에 충전된 전하는 전기장의 방향에 따라 이동하는 동안 반대되는 성질을 가진 반송자(carrier)와 결합될 수 있다. 본 발명의 실시예들에 따른 메모리 장치 또는 메모리 데이터 프로그래밍 방법은 메모리 셀에 형성되는 전기장의 방향 및 크기의 시간에 따른 함수를 조정함으로써 전하 트랩 층 내에서의 전하의 이동도(mobility)를 높일 수 있다. 전하 트랩 층 내에서의 전하의 이동도가 높아지면 메모리 셀에 프로그램된 데이터가 안정화되는 데 소요되는 시간이 단축될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 데이터 프로그래밍 방법에 의하여 인가되는 전압을 시간에 따라 도시한 타이밍도이다.
도 1을 참조하면 제1 시간 구간(111) 동안 전압 펄스(110)가 메모리 셀의 게이트 단자에 인가된다. 메모리 셀의 게이트 단자에 펄스(110)가 인가되고 펄 스(110)에 대응하는 음의 전압이 충분히 큰 경우, F-N 터널링 (Fowler-Nordheim Tunneling, F-N tunneling) 메커니즘에 의하여 전하 트랩 층에 충전된 전하가 채널 방향으로 방전될 수 있다. 이러한 과정을 소거(erase)라 한다. 펄스(110)의 전압의 크기를 소거 전압이라 하기도 한다.
소거 과정 또는 프로그램 과정은 읽기 과정보다 긴 시간을 소요하므로 복수의 메모리 셀에 대한 소거 과정 또는 프로그램 과정이 동시에 수행되기도 한다.
동시에 소거되는 메모리 셀들의 집합은 소거 블록 (erase block) 또는 블록이라 불리기도 한다. 동시에 프로그램되는 메모리 셀들의 집합은 페이지 (page)라 불리기도 한다.
하나의 블록은 복수의 페이지들을 포함할 수 있다. 소거 과정은 프로그램 과정보다 긴 시간을 소요하므로 프로그램 과정보다 큰 단위로 수행될 수 있다.
제2 시간 구간(121) 동안 펄스(120)가 메모리 셀의 게이트 단자에 인가된다. 메모리 셀의 게이트 단자에 펄스(120)가 인가되고 펄스(120)에 대응하는 양의 전압이 충분히 큰 경우, F-N 터널링 (Fowler-Nordheim Tunneling, F-N tunneling) 메커니즘에 의하여 채널로부터 전하 트랩 층으로 전하가 충전될 수 있다. 이러한 과정을 프로그램이라 할 수 있다. 펄스(120)의 전압의 크기를 프로그램 전압이라 하기도 한다.
제2 시간 구간(121) 동안 전하 트랩 층에는 전하가 충전되고, 메모리 셀의 문턱 전압은 변경된다. 그러나 전하 트랩 층 내에서의 전하의 이동에 의하여 메모리 셀의 문턱 전압이 제2 시간 구간(121) 후에도 변경될 가능성이 있다. 따라서 본 발명의 실시예에 따른 메모리 데이터 프로그래밍 방법은 이하의 과정에 의하여 전하 트랩 층에 저장된 전하를 안정화할 수 있다.
도 1에서는 제2 시간 구간(121) 동안 펄스(120)에 의해서 프로그램되는 과정이 도시되었지만 본 발명의 실시예들은 여기에 국한되지 않을 수 있다. 다른 실시예에 따라서는 제2 시간 구간(121) 동안 프로그램 전압에 대응하는 복수의 펄스들이 반복적으로 메모리 셀들에 인가될 수 있다. 이 때 반복적으로 인가되는 복수의 펄스들의 전압의 크기는 순서에 따라 증가될 수 있다. 이를 증분 계단 펄스 프로그램 (Incremental Step Pulse Program, ISPP)이라 하기도 한다.
제3 시간 구간(131) 동안 펄스(130)가 메모리 셀의 게이트 단자에 인가된다. 펄스(130)에 대응하는 음의 전압은 F-N 터널링을 일으키기에는 너무 작을 수 있다. 이 때 전하 트랩 층 내의 전하는 방전되지 않은 채로 전하 트랩 층 내에서 채널 방향으로 이동할 수 있다.
제4 시간 구간(141) 동안 펄스(140)가 메모리 셀의 게이트 단자에 인가된다. 펄스(140)에 대응하는 양의 전압은 F-N 터널링을 일으키기에는 너무 작을 수 있다. 이 때 전하 트랩 층에는 더 이상의 전하가 충전되지 않고, 전하 트랩 층 내의 전하는 전하 트랩 층 내에서 게이트 단자 방향으로 이동할 수 있다.
제5 시간 구간(151) 동안 펄스(150)가 메모리 셀의 게이트 단자에 인가된다. 펄스(150)에 대응하는 음의 전압은 펄스(130)에 대응하는 음의 전압보다 작을 수 있다. 이 때 전하 트랩 층 내의 전하는 방전되지 않은 채로 전하 트랩 층 내에서 채널 방향으로 이동할 수 있다.
제6 시간 구간(161) 동안 펄스(160)가 메모리 셀의 게이트 단자에 인가된다. 펄스(160)에 대응하는 양의 전압은 펄스(140)에 대응하는 양의 전압보다 작을 수 있다. 이 때 전하 트랩 층에는 더 이상의 전하가 충전되지 않고, 전하 트랩 층 내의 전하는 전하 트랩 층 내에서 게이트 단자 방향으로 이동할 수 있다.
시간에 따라 메모리 셀에 인가되는 전압을 보간(interpolate)하면 메모리 셀에 인가되는 전압의 시간 도메인 특성을 얻을 수 있다. 본 발명의 실시예들에 따른 메모리 데이터 프로그래밍 방법은 시간 도메인 특성을 제어함으로써 시간 도메인 특성에 대응하는 주파수 도메인 특성을 조정할 수 있다.
이 때 소거 과정에 대응하는 펄스(110)는 시간 도메인 특성을 형성하지 않고, 펄스(120) 내지 펄스(140)가 시간 도메인 특성을 형성할 수 있다.
도 1에서는 음의 펄스인 펄스(110)는 소거 동작에 대응하고, 양의 펄스인 펄스(120)는 프로그램 동작에 대응하지만, 본 발명의 실시예들은 여기에 국한되지 않고 음의 펄스에 의하여 프로그램 동작이 수행될 수도 있고, 양의 펄스에 의하여 소거 동작이 수행될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 전하 트랩 메모리의 메모리 셀 구조를 도시하는 도면이다.
도 2를 참조하면 메모리 셀은 컨트롤 게이트(Control Gate, CG) 층 (210) 및 채널(channel) 사이에 제2 절연 층(230)을 가질 수 있다. 제1 절연 층(220)은 CG 층(210) 및 제2 절연 층(230) 간을 절연하고, 제3 절연 층(240)은 제2 절연 층(230) 및 채널 간을 절연할 수 있다.
메모리 셀 사이에 존재하는 얕은 트렌치 격리(Shallow Trench Isolation, STI) 층은 인접한 메모리 셀들을 격리할 수 있다. 제2 절연 층(230) 중 채널에 가까운 부분이 전하 트랩 층(231)으로서 기능할 수 있다. 제2 절연 층(230)은 제1 절연 층(220) 및 제3 절연 층(240)보다 높은 유전율(permittivity)을 가질 수 있다.
CG 층(210)에서 채널에 가까운 부분은 메모리 셀의 게이트 단자로서 기능할 수 있다. CG 층(210)은 금속 또는 폴리실리콘(poly - silicon)으로 이루어질 수 있다. 도 2에서는 간단한 설명을 위해 CG 층(210)이 펼쳐진 구조가 도시되었지만 본 발명의 실시예들은 이에 국한되지 않는다. 본 발명의 다른 실시예에 따라서는 게이트 단자는 개별적인 메모리 셀마다 분리된 채로 존재할 수 있다.
채널에 전자(electron)가 다수 반송자(majority carrier)로서 존재하고, CG 층(210)에 펄스(120)가 인가되는 경우 채널의 전자는 F-N 터널링 메커니즘에 의하여 전하 트랩 층(231)으로 이동할 수 있다. 전하 트랩 층(231)에 전자가 축적 (accumulate)되면 메모리 셀의 문턱 전압은 높아질 수 있다. 본 발명의 실시예들에 따른 메모리 데이터 프로그래밍 방법은 전하 트랩 층(231)에 축적되는 전자의 양을 제어함으로써 메모리 셀의 문턱 전압을 제어할 수 있다. 본 발명의 실시예들에 따른 메모리 데이터 프로그래밍 방법은 메모리 셀에 프로그램하고자 하는 데이터에 기초하여 메모리 셀의 문턱 전압을 제어할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치(300)를 도시하는 도면이다.
도 3을 참조하면 메모리 장치 (300)는 메모리 셀 어레이 (310), 프로그래밍 부 (320) 및 제어부 (330)를 포함한다.
메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 전하 트랩 사이트를 가질 수 있다.
프로그래밍부(320)는 복수의 메모리 셀들에 복수의 양의 펄스들 및 복수의 음의 펄스들을 반복적으로 인가할 수 있다. 프로그래밍부(320)는 하나의 소거 블록 (erase block) 에 포함되는 메모리 셀들에 하나 이상의 음의 펄스를 인가함으로써 상기 소거 블록에 포함되는 메모리 셀들을 소거할 수 있다.
메모리 장치(300)는 상기 소거 블록에 포함되는 페이지들 중에서 메모리 장치(300)에 대한 쓰기 명령(write command), 데이터 저장 명령(data store command) 또는 데이터 프로그램 명령(data program command)의 주소(address)에 대응하는 페이지를 선택할 수 있다. 프로그래밍부(320)는 상기 선택된 페이지에 하나 이상의 양의 펄스를 인가함으로써 데이터를 프로그램할 수 있다.
상기 선택된 페이지는 하나의 워드 라인(word line)에 연결된 메모리 셀들의 집합일 수 있다. 상기 워드 라인은 상기 선택된 페이지에 포함되는 메모리 셀들의 게이트 단자에 연결될 수 있다.
메모리 장치(300)는 데이터에 기초하여 상기 선택된 페이지에 포함되는 메모리 셀들 각각의 비트 라인 (bit line)의 전압을 결정할 수 있다. 프로그래밍부(320)는 상기 선택된 페이지에 포함되는 메모리 셀들의 게이트 단자에 양의 펄스가 인가되는 동안 상기 메모리 셀들 각각의 비트 라인에 상기 결정된 전압을 인가할 수 있다.
예를 들어, 프로그래밍부(320)는 데이터 "1"이 프로그램될 메모리 셀의 비트 라인에는 0 volt의 전압을 인가하고 데이터 "0"이 프로그램될 메모리 셀의 비트 라인에는 5 volt의 전압을 인가할 수 있다.
프로그래밍부(320)는 상기 선택된 페이지에 포함되는 메모리 셀들의 게이트 단자에 양의 펄스들 및 음의 펄스들을 반복적으로 인가함으로써 상기 선택된 페이지에 포함되는 메모리 셀들의 문턱 전압을 안정화할 수 있다. 메모리 장치(300)는 반복적으로 인가되는 양의 펄스들 및 음의 펄스들을 보간 (interpolate)함으로써 시간 도메인 특성을 얻을 수 있다.
메모리 장치(300)는 양의 펄스들 및 음의 펄스들의 시간 도메인 특성에 대응하는 주파수 대역 특성 또는 주파수 도메인 특성을 얻을 수 있다. 주파수 대역 특성이 넓은 범위를 가지면 메모리 셀에 충전된 전하의 이동도(mobility)를 높일 수 있다.
메모리 장치(300)는 목표 주파수 대역 특성을 설정할 수 있다. 메모리 장치(300)는 메모리 셀의 구조 및 전하 트랩 층을 형성하는 물질의 특성에 기초하여 전하의 이동도를 높일 수 있는 최적의 목표 주파수 대역 특성을 설정할 수 있다.
제어부(330)는 목표 주파수 대역 특성에 기초하여 복수의 양의 펄스들 각각의 크기, 복수의 음의 펄스들 각각의 크기를 제어할 수 있다. 제어부(330)는 목표 주파수 대역 특성에 기초하여 복수의 양의 펄스들 및 복수의 음의 펄스들 간의 시간적 간격을 제어할 수 있다. 제어부(330)는 목표 주파수 대역 특성을 시간 도메인 특성으로 변환하고, 상기 변환된 시간 도메인 특성에 기초하여 복수의 양의 펄 스들 및 복수의 음의 펄스들을 제어할 수 있다.
메모리 장치(300)는 메모리 셀에 충전된 반송자(carrier)의 이동도(mobility)에 기초하여 목표 세틀링(settling) 시간을 설정할 수 있다. 목표 세틀링 시간은 메모리 셀의 문턱 전압이 초기화된 값에서 목표 전압으로 이동하는 과정에서 목표 전압의 오차 이내로 진입하는 시간을 말한다. 전하 트랩 메모리에서는 프로그램 과정에서 메모리 셀의 문턱 전압은 오버슈트(overshoot) 현상을 나타내고, 목표 세틀링 시간은 충전된 반송자의 이동도에 영향 받을 수 있다.
메모리 장치(300)는 목표 세틀링 시간을 달성할 수 있는 목표 주파수 대역 특성을 설정할 수 있다. 목표 세틀링 시간 및 목표 주파수 대역 특성 간의 관계는 반복적인 실험을 통하여 얻어질 수 있다. 또는 목표 세틀링 시간 및 목표 주파수 대역 특성 간의 관계는 메모리 장치의 제조자로부터 얻어질 수 있다.
메모리 장치(300)는 펄스들을 제어함으로써 메모리 셀들의 문턱 전압을 안정화하는 시간을 단축할 수 있다. 메모리 장치(300)는 펄스들을 제어함으로써 메모리 셀들의 문턱 전압이 이루는 산포(distribution)의 폭을 줄일 수 있다.
메모리 장치(300)는 산포의 폭을 줄임으로써 메모리 셀들에 저장된 데이터를 읽을 때의 오류를 줄일 수 있다.
메모리 셀 어레이(310)는 하나 이상의 모니터링 셀(monitoring cell)을 더 포함할 수 있다. 모니터링 셀은 데이터를 저장하지 않고 테스트 데이터를 저장할 수 있다. 메모리 장치(300)는 모니터링 셀의 문턱 전압을 모니터할 수 있다. 시간 경과에 따른 모니터링 셀의 문턱 전압의 변화를 일으키는 원인으로는 전하 유 실(charge loss), 프로그램 디스터번스(program disturbance), 커플링(coupling) 등을 들 수 있다.
전하 유실은 전하 트랩 층 및 절연 층과의 경계가 손상되면 손상된 부분의 누설 경로(leaking path)를 통한 전하의 누설(leakage)에 의해서도 일어날 수 있고, 전하 트랩 층에 충전된 반송자의 자연적인 확산에 의해서도 일어날 수 있다.
커플링이란, 중심 메모리 셀의 문턱 전압이 주변의 메모리 셀의 문턱 전압의 변화량에 따라 영향 받는 현상을 말한다. 메모리 셀들 간의 전하 트랩 사이트 간의 기생 커패시턴스(parasitic capacitance)의 커플링으로 인해 중심 메모리 셀의 문턱 전압이 영향 받을 수 있다.
프로그램 디스터번스는 프로그램 과정에서 동일한 워드 라인에 연결된 메모리 셀들 간에 영향을 주고 받거나 동일한 비트 라인에 연결된 메모리 셀들 간에 영향을 주고 받는 현상을 말한다.
제어부(330)는 하나 이상의 모니터링 셀의 문턱 전압을 모니터하고, 상기 모니터된 문턱 전압에 기초하여 목표 주파수 대역 특성을 설정할 수 있다.
제어부(330)는 싱크 (sinc) 함수에 대응하도록 복수의 양의 펄스들 및 복수의 음의 펄스들 간의 시간적 간격을 제어할 수 있고, 복수의 양의 펄스들 각각의 크기 및 복수의 음의 펄스들 각각의 크기를 제어할 수 있다. 싱크 함수는
Figure 112008049755901-PAT00001
또는
Figure 112008049755901-PAT00002
의 형태를 가지는 함수를 말한다. 시간 도메인 특성이 싱크 함수의 형태를 가지는 경우 시간 도메인 특성에 대응하는 주파수 도메인 특성은 대역 통과(bandpass)의 형태를 가진다.
도 4는 본 발명의 일 실시예에 따른 메모리 데이터 프로그래밍 방법에 의하여 인가되는 전압을 시간에 따라 도시한 타이밍도이다.
도 4를 참조하면 제1 시간 구간(411) 동안 메모리 장치(300)는 소거 전압에 대응하는 음의 펄스(410)를 선택된 소거 블록의 메모리 셀들에 인가한다. 이 때 소거 블록의 메모리 셀들의 문턱 전압은 초기화(initialize)될 수 있다.
제2 시간 구간(421) 동안 메모리 장치(300)는 프로그램 전압에 대응하는 양의 펄스(420)를 선택된 페이지의 메모리 셀들에 인가한다. 도 4에서는 제2 시간 구간(421) 동안 펄스(420)에 의해 프로그램 과정이 수행되는 실시예가 도시되었지만 다른 실시예에 따라서는 제2 시간 구간(421) 동안 메모리 장치(300)는 프로그램 전압에 대응하는 복수의 펄스들을 선택된 페이지의 메모리 셀들에 인가할 수 있다.
다른 실시예에 따라서는 메모리 장치(300)는 제2 시간 구간(421) 동안 ISPP를 수행할 수 있다. 메모리 장치(300)는 전압 크기가 점차 증가된 복수의 펄스들을 인가할 수 있다. 메모리 장치(300)는 각각의 펄스를 인가한 후 메모리 셀들 각각의 문턱 전압이 목표 전압에 도달하였는지 판정하고, 목표 전압 이상의 문턱 전압을 가지는 메모리 셀들 각각의 비트 라인에 프로그램 금지 전압(program inhibit voltage)을 인가할 수 있다. 메모리 장치(300)는 메모리 셀들 각각에 프로그램될 데이터에 기초하여 메모리 셀들 각각의 목표 전압을 설정할 수 있다. 예를 들어 메모리 장치(300)는 데이터 "11"이 프로그램될 메모리 셀의 목표 전압을 1 volt로, 데이터 "10"이 프로그램될 메모리 셀의 목표 전압을 2 volt로, 데이터 "01"이 프로그램될 메모리 셀의 목표 전압을 3 volt로, 데이터 "00"이 프로그램될 메모리 셀의 목표 전압을 4 volt로 설정할 수 있다.
제3 시간 구간(431) 동안 메모리 장치(300)는 소거 전압보다 작은 크기를 가지는 음의 펄스(430)를 선택된 페이지의 메모리 셀들에 인가할 수 있다.
제4 시간 구간(441) 동안 메모리 장치(300)는 프로그램 전압보다 작은 크기를 가지는 양의 펄스(440)를 선택된 페이지의 메모리 셀들에 인가할 수 있다.
제5 시간 구간(451) 동안 메모리 장치(300)는 펄스(440)의 크기보다 작은 크기를 가지는 양의 펄스(450)를 선택된 페이지의 메모리 셀들에 인가할 수 있다.
제6 시간 구간(461) 동안 메모리 장치(300)는 펄스(430)의 크기보다 작은 크기를 가지는 음의 펄스(460)를 선택된 페이지의 메모리 셀들에 인가할 수 있다.
메모리 장치(300)는 양의 펄스 및 음의 펄스를 번갈아 가며 메모리 셀들에 인가할 수 있다. 또는 메모리 장치(300)는 음의 펄스들 사이에 복수의 양의 펄스들을 연속적으로 인가할 수도 있고, 양의 펄스들 사이에 복수의 음의 펄스들을 연속적으로 인가할 수도 있다.
도 5는 본 발명의 일 실시예에 따른 시간 도메인 특성 및 주파수 도메인 특성의 일 예를 도시하는 도면이다.
도 5를 참조하면 주파수 도메인 특성 X1(jw)에 대응하는 시간 도메인 특성 X1(t)가 도시된다.
주파수 도메인 특성 X1(jw)는 크기 1을 가지고 W1의 차단 주파수(cutoff frequency)를 가진다. 주파수 도메인 특성 X1(jw)에 대응하는 시간 도메인 특성 X1(t)는 X1(t) =
Figure 112008049755901-PAT00003
로 나타내어질 수 있다. 시간 도메인 특성 X1(t)는 X1(nπ/W1) = 0 (n은 integer) 의 관계식을 만족하고 t가 0으로 접근할 때 W1/π의 값으로 수렴 (converge)한다.
도 6은 본 발명의 일 실시예에 따른 시간 도메인 특성 및 주파수 도메인 특성의 일 예를 도시하는 도면이다.
도 6을 참조하면 주파수 도메인 특성 X2(jw)에 대응하는 시간 도메인 특성 X2(t)가 도시된다.
주파수 도메인 특성 X2(jw)는 크기 1을 가지고 W2의 차단 주파수(cutoff frequency)를 가진다. 주파수 도메인 특성 X2(jw)에 대응하는 시간 도메인 특성 X2(t)는 X2(t) =
Figure 112008049755901-PAT00004
로 나타내어질 수 있다. 시간 도메인 특성 X2(t)는 X2(nπ/W2) = 0 (n은 integer) 의 관계식을 만족하고 t가 0으로 접근할 때 W2/π의 값으로 수렴 (converge)한다.
도 5 및 도 6을 비교하면 W1 가 W2보다 큼을 알 수 있고, 시간 도메인 특성 X1(t)는 시간 도메인 특성 X2(t)보다 시간 축에 대하여 압축되어 있음을 알 수 있다. 메모리 장치(300)는 목표 주파수 도메인 특성을 설정하고, 목표 주파수 도메인 특성에 대응하는 시간 도메인 특성을 설정할 수 있다. 메모리 장치(300)는 시간 도메인 특성에 기초하여 반복적으로 인가되는 복수의 펄스들의 크기 및 시간 간격을 제어할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 데이터 프로그래밍 방법을 도시하는 동작 흐름도이다.
도 7을 참조하면 메모리 데이터 프로그래밍 방법은 복수의 메모리 셀들에 소거 전압을 인가한다(S710). 메모리 데이터 프로그래밍 방법은 소거 블록(erase block)에 포함되는 복수의 메모리 셀들에 소거 전압을 인가하여 복수의 메모리 셀들에 충전된 전하를 방전할 수 있다. 메모리 데이터 프로그래밍 방법은 복수의 메모리 셀들에 충전된 전하를 방전함으로써 복수의 메모리 셀들의 문턱 전압을 초기화할 수 있다.
메모리 데이터 프로그래밍 방법은 소거 블록에 포함되는 복수의 페이지들 중 쓰기 명령의 주소에 대응하는 페이지를 선택할 수 있다. 메모리 데이터 프로그래밍 방법은 선택된 페이지에 포함되는 복수의 메모리 셀들에 프로그램 전압을 인가한다(S720). 메모리 데이터 프로그래밍 방법은 선택된 페이지에 포함되는 복수의 메모리 셀들 각각의 게이트 단자에 프로그램 전압을 인가하고, 프로그램될 데이터에 기초하여 선택된 페이지에 포함되는 복수의 메모리 셀들 각각의 비트 라인 전압 을 조정할 수 있다. 메모리 데이터 프로그래밍 방법은 프로그램 전압을 인가함으로써 복수의 메모리 셀들에 전하를 충전할 수 있다. 충전되는 전하는 프로그램될 데이터에 대응된다. 메모리 데이터 프로그래밍 방법은 복수의 메모리 셀들에 전하를 충전함으로써 복수의 메모리 셀들에 데이터를 저장할 수 있다.
메모리 데이터 프로그래밍 방법은 복수의 메모리 셀들에 인가되는 전기장의 크기 및 방향을 조정하여 전하 트랩 층에 저장된 반송자를 움직일 수 있다. 메모리 데이터 프로그래밍 방법은 전하 트랩 층에 저장된 반송자를 움직임으로써 복수의 메모리 셀들에 저장된 데이터를 안정화할 수 있다.
메모리 데이터 프로그래밍 방법은 선택된 페이지에 포함되는 복수의 메모리 셀들에 인가될 펄스들의 폭 및 펄스들의 시간적 간격을 결정한다(S730).
메모리 데이터 프로그래밍 방법은 복수의 메모리 셀들에 저장된 반송자가 움직이도록 복수의 메모리 셀들에 음의 펄스를 인가한다(S740). 메모리 데이터 프로그래밍 방법은 복수의 메모리 셀들에 저장된 반송자가 움직이도록 복수의 메모리 셀들에 양의 펄스를 인가한다(S750).
메모리 데이터 프로그래밍 방법은 펄스가 인가된 횟수가 임계값 N보다 작은지 여부를 판정한다(S760). 메모리 데이터 프로그래밍 방법은 펄스가 인가된 횟수가 N보다 작으면 단계(S740) 및 단계(S750)을 반복적으로 수행할 수 있다.
메모리 데이터 프로그래밍 방법은 복수의 메모리 셀들에 인가되는 펄스들의 폭 및 시간적 간격을 조정하고, 펄스들의 크기를 조정함으로써 펄스들에 의하여 생성되는 시간 도메인 특성 및 주파수 도메인 특성을 제어할 수 있다.
메모리 데이터 프로그래밍 방법은 넓은 대역의 주파수 도메인 특성이 나타나도록 펄스들을 제어할 수 있다. 메모리 데이터 프로그래밍 방법은 특정한 대역의 주파수 도메인 특성이 강조되도록 펄스들을 제어할 수 있다.
본 발명의 실시예들에 따른 메모리 데이터 프로그래밍 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 구현될 수 있다.
플래시 메모리 장치와 메모리 컨트롤러는 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용될 수 있다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명의 실시예들에 따른 컴퓨팅 시스템은 버스에 전기적으로 연결된 마이 크로프로세서, 사용자 인터페이스, 베이스밴드 칩셋(baseband chipset)과 같은 모뎀, 메모리 컨트롤러, 그리고 플래시 메모리 장치를 포함한다. 플래시 메모리 장치에는 마이크로프로세서에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러를 통해 저장될 것이다. 본 발명의 실시예들에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다.
본 발명의 실시예들에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 데이터 프로그래밍 방법에 의하여 인가되는 전압을 시간에 따라 도시한 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 전하 트랩 메모리의 메모리 셀 구조를 도시하는 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치(300)를 도시하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 데이터 프로그래밍 방법에 의하여 인가되는 전압을 시간에 따라 도시한 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 시간 도메인 특성 및 주파수 도메인 특성의 일 예를 도시하는 도면이다.
도 6은 본 발명의 일 실시예에 따른 시간 도메인 특성 및 주파수 도메인 특성의 일 예를 도시하는 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 데이터 프로그래밍 방법을 도시하는 동작 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
310: 메모리 셀 어레이
320: 프로그래밍부
330: 제어부

Claims (17)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들에 복수의 양의 펄스들 및 복수의 음의 펄스들을 반복적으로 인가하는 프로그래밍부; 및
    상기 복수의 양의 펄스들 및 상기 복수의 음의 펄스들 간의 간격, 상기 복수의 양의 펄스들 각각의 크기 및 상기 복수의 음의 펄스들 각각의 크기를 제어하는 제어부
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제어부는
    주파수 대역 특성에 기초하여 상기 복수의 양의 펄스들 및 상기 복수의 음의 펄스들 간의 시간적 간격, 상기 복수의 양의 펄스들 각각의 크기 및 상기 복수의 음의 펄스들 각각의 크기를 제어하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제어부는
    상기 주파수 대역 특성을 시간 도메인 특성으로 변환하고, 상기 변환된 시간 도메인 특성에 기초하여 상기 복수의 양의 펄스들 및 상기 복수의 음의 펄스들 간 의 시간적 간격, 상기 복수의 양의 펄스들 각각의 크기 및 상기 복수의 음의 펄스들 각각의 크기를 제어하는 메모리 장치.
  4. 제2항에 있어서,
    상기 제어부는
    상기 복수의 메모리 셀들 각각의 문턱 전압의 목표 세틀링 시간에 기초하여 상기 주파수 대역 특성을 설정하는 메모리 장치.
  5. 제2항에 있어서,
    상기 메모리 셀 어레이는
    하나 이상의 모니터링 셀을 더 포함하고,
    상기 제어부는
    상기 하나 이상의 모니터링 셀의 문턱 전압을 모니터하고, 상기 모니터된 문턱 전압에 기초하여 상기 주파수 대역 특성을 설정하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제어부는
    싱크(sinc) 함수에 대응하도록 상기 복수의 양의 펄스들 및 상기 복수의 음의 펄스들 간의 시간적 간격, 상기 복수의 양의 펄스들 각각의 크기 및 상기 복수의 음의 펄스들 각각의 크기를 제어하는 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 메모리 셀들 각각은
    전하 트랩 사이트(charge trap site)를 포함하는 메모리 장치.
  8. 제1항에 있어서,
    상기 프로그래밍부는
    상기 복수의 메모리 셀들에 프로그램 전압을 인가하여 상기 복수의 메모리 셀들 중 적어도 하나의 문턱 전압을 변경하고, 상기 복수의 메모리 셀들에 소거 전압을 인가하여 상기 복수의 메모리 셀들 중 적어도 하나의 문턱 전압을 초기화하는 메모리 장치.
  9. 제8항에 있어서,
    상기 프로그래밍부는
    상기 복수의 양의 펄스들 각각 및 상기 복수의 음의 펄스들 각각을 인가하여 상기 복수의 메모리 셀들에 충전된 전하를 안정화하는 메모리 장치.
  10. 제8항에 있어서,
    상기 제어부는
    상기 복수의 양의 펄스들 각각의 크기를 상기 프로그램 전압의 크기보다 작 도록 제어하고, 상기 복수의 음의 펄스들 각각의 크기를 상기 소거 전압의 크기보다 작도록 제어하는 메모리 장치.
  11. 복수의 메모리 셀들에 프로그램 전압을 인가함으로써 상기 복수의 메모리 셀들에 전하를 충전하는 단계;
    상기 충전된 전하가 움직이도록 상기 복수의 메모리 셀들에 음의 펄스를 인가하는 단계; 및
    상기 충전된 전하가 움직이도록 상기 복수의 메모리 셀들에 양의 펄스를 인가하는 단계
    를 포함하는 메모리 데이터 프로그래밍 방법.
  12. 제11항에 있어서,
    상기 복수의 메모리 셀들에 전하를 충전하기 전에 상기 복수의 메모리 셀들에 소거 전압을 인가함으로써 상기 복수의 메모리 셀들의 전하를 방전하는 단계
    를 더 포함하는 메모리 데이터 프로그래밍 방법.
  13. 제11항에 있어서,
    상기 복수의 메모리 셀들에 전하를 충전하는 단계는
    상기 복수의 메모리 셀들 각각의 전하 트랩 사이트(charge trap site)에 전하를 충전하는 메모리 데이터 프로그래밍 방법.
  14. 제11항에 있어서,
    상기 복수의 메모리 셀들에 음의 펄스를 인가하는 단계 및 상기 복수의 메모리 셀들에 양의 펄스를 인가하는 단계를 반복 수행하는 메모리 데이터 프로그래밍 방법.
  15. 제14항에 있어서,
    상기 복수의 메모리 셀들에 반복적으로 인가되는 양의 펄스들 및 음의 펄스들을 싱크(sinc) 함수에 대응하도록 제어하는 메모리 데이터 프로그래밍 방법.
  16. 제14항에 있어서,
    상기 복수의 메모리 셀들에 반복적으로 인가되는 양의 펄스들 및 음의 펄스들을 주파수 대역 특성에 대응하도록 제어하는 메모리 데이터 프로그래밍 방법.
  17. 제11항 내지 제16항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록 매체.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120033703A (ko) * 2010-09-30 2012-04-09 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US8902651B2 (en) 2011-10-13 2014-12-02 Samsung Electronics Co., Ltd. Nonvolatile memory device, programming method of nonvolatile memory device and memory system including nonvolatile memory device
US9424947B2 (en) 2013-07-30 2016-08-23 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of program verifying the same
US9564241B2 (en) 2013-12-04 2017-02-07 Samsung Electronics Co., Ltd. Memory system and user device including the same
US9747997B2 (en) 2015-12-11 2017-08-29 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US9837163B2 (en) 2013-12-24 2017-12-05 Samsung Electronics Co., Ltd. Methods for managing operations in nonvolatile memory device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100284211A1 (en) * 2009-05-05 2010-11-11 Michael Hennessey Multilevel Nonvolatile Memory via Dual Polarity Programming

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US6928001B2 (en) * 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
JP4002712B2 (ja) 2000-05-15 2007-11-07 スパンション エルエルシー 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
US7031196B2 (en) * 2002-03-29 2006-04-18 Macronix International Co., Ltd. Nonvolatile semiconductor memory and operating method of the memory
US6690601B2 (en) * 2002-03-29 2004-02-10 Macronix International Co., Ltd. Nonvolatile semiconductor memory cell with electron-trapping erase state and methods for operating the same
US6721204B1 (en) * 2003-06-17 2004-04-13 Macronix International Co., Ltd. Memory erase method and device with optimal data retention for nonvolatile memory
US7133313B2 (en) 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7372732B2 (en) * 2005-11-23 2008-05-13 Macronix International Co., Ltd. Pulse width converged method to control voltage threshold (Vt) distribution of a memory cell
US7242622B2 (en) * 2005-12-06 2007-07-10 Macronix International Co., Ltd. Methods to resolve hard-to-erase condition in charge trapping non-volatile memory
US7590005B2 (en) * 2006-04-06 2009-09-15 Macronix International Co., Ltd. Program and erase methods with substrate transient hot carrier injections in a non-volatile memory
US7596030B2 (en) * 2006-08-01 2009-09-29 Macronix International Co., Ltd. Method for improving memory device cycling endurance by providing additional pulse
DE102006038290A1 (de) * 2006-08-16 2008-02-21 Man Nutzfahrzeuge Aktiengesellschaft Abgasnachbehandlungssystem

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120033703A (ko) * 2010-09-30 2012-04-09 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US8634249B2 (en) 2010-09-30 2014-01-21 Samsung Electronics Co., Ltd. Programming method for non-volatile memory device
US8902651B2 (en) 2011-10-13 2014-12-02 Samsung Electronics Co., Ltd. Nonvolatile memory device, programming method of nonvolatile memory device and memory system including nonvolatile memory device
US9424947B2 (en) 2013-07-30 2016-08-23 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of program verifying the same
US9564241B2 (en) 2013-12-04 2017-02-07 Samsung Electronics Co., Ltd. Memory system and user device including the same
US9837163B2 (en) 2013-12-24 2017-12-05 Samsung Electronics Co., Ltd. Methods for managing operations in nonvolatile memory device
US9747997B2 (en) 2015-12-11 2017-08-29 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same

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