JP5978063B2 - 可変抵抗素子を含む半導体装置の動作方法 - Google Patents
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Description
P=IV=V2/R
ここで、Iは、セット電流ISETであり、Vは、セット電圧VSETであり、Rは、オフ抵抗ROFFである。従って、Rの分布、すなわち、オフ抵抗ROFFの分布によって、セット電圧VSETを変更させたり維持させることによって、オフ抵抗ROFFの分布を、セット電圧VSETから相殺させることができる。従って、オフ抵抗ROFFの分布が大きいほど、セット電圧VSETの変化量も大きくなければならない。これにより、可変抵抗素子10が「オン」状態に転換されて伝導経路を形成するために必要なエネルギーを、相対的に均一に維持することができる。
11,140 下部電極
12,145 可変抵抗物質層
12a 基底薄膜
12b 酸素交換層
13,150 上部電極
30 制御回路
40 出力回路
50 半導体装置
100 半導体基板
105 素子分離膜
110 ドレイン領域
115 ソース領域
120 ゲート絶縁膜
125 ゲート電極
130 第1層間絶縁膜
135,CL ソースライン
160 第2層間絶縁膜
170,B ビットライン
200 メモリカード
210 制御器
220,320 メモリ
300 電子システム
310 プロセッサ
330 入出力装置
340 インターフェース
350 バス
CP1 第1コンタクトプラグ
CP2 第2コンタクトプラグ
D ダイオード
MC1,MC2 単位メモリ
T アクセス・トランジスタ
WL ワードライン
Claims (26)
- 可変抵抗素子を含む半導体装置の動作方法であり、
前記可変抵抗素子の抵抗値を、第1抵抗値から、前記第1抵抗値と異なる第2抵抗値に変更するための第1電圧を、前記可変抵抗素子に印加する第1ステップと、
前記第1電圧が印加された前記可変抵抗素子に流れる第1電流を感知する第2ステップと、
感知された前記第1電流が、マルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定する第3ステップと、
感知された前記第1電流が、前記検証範囲内に含まれる場合、感知された前記第1電流の分布を基にして、前記可変抵抗素子の前記抵抗値を、前記第2抵抗値から前記第1抵抗値に変更するための第2電圧を決定する第4ステップと、
前記第2電圧を、前記可変抵抗素子に印加する第5ステップと、
前記第2電圧が印加された前記可変抵抗素子に、前記第1電圧を印加する第6ステップと、を含む半導体装置の動作方法。 - 前記第2抵抗値は、前記第1抵抗値より大きいことを特徴とする請求項1に記載の半導体装置の動作方法。
- 前記第1抵抗値は、セット(set)抵抗であり、前記第2抵抗値は、リセット(reset)抵抗であることを特徴とする請求項1に記載の半導体装置の動作方法。
- 前記第2ステップは、前記第1電圧が印加された前記可変抵抗素子に流れる前記第1電流を感知する前に、大きさが前記第1電圧より小さい読み取り電圧を印加するステップを含むことを特徴とする請求項1に記載の半導体装置の動作方法。
- 前記第3ステップは、感知された前記第1電流が、前記検証範囲内に含まれない場合、感知された前記第1電流が、前記検証範囲より大きければ、前記第1ステップないし前記第3ステップを再遂行するステップを含むことを特徴とする請求項1に記載の半導体装置の動作方法。
- 前記第3ステップは、感知された前記第1電流が、前記検証範囲内に含まれない場合、感知された前記第1電流が前記検証範囲より小さければ、前記可変抵抗素子の前記抵抗値を、前記第2抵抗値から前記第1抵抗値に変更するための第2電圧を印加するステップと、前記第1ステップないし前記第3ステップと、を順に遂行するステップを含むことを特徴とする請求項5に記載の半導体装置の動作方法。
- 前記第4ステップは、前記第1電流の分布を、前記第1電流の平均レベルと比較するステップを含むことを特徴とする請求項1に記載の半導体装置の動作方法。
- 前記第4ステップは、
前記第1電流の感知レベルと、前記第1電流の平均レベルとの差が分布範囲より大きければ、前記第2電圧を変更するステップと、
前記第1電流の感知レベルと、前記第1電流の平均レベルとの差が分布範囲より小さければ、前記第2電圧を維持するステップと、をさらに含むことを特徴とする請求項7に記載の半導体装置の動作方法。 - 前記第4ステップは、
前記第1電流の前記感知レベルが、前記第1電流の前記平均レベルより小さい場合、前記第2電圧を前記第2電圧より大きい第3電圧に変更するステップと、
前記第1電流の前記感知レベルが、前記第1電流の前記平均レベルより大きい場合、前記第2電圧を前記第2電圧より小さい第4電圧に変更するステップとのうち少なくとも1つを含むことを特徴とする請求項8に記載の半導体装置の動作方法。 - 前記第2電圧を変更するステップは、前記第2電圧の大きさ及びパルス幅のうち少なくとも一つを変更するステップを含むことを特徴とする請求項8に記載の半導体装置の動作方法。
- 前記第4ステップは、
前記第1電流の感知レベルと、前記第1電流の平均レベルとの差が分布範囲より大きければ、前記第2電圧を変更するステップと、
前記第1電流の感知レベルと、前記第1電流の平均レベルとの差が分布範囲より小さければ、データ保存完了信号を制御部に伝達するステップとのうち少なくとも1つを含むことを特徴とする請求項7に記載の半導体装置の動作方法。 - 前記第4ステップは、感知された前記第1電流の分布が大きいほど、前記第2電圧の変化量が大きくなるように、前記第2電圧を決定するステップを含むことを特徴とする請求項1に記載の半導体装置の動作方法。
- 前記第1電圧が印加された前記可変抵抗素子に流れる第1電流を感知する第7ステップをさらに含む請求項1に記載の半導体装置の動作方法。
- 可変抵抗素子を含む半導体装置の動作方法であって、
前記可変抵抗素子の抵抗値を、第1抵抗値から、前記第1抵抗値と異なる第2抵抗値に変更するための第1電圧を、前記可変抵抗素子に印加するステップと、
前記第1電圧が印加された前記可変抵抗素子に流れる第1電流を感知するステップと、
感知された前記第1電流の分布を基にして、前記可変抵抗素子の前記抵抗値を、前記第2抵抗値から前記第1抵抗値に変更するための第2電圧を決定するステップと、
決定された前記第2電圧を、前記可変抵抗素子に印加するステップと、
前記第2電圧が印加された前記可変抵抗素子に、前記第1電圧を再び印加するステップと、を含む半導体装置の動作方法。 - 感知された前記第1電流が、マルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定するステップをさらに含む請求項14に記載の半導体装置の動作方法。
- 可変抵抗素子を含む半導体装置の動作方法であって、
前記可変抵抗素子の抵抗値を、第1抵抗値から、前記第1抵抗値と異なる第2抵抗値に変更するための第1電圧を、前記可変抵抗素子に印加する第1ステップと、
前記第1電圧が印加された前記可変抵抗素子に流れる第1電流を感知する第2ステップと、
前記第1電流がマルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定する第3ステップと、
第4ステップと、を含み、
前記第4ステップは、
感知された前記第1電流が前記検証範囲より大きい場合、前記第1ステップないし前記第3ステップを反復するステップを含み、
感知された前記第1電流が前記検証範囲より小さい場合、前記可変抵抗素子の前記抵抗値を前記第1抵抗値に変更するステップと、前記第1ステップないし前記第3ステップを反復するステップとを含み、
感知された前記第1電流が前記検証範囲内に含まれる場合、感知された前記第1電流の分布を基に、前記可変抵抗素子の前記抵抗値を、前記第2抵抗値から前記第1抵抗値に変更するための第2電圧を決定するステップと、前記可変抵抗素子に前記第2電圧を印加するステップと、前記第2電圧が印加された前記可変抵抗素子に、前記第1電圧を印加するステップとを含むことを特徴とする半導体装置の動作方法。 - 前記第2抵抗値は、前記第1抵抗値より大きいことを特徴とする請求項16に記載の半導体装置の動作方法。
- 前記第1抵抗値は、セット抵抗であり、前記第2抵抗値は、リセット抵抗であることを特徴とする請求項16に記載の半導体装置の動作方法。
- 前記可変抵抗素子は、ペロブスカイト(perovskite)系物質及び遷移金属酸化物のうち一つを含む可変抵抗物質層を含むことを特徴とする請求項16に記載の半導体装置の動作方法。
- 前記第2ステップは、前記第1電圧が印加された前記可変抵抗素子に流れる前記第1電流を感知する前に、読み取り電圧を前記可変抵抗素子に印加するステップを含み、
前記読み取り電圧は、前記第1電圧の大きさよりも小さい大きさを有することを特徴とする請求項16に記載の半導体装置の動作方法。 - 前記可変抵抗素子は、下部電極、上部電極、及び前記下部電極と前記上部電極との間の可変抵抗物質層を含むことを特徴とする請求項16に記載の半導体装置の動作方法。
- 前記第1電圧は、前記可変抵抗素子を高抵抗状態に変化させるリセット電圧であり、
前記第2電圧は、前記可変抵抗素子を低抵抗状態に変化させるセット電圧であることを特徴とする請求項16に記載の半導体装置の動作方法。 - 前記第1電圧が印加された前記可変抵抗素子に流れる前記第1電流を感知する第7ステップをさらに含むことを特徴とする請求項16に記載の半導体装置の動作方法。
- 第1電極及び第2電極と、
前記第1電極と前記第2電極との間の可変抵抗物質層と、
前記可変抵抗物質層に連結されて動作する制御回路と、を含み、
前記制御回路は、
可変抵抗素子の抵抗値を、第1抵抗値から、前記第1抵抗値と異なる第2抵抗値に変更するための第1電圧を、前記可変抵抗素子の前記第1電極と前記第2電極との間に印加する第1ステップと、
前記第1電圧が印加された前記可変抵抗素子に流れる第1電流を感知する第2ステップと、
前記第1電流がマルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定する第3ステップと、
第4ステップと、を遂行するように構成され、
前記第4ステップは、
感知された前記第1電流が前記検証範囲内に含まれない場合、前記第1ステップないし前記第3ステップを反復するステップを含み、
感知された前記第1電流が前記検証範囲内に含まれる場合、感知された前記第1電流の分布を基に、前記可変抵抗素子の前記抵抗値を、前記第2抵抗値から前記第1抵抗値に変更するのに使われる第2電圧を決定するステップと、前記可変抵抗素子の前記第1電極と前記第2電極との間に前記第2電圧を印加するステップと、前記第2電圧が印加された前記可変抵抗素子に、前記第1電圧を印加するステップとを含むことを特徴とする半導体装置。 - 請求項24に記載の半導体装置と、
前記半導体装置と連結されて動作するコントローラと、を含むメモリカード。 - 請求項24に記載の半導体装置と、
プロセッサと、
前記半導体装置を前記プロセッサに連結するように動作するバスと、を含む電子システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2011-0083579 | 2011-08-22 | ||
KR1020110083579A KR20130021198A (ko) | 2011-08-22 | 2011-08-22 | 가변 저항 소자를 포함하는 반도체 장치의 동작 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013045496A JP2013045496A (ja) | 2013-03-04 |
JP5978063B2 true JP5978063B2 (ja) | 2016-08-24 |
Family
ID=46785243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012183075A Active JP5978063B2 (ja) | 2011-08-22 | 2012-08-22 | 可変抵抗素子を含む半導体装置の動作方法 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP2562763B1 (ja) |
JP (1) | JP5978063B2 (ja) |
KR (1) | KR20130021198A (ja) |
CN (1) | CN102956263A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130026803A (ko) * | 2011-09-06 | 2013-03-14 | 삼성전자주식회사 | 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법 |
CN103337253B (zh) * | 2013-05-29 | 2016-02-03 | 北京大学 | 一种rram逻辑器件的级联系统及方法 |
CN107342105B (zh) * | 2016-04-28 | 2020-02-07 | 华邦电子股份有限公司 | 电阻式记忆胞的写入方法及电阻式内存 |
US9798481B1 (en) * | 2016-06-15 | 2017-10-24 | Winbond Electronics Corp. | Memory system includes a memory controller coupled to a non-volatile memory array configured to provide special write operation to write data in the non-volatile memory array before a board mount operation is applied and provde a regular write operation after a board mount operation is applied |
TWI645400B (zh) * | 2016-09-13 | 2018-12-21 | 東芝記憶體股份有限公司 | Semiconductor memory device |
CN110675906B (zh) * | 2018-07-03 | 2021-10-08 | 华邦电子股份有限公司 | 电阻式随机存取存储单元的检测方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5253784B2 (ja) * | 2007-10-17 | 2013-07-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7646632B2 (en) * | 2007-12-21 | 2010-01-12 | Qimonda Ag | Integrated circuit for setting a memory cell based on a reset current distribution |
JP2011146111A (ja) * | 2010-01-18 | 2011-07-28 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
US8593853B2 (en) * | 2010-03-30 | 2013-11-26 | Panasonic Corporation | Nonvolatile storage device and method for writing into the same |
JP5626529B2 (ja) * | 2011-02-08 | 2014-11-19 | ソニー株式会社 | 記憶装置およびその動作方法 |
-
2011
- 2011-08-22 KR KR1020110083579A patent/KR20130021198A/ko not_active Application Discontinuation
-
2012
- 2012-08-16 EP EP12180682.2A patent/EP2562763B1/en active Active
- 2012-08-21 CN CN2012102981652A patent/CN102956263A/zh active Pending
- 2012-08-22 JP JP2012183075A patent/JP5978063B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013045496A (ja) | 2013-03-04 |
KR20130021198A (ko) | 2013-03-05 |
EP2562763A3 (en) | 2014-11-12 |
CN102956263A (zh) | 2013-03-06 |
EP2562763B1 (en) | 2019-10-02 |
EP2562763A2 (en) | 2013-02-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20141226 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150803 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160620 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160627 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160725 |
|
R150 | Certificate of patent or registration of utility model |
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|
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