CN106783839A - 具体用于防止过电压的电子设备 - Google Patents

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Abstract

本发明涉及具体用于防止过电压的电子设备，其中，一种电子设备，由在同一导通方向上串联的一序列的至少两个晶闸管构成。每个晶闸管均具有第一导电类型的栅极。该序列的晶闸管的第一导电类型的栅极连接在一起，以形成单个控制栅极。

Description

具体用于防止过电压的电子设备
本申请要求2015年11月19日提交的专利号为1561135的法国专利申请的优先权，并通过引用将其公开的内容包括在内。
技术领域
本发明的实施例涉及电子设备，诸如基于晶闸管的电子设备，本领域技术人员也称之为首字母缩写“SCR”(“可控硅整流器”)，具有是设计为防止元件过电压，特别是诸如元件工作过程中所产生的寄生过电压的过电压，但也可以是静电放电(“静电放电”：ESD)过程中所产生的过电压。
背景技术
常规来说，当通过晶闸管端子的电压高于触发电压时，晶闸管就用来导通。
触发电压之外，晶闸管的另一个重要参数是保持电压，即，触发后保持晶闸管导通的最低电压。
在某些应用中，晶闸管具有高触发电压，例如3.6伏左右，但具有低保持电压，例如约1.2伏，可低于包含这些晶闸管的集成电路的额定电源电压。例如，这种情况发生在具有3.3伏电源电压的集成电路。
因此，在集成电路运行期间，晶闸管可能会被触发，并且在电气过载(“电气过载”：EOS)期间变为导通，然后保持导通直至损坏，因为电路的电源电压总是高于这些晶闸管的保持电压。
通常情况下采用基于具有三个共源共栅晶闸管结构的保护性设备的解决方案，以便提升该保护性设备的保持电压。
然而，这种三晶闸管结构亦会提升触发电压，以及硅设备的表面占有率。
发明内容
因此，根据一项实施例，在不显著提升触发电压的情况下提升保持电压，可以改善基于晶闸管的保护性电子设备的性能。
根据另一项实施例，在不对硅表面占有率产生显著影响的情况下，可以生产出这样的设备。
一个方案提出了一种电子设备，其包括在同一导通方向串联耦合的一序列的至少两个晶闸管(该序列的两个晶闸管的阳极和阴极相连接)，每个晶闸管均具有第一导电类型的栅极，晶闸管的第一导电类型的所有栅极耦合在一起，以形成单个栅极。
因此，该序列的晶闸管通过连接同一导电类型的栅极合并在一起，以形成具有例如第一导电类型的单个栅极的设备，该设备将可以与单触发电路连接。因此，相比于单个晶闸管的设备，该设备可以在不显著增加或者甚至不改变触发电压的情况下，提升保持电压，该触发电压要比现有技术中的共源共栅结构的电压低的多。
说明性而非限制性地，尽管栅极可以是P型导电，但是N型导电是有利的。
根据一个实施例，电子设备的所有晶闸管都布置在具有第一导电类型的同一半导体本体中。
在半导体本体中的每一个晶闸管都有第二导电类型的第一半导体区域以及第二导电类型的第二半导体区域，且包括第一导电类型的半导体区，第二导电类型与第一导电类型相反。
半导体本体上覆盖的金属化层可以将该序列的晶闸管的第一半导体区域耦合至该序列的前一个晶闸管的半导体区。半导体本体形成单个栅极。
这一实施例使得可以限制硅设备的表面占有率。
此外，半导体本体具有例如比本体的其他部分掺杂更重的区。这可能围绕所有的半导体区域并形成单个栅极的触点。
此外，电子设备有利地具有耦合到单个栅极的触发电路。
根据一项优选实施例，该序列的晶闸管包括第一晶闸管和第二晶闸管。第二晶闸管的阳极耦合至第一晶闸管的阴极。
根据这一优选实施例，触发电路耦合至单个栅极和第二晶闸管的阴极。
与具有三个共源共栅晶闸管的技术方案相比，两个晶闸管串联耦合在一起的这一结构可有利地将表面占有率降低多达40％，而且可以提供基本上相当于具有单个晶闸管的电子设备那样较高的保持电压和阈值电压。
该电子设备可以用于保护布置在该序列的晶闸管两端之间的元件。例如，触发电路可以和单个栅极以及该序列的一端连接。
附图说明
在研究本发明详细描述的基础上，本发明的其他优势和特征将显而易见，本发明是以非限制性示例和附图的方式描述的，其中：
-图1至图4展示出电子设备的各个实施例。
具体实施方式
图1示意性示出了电子设备DE的示例。
图1中所示的设备DE包括第一晶闸管TH1和第二晶闸管TH2，这两个晶闸管位于第一端子B1和第二端子B2之间，在同一导通方向上串联连接。在本文中，术语“在同一导通方向上”指的是该序列的两个相邻晶闸管的阳极和阴极之间的连接。
晶闸管TH1的阳极A1耦合至第一端子B1、阴极K1和例如N型栅极的栅极G1。晶闸管TH2的阳极A2耦合至阴极K1，阴极K2耦合至第二端子B2，而且它的N型栅极G2耦合至栅极G1以形成单个N型栅极GU。
现在参考图2，其示出了上文所述和图1中所示的硅上电子设备DE的实施图，并且参考图3，其是沿着图2的线III-III的截面图。
晶闸管TH1和TH2形成在例如N型的同一个半导体本体CS中。
本体CS中的每个晶闸管TH1或TH2具有P型导电的第一半导体区域RS1，该区域具有更重掺杂的(P+型)第一半导体区ZSFD1。第一区域RS1形成了晶闸管TH1或TH2的阳极A1或A2，第一半导体区ZSFD1形成了阳极A1或A2的接触区域。第一晶闸管TH1的阳极A1与电子设备DAE的第一端子B1连接。
在本体中的每个晶闸管TH1或TH2还具有P型的第二半导体区域RS2，其中包含导通类型相反且更重掺杂(N+型)的第二半导体区ZSFD2。第二半导体区ZSFD2分别形成了晶闸管TH1和TH2的阴极K1和K2。
每个晶闸管的第二半导体区域RS2形成了该晶闸管的P型栅极，而且该区域还具有同一导通类型且更重掺杂(P+型)的第三半导体区ZSFD3。在这种情况下，区ZSFD2和区ZSFD3之间的金属化层(未在附图中标注)导致P型栅极与阴极区ZSFD2短路，因为它不是用作触发栅极。
覆盖在本体CS上面的金属化层将第二晶闸管TH2的阳极A2和第一晶闸管TH1的阴极K1连接在一起，第二晶闸管的阴极和第二端子B2相连。
整个半导体本体CS事实上形成了电子设备DE的单个N型栅极GU。
在这方面，半导体本体CS有利地具有接触区ZCFD，其比本体CS的其他部分更重地掺杂。该接触区ZCFD环绕着所有半导体区域RS1和RS2，而且形成了单个N型栅极GU的接触区。
与具有三个共源共栅晶闸管结构的保护性设备的方案相比，具有两个晶闸管TH1和TH2的这种集成电子设备DE可以有利地将表面占有率降低多达40％。
对于这种设备的触发电压和保持电压，实施在28nm CMOS技术下，触发电压和保持电压分别为3.6伏和4伏的级别。
因此，这一设备非常适合保护电源电压为3.3伏的集成电路元件免受元件运行时发生的过电压。
现在更具体地参考图4，以说明电子设备DE的应用示例，用于保护耦合在第一端子B1和第二端子B2之间的元件1。例如，元件1可以是微控制器或处理器核心。
例如，第一端子B1可以是包含元件的集成电路的输入/输出端子(“I/O平板”)，端子B2可接地。
如图4所示，设备DE具有触发电路，其在这种情况下连接在单个栅极GU和端子B2之间。
触发电路CD可基于复杂运行中的MOS晶体管，如WO2011/089179的国际专利申请文件或9019666号的美国专利申请文件所描述的(通过参考引入)。该国际专利申请WO 2011/089179显示，这种晶体管亦可用于形成触发电路。
更准确的说，在这种情况下，触发电路CD具有用于复杂运行的第一NMOS晶体管TN1，它的栅极GN1和基板SBN1通过第一电阻器R1一起连接到晶体管TN1的源极SN1；以及用于复杂运行的第二NMOS晶体管TN2；它的漏极DN2连接到第一晶体管TN1的源极SN1，它的栅极GN2和基板SBN2通过第二电阻器R2一起连接到第二晶体管TN2的源极SN2；该第二晶体管TN2的源极SN2连接到第二晶闸管TH2的阴极K2，从而连接到第二端子B2。
触发电路的其他传统结构(没有说明)也是可能的，例如，MOS晶体管，它的栅极和基板都接地(这里指端子B2)，本领域技术人员通常将此称为首字母缩写“GGNMOS”(“接地栅极NMOS”)。
值得注意的是，触发电路CD有利地是和具有单个晶闸管的传统保护性设备中实施的触发电路相同的触发电路。
因此，通过3.6伏级别的触发电压、4伏级别的保持电压和3.3伏级别的电源电压，运行期间在元件上产生过电压时触发不能在过电压结束时保持电子设备DE的导通状态。
因此，获得一种防止过电压的电子设备，与具有单个晶闸管的保护性设备相比，它具有高保持电压，同时避免了大幅提升触发电压。与具有三晶闸管的保护性设备相比，这种电子设备有利地需要较低的硅表面占有率。
当然，这类设备也可以在元件停运时(即没有接通电源时)，保护元件不受静电放电(ESD)的影响。
还可以进一步增加该序列晶闸管的数量，将这些晶闸管的栅极连接在一起以便形成单个栅极。这样，可能进一步提高设备整体的保持电压。在这种情况下，与图4的实施例相比，触发电路的元件数量将相应增加，例如，复杂运行中串联连接的晶体管数量。
整体来看，所有的晶闸管都同一半导体本体CS中制造(见图2和图3)，通过金属化将该序列的一个晶闸管的阴极连接至该序列的前一晶闸管的阳极。

Claims (16)

1.一种电子设备，包括：
在同一导通方向上串联耦合的至少两个晶闸管的序列，每个晶闸管均具有第一导电类型的栅极，其中所述至少两个晶闸管的序列的所述第一导电类型的所述栅极被耦合在一起，以形成单个栅极。
2.根据权利要求1所述的电子设备，其中所述第一导电类型是N型导电。
3.根据权利要求1所述的电子设备，其中所述至少两个晶闸管布置在具有所述第一导电类型的同一半导体本体中，并且每个晶闸管均具有在所述半导体本体内的第一半导体区域和第二半导体区域，所述第一半导体区域具有与所述第一导电类型相反的第二导电类型，所述第二半导体区域具有所述第二导电类型并且包含具有所述第一导电类型的半导体区，其中位于所述半导体本体上方的金属化层将所述序列中的第一晶闸管的所述第一半导体区域耦合至所述序列中的在所述第一晶闸管之前的第二晶闸管的所述半导体区，所述半导体本体形成所述单个栅极。
4.根据权利要求3所述的电子设备，其中所述半导体本体具有比所述半导体本体的其他部分掺杂更重的区，所述区环绕所有所述半导体区域且形成用于所述单个栅极的触点。
5.根据权利要求1所述的电子设备，还包括耦合至所述单个栅极的触发电路。
6.根据权利要求1所述的电子设备，其中所述晶闸管的序列包括第一晶闸管和第二晶闸管，其中所述第二晶闸管的阳极耦合至所述第一晶闸管的阴极。
7.根据权利要求6所述的电子设备，其中触发电路耦合至所述单个栅极和所述第二晶闸管的阴极。
8.根据权利要求1所述的电子设备，还包括：连接在所述晶闸管的序列两端之间的元件，以及耦合在所述单个栅极和所述两端中的一端之间的触发电路。
9.根据权利要求1所述的电子设备，其中所述至少两个晶闸管布置在具有所述第一导电类型的同一半导体本体中，所述半导体本体形成所述单个栅极。
10.根据权利要求9所述的电子设备，其中所述半导体本体具有比所述半导体本体的其他部分掺杂更重的区，所述区环绕所述晶闸管且形成用于所述单个栅极的触点。
11.一种集成电路，包括：
具有第一导电类型的半导体本体；以及
在所述半导体本体中形成的第一晶闸管，包括：
第一半导体区域，在所述半导体本体中具有与所述第一导电类型相反的第二导电类型，所述第一半导体区域形成所述第一晶闸管的阳极；
第二半导体区域，在所述半导体本体中具有所述第二导电类型，所述半导体本体的一部分将所述第一半导体区域和所述第二半导体区域彼此隔开，所述第二半导体区域形成所述第一晶闸管的阴极；以及
其中所述半导体本体形成所述第一晶闸管的阴极控制栅极。
12.根据权利要求11所述的集成电路，还包括所述第一导电类型的重掺杂区域，其形成在所述半导体本体的所述一部分中且配置为所述阴极控制栅极提供触点。
13.根据权利要求11所述的集成电路，还包括形成在所述半导体本体中的第二晶闸管，包括：
第三半导体区域，在所述半导体本体中具有所述第二导电类型，所述第三半导体区域形成所述第二晶闸管的阳极；
第四半导体区域，在所述半导体本体中具有所述第二导电类型，所述半导体本体的所述一部分将所述第三半导体区域和所述第四半导体区域彼此隔开，所述第四半导体区域形成所述第二晶闸管的阴极；以及
其中所述半导体本体形成所述第一晶闸管和所述第二晶闸管的阴极控制栅极。
14.根据权利要求13所述的集成电路，还包括电连接，其配置为将所述第一晶闸管的阴极连接至所述第二晶闸管的阳极。
15.根据权利要求13所述的集成电路，还包括：
所述第一导电类型的第一重掺杂区域，形成在将所述第一半导体区域和所述第二半导体区域隔开的所述半导体本体的所述一部分中并且配置成为所述第一晶闸管的所述阴极控制栅极提供触点；
所述第一导电类型的第二重掺杂区域，形成在将所述第三半导体区域和所述第四半导体区域隔开的所述半导体本体的所述一部分中并且配置成为所述第二晶闸管的所述阴极控制栅极提供触点。
16.根据权利要求15所述的集成电路，还包括：
所述第一导电类型的第三重掺杂区域，形成在将所述第一晶闸管和所述第二晶闸管隔开的所述半导体本体的一部分中并且配置成为所述第一晶闸管和所述第二晶闸管的所述阴极控制栅极提供触点。
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