CN106816864B - 保护电路 - Google Patents

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Abstract

一种保护电路可以包括第一电源线和第二电源线、多个高压互连、多个低压互连、第一拾取有源区、第二拾取有源区、高压保护晶体管以及低压保护晶体管。第一电源线和第二电源线在彼此面对的同时彼此平行地延伸，并且多个高压互连耦接到第一电源线，并在彼此间隔开的同时朝向第二电源线延伸。多个低压互连耦接到第二电源线，并在彼此间隔开的同时朝向第一电源线延伸。第一拾取有源区穿越多个高压互连而延伸，且第二拾取有源区穿越多个低压互连而延伸。

Description

保护电路
相关申请的交叉引用
本申请要求于2015年11月27日向韩国知识产权局提交的韩国申请号10-2015-0167177的优先权，其全部内容通过引用合并于此。
技术领域
各个实施例总体上涉及一种保护电路。
背景技术
电子设备可以设置有保护电路。保护电路检测电源电压或接地电压的快速变化，并保护内部电路。当电源电压或接地电压被直接提供给设置在保护电路中的晶体管时，可能因电力过压而产生泄漏电流。
发明内容
在根据各个实施例的保护电路中，将电阻元件布置在施加有电源电压或接地电压的路径上，使得基本上防止电力过压。电阻元件可以利用布置的拾取有源区或者可以布置在互连之间。
在一个实施例中，保护电路包括：第一电源线和第二电源线，彼此面对的同时彼此平行延伸；多个高压互连，耦接到第一电源线，并在彼此间隔开的同时朝向第二电源线延伸；多个低压互连，耦接到第二电源线，并在彼此间隔开的同时朝向第一电源线延伸；第一拾取有源区和第二拾取有源区，所述第一拾取有源区穿越多个高压互连而延伸，第二拾取有源区穿越多个低压互连而延伸；高压保护晶体管，邻近第一电源线布置，并响应于通过第二拾取有源区而从多个低压互连中的至少一个所提供的电压来操作；以及低压保护晶体管，邻近第二电源线布置，并响应于通过第一拾取有源区而从多个高压互连中的至少一个所提供的电压来操作。
在一个实施例中，保护电路包括：第一电源线和第二电源线，彼此面对的同时彼此平行延伸；互补晶体管，布置在第一电源线与第二电源线之间，并且彼此串联耦接；第一保护晶体管和第二保护晶体管，分别耦接到互补晶体管经由其而彼此未耦接的源区/漏区，具有邻近第一电源线和第二电源线中的一个的栅区，并且通过延伸为接触其余电源线的互连而在栅区中接收电压；以及多个电阻元件，形成在互连已经暂时中断的部分处，并且使所述互连彼此耦接，所述互连用于将电压施加到第一保护晶体管的栅区和第二保护晶体管的栅区。
根据各个实施例，保护电路允许电源电压和/或接地电压经由电阻元件而施加到保护晶体管，所述保护晶体管响应于电源电压和接地电压来操作。结果，可以使保护晶体管中产生的泄漏电流最小。
根据各个实施例，在保护电路中，可以将电阻元件添加至被施加到保护晶体管的栅区的电压，而不需适当改变现有布置配置。
附图说明
图1是图示根据一个实施例的保护电路的平面图。
图2是图示根据一个实施例的保护电路的电路图。
图3是图示根据另一个实施例的保护电路的平面图。
具体实施方式
下文，以下将通过实施例的各个实例参考附图来描述保护电路。
图1是图示根据一个实施例的保护电路的平面图，并且图2是图示根据一个实施例的保护电路的电路图。
参见图1和图2，将描述根据一个实施例的保护电路。
参见图2，保护电路10可以包括在电源电压VDD与接地电压VSS之间彼此串联耦接的多个晶体管510、610、620和520。
第一保护晶体管510耦接在电源电压VDD与PMOS晶体管(上拉晶体管)之间，并且可以响应接地电压VSS来操作。第二保护晶体管520耦接在接地电压VSS与NMOS晶体管(下拉晶体管)之间，并且可以响应电源电压VDD来操作。
在一个实施例中，将电阻元件R1和R2添加到接地电压VSS和电源电压VDD通过其而被分别施加到第一保护晶体管510和第二保护晶体管520的栅极的路径上。
在第一保护晶体管510与第二保护晶体管520之间，串联耦接的互补晶体管610和620可以耦接。互补晶体管610和620可以分别对应于PMOS晶体管610和NMOS晶体管620，并且可以通过其栅极来接收基本上相同的输入信号IN，以及通过晶体管之间的端子来提供输出信号OUT。
参见图1，第一电源线110和第二电源线120在彼此面对的同时彼此平行地延伸。例如，第一电源线110可以提供电源电压VDD，而第二电源线120可以提供接地电压VSS。
在第一电源线110与第二电源线120之间，可以布置多个晶体管。第一保护晶体管510包括邻近第一电源线110的栅极区域511，其中，栅区511可以通过第一互连路径L11来接收电压。因为第一保护晶体管510耦接到与相对高的电压相对应的电源电压VDD，所以它可以被称为高压保护晶体管。
第二保护晶体管520包括邻近第二电源线120的栅区521，其中，栅区521可以通过第二互连路径L12来接收电压。因为第二保护晶体管520耦接到与相对低电压相对应的接地电压VSS，所以它可以被称为低压保护晶体管。
第一互连路径L11和第二互连路径L12可以如下形成。
形成多个高压互连210和220，所述多个高压互连210和220耦接到第一电源线110，并在彼此间隔开的同时朝向第二电源线120延伸。根据一个实施例，多个高压互连210和220朝向第二电源线120延伸，但是可以仅延伸到未到达第二电源线120的长度。例如，多个高压互连210和220可以沿与第一电源线110和第二电源线120的延伸方向交叉的方向延伸，或者沿基本上垂直的方向延伸。
类似地，形成多个低压互连310和320，所述多个低压互连310和320耦接到第二电源线120，并在彼此间隔开的同时朝向第一电源线110延伸。根据一个实施例，多个低压互连310和320也朝向第一电源线110延伸，但是可以未到达第一电源线110。多个低压互连310和320可以沿与第一电源线110和第二电源线120的延伸方向交叉的方向延伸，或者沿基本上垂直的方向延伸。
第一拾取有源区410可以形成为穿越多个高压互连210和220而延伸，且第二拾取有源区420可以形成为穿越多个低压互连310和320而延伸。拾取有源区410和420可以耦接到多个高压互连210和220中的至少一个和多个低压互连310和320中的至少一个。
例如，拾取有源区410和420可以通过拾取接触PC1至PC4而耦接到高压互连210和220中的至少一个和低压互连310和320中的至少一个。
由于拾取有源区410和420耦接到高压互连和低压互连，因此第一保护晶体管510可以通过第一互连路径L11来接收接地电压VSS，所述第一互连路径L11穿过耦接到第二拾取有源区420的高压互连220，穿越第二拾取有源区420，通过耦接至第二电源线120的低压互连320。
第一保护晶体管510的栅区511可以通过第一接触GC1而耦接到第一高压互连220。第一高压互连220通过第四拾取接触PC4而耦接到第二拾取有源区420，通过第三拾取接触PC3而耦接到第二低压互连320，以及最后通过第二电源接触WC2而耦接到第二电源线120。
第二保护晶体管520通过第二互连路径L12来接收电源电压VDD，，所述第二互连路径L12穿过耦接到第一拾取有源区410的低压互连310，穿越低压拾取有源区410，通过耦接至第一电源线110的高压互连210。
第二保护晶体管520的栅区521可以通过第二接触GC2而耦接到第一低压互连310。第一低压互连310通过第二拾取接触PC2而耦接到第一拾取有源区410，通过第一拾取接触PC1而耦接到第二高压互连210，以及最后通过第一电源接触WC1而耦接到第一电源线110。
在第一互连路径L11中，穿越第二拾取有源区420延伸的区域用作电阻元件R2，并且在第二互连路径L12中，穿越第一拾取有源区410延伸的区域用作电阻元件R1。因此，第一保护晶体管510和第二保护晶体管520不接收原有的接地电压VSS和电源电压VDD，而是接收穿过电阻元件R2和R1的值。结果，可以使保护晶体管510和520中产生的泄漏电流最小。
第一保护晶体管510可以包括源区和漏区，其中，源区可以经由第一金属接触MC1而耦接到第一电源线110，并且漏区可以通过第一金属互连710而耦接到PMOS晶体管610的源区。
PMOS晶体管610可以包括耦接到第一保护晶体管510的源区以及通过第二金属互连720耦接到NMOS晶体管620的漏区的漏区。NMOS晶体管620可以包括耦接到PMOS晶体管610的漏区的漏区以及通过第三金属互连730耦接到第二保护晶体管520的漏区的源区。第二保护晶体管520可以包括耦接到第二电源线120的源区。
PMOS晶体管610和NMOS晶体管620可以共享用于接收输入信号IN的栅极输入。
将晶体管串联耦接的金属互连710、720和730可以基本上平行于多个高压互连210和220和多个低压互连310和320来延伸。
根据一个实施例，PMOS晶体管610可以布置在第一高压互连220与第二高压互连210之间，并且NMOS晶体管620可以布置在第一低压互连310与第二低压互连320之间。
根据一个实施例，第一保护晶体管510、PMOS晶体管610和第一拾取有源区410可以布置在PMOS区域中，并且第二保护晶体管520、NMOS晶体管620和第二拾取有源区420可以布置在NMOS区域中。
图3是图示根据另一个实施例的保护电路的平面图。
图3所示的平面图具有基本上与图2的电路图相同的电路配置，但是布置电阻元件的方案与图1的保护电路10的方案不同。相同的附图标记用来表示相同的元件，并且将省略其描述，以减少冗余。
参见图3，保护电路10a可以包括彼此面对的同时彼此平行延伸的第一电源线110和第二电源线120；布置在第一电源线110与第二电源线120之间并且彼此串联耦接的互补晶体管610和620；第一保护晶体管510和第二保护晶体管520；以及多个电阻元件R1和R2。
第一保护晶体管510和第二保护晶体管520分别耦接到互补晶体管经由其而彼此未耦接的源区/漏区，具有邻近第一电源线110和第二电源线120中的一个的栅区511和512，以及通过延伸为接触另一电源线的保护互连来在栅极区域中接收电压。
详细地，第一保护晶体管510包括邻近第一电源线110的栅区511，并通过延伸为接触第二电源线120的第一保护互连810a和810b将在栅极区域511中接收电压。第一保护互连810a和810b从栅区511延伸到第二电源线120，并且在它们之间的中间部分处具有中断部分。有源电阻R1形成在相应部分处，使得接地电压VSS不会照原样施加到第一保护晶体管510的栅区511，而是如图2所示，已经穿过电阻元件R1的电压可以被施加到其上。
第二保护晶体管520包括邻近第二电源线120的栅区521，并通过延伸为接触第一电源线110的第二保护互连820a和820b将在栅极区域521中接收电压。第二保护互连820a和820b从栅区521延伸到第一电源线110，并且类似于第一保护互连810a和810b，第二保护互连820a和820b是不连续的。有源电阻R2形成在它们之间的中间部分的中断部分处。
在根据实施例的保护电路中，通过改变互连而不增加布置面积，可以在保护晶体管的栅区与被施加至该栅区的电源电压VDD/接地电压VSS之间添加电阻元件。结果，可以基本上防止由于在电源电压VDD和接地电压VSS被直接施加到栅区时产生的电力过压而导致的缺陷。
虽然以上已经描述了各个实施例，但本领域的技术人员将理解的是，所述的实施例仅作为示例。相应地，本文所述的保护电路不应当基于所述的实施例而受到限制。

Claims (16)

1.一种保护电路，包括：
第一电源线和第二电源线，在彼此面对的同时彼此平行地延伸；
多个高压互连，耦接到第一电源线，并在彼此间隔开的同时朝向第二电源线延伸；
多个低压互连，耦接到第二电源线，并在彼此间隔开的同时朝向第一电源线延伸；
第一拾取有源区和第二拾取有源区，所述第一拾取有源区穿越所述多个高压互连而延伸，所述第二拾取有源区穿越所述多个低压互连而延伸；
高压保护晶体管，邻近第一电源线布置，并且响应于通过第二拾取有源区而从所述多个低压互连中的至少一个提供的电压来操作；以及
低压保护晶体管，邻近第二电源线布置，并且响应于通过第一拾取有源区而从所述多个高压互连中的至少一个提供的电压来操作；
其中，高压保护晶体管包括栅区，所述栅区耦接到所述多个高压互连中的耦接到第二拾取有源区的至少一个高压互连；
其中，低压保护晶体管包括栅区，所述栅区耦接到所述多个低压互连中的耦接到第一拾取有源区的至少一个低压互连。
2.如权利要求1所述的保护电路，其中，高压保护晶体管的源区耦接到第一电源线。
3.如权利要求1所述的保护电路，其中，低压保护晶体管的源区耦接到第二电源线。
4.如权利要求1所述的保护电路，其中，所述多个高压互连和所述多个低压互连朝向这些电源线延伸，且沿延伸方向仅延伸到未到达这些电源线的长度。
5.如权利要求1所述的保护电路，其中，所述多个高压互连包括耦接到高压保护晶体管的栅区的第一高压互连和将第一拾取有源区耦接到第一电源线的第二高压互连，以及所述多个低压互连包括耦接到低压保护晶体管的栅区的第一低压互连和将第二拾取有源区耦接到第二电源线的第二低压互连。
6.如权利要求5所述的保护电路，其中，保护电路包括耦接在高压保护晶体管的漏区与低压保护晶体管的漏区之间的PMOS晶体管和NMOS晶体管。
7.如权利要求6所述的保护电路，其中，PMOS晶体管布置在第一高压互连与第二高压互连之间，且NMOS晶体管布置在第一低压互连与第二低压互连之间。
8.如权利要求5所述的保护电路，还包括：
接触，将第一拾取有源区、第一低压互连和第二高压互连彼此耦接；以及
接触，将第二拾取有源区、第一高压互连和第二低压互连彼此耦接。
9.如权利要求1所述的保护电路，其中，第一电源线提供电源电压，且第二电源线提供接地电压。
10.如权利要求9所述的保护电路，其中，高压保护晶体管对应于PMOS晶体管，且低压保护晶体管对应于NMOS晶体管。
11.如权利要求9所述的保护电路，其中，高压保护晶体管和第一拾取有源区布置在PMOS区域中，且低压保护晶体管和第二拾取有源区布置在NMOS区域中。
12.一种保护电路，包括：
第一电源线和第二电源线，在彼此面对的同时彼此平行地延伸；
互补晶体管，布置在第一电源线与第二电源线之间，并且彼此串联耦接；
第一保护晶体管和第二保护晶体管，分别耦接到互补晶体管未经由其而彼此耦接的源区/漏区，具有邻近第一电源线和第二电源线中的一个电源线的栅区，并且通过延伸为接触其余电源线的互连而在栅区中接收电压；以及
多个电阻元件，形成在互连已经暂时中断的部分处，并且使所述互连彼此耦接，所述互连用于将电压施加到第一保护晶体管的栅区和第二保护晶体管的栅区。
13.如权利要求12所述的保护电路，其中，第一电源线提供电源电压，且第二电源线提供接地电压。
14.如权利要求13所述的保护电路，其中，互补晶体管包括邻近第一电源线布置的PMOS晶体管和邻近第二电源线布置的NMOS晶体管。
15.如权利要求14所述的保护电路，其中，第一保护晶体管耦接在PMOS晶体管的源区与第一电源线之间，并且响应于通过互连和电阻元件提供的电压来操作，所述互连朝向第二电源线延伸，所述电阻元件形成在所述互连的中断部分处。
16.如权利要求15所述的保护电路，其中，第二保护晶体管耦接在NMOS晶体管的源区与第二电源线之间，并且响应于通过互连和电阻元件提供的电压来操作，所述互连朝向第一电源线延伸，所述电阻元件形成在所述互连的中断部分处。
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