JPH01205560A - 入力保護装置 - Google Patents
入力保護装置Info
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- JPH01205560A JPH01205560A JP3125488A JP3125488A JPH01205560A JP H01205560 A JPH01205560 A JP H01205560A JP 3125488 A JP3125488 A JP 3125488A JP 3125488 A JP3125488 A JP 3125488A JP H01205560 A JPH01205560 A JP H01205560A
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Links
- 230000001681 protective effect Effects 0.000 title abstract 2
- 239000000758 substrate Substances 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路の内部回路を外部ノイズから
保護するため、ＥＰＲＯＭなとの高圧電源端子、及び高
圧入力端子に適用される入力保護構造を有する半導体装
置に関するものである。
保護するため、ＥＰＲＯＭなとの高圧電源端子、及び高
圧入力端子に適用される入力保護構造を有する半導体装
置に関するものである。
従来の技術
半導体集積回路の内部回路を外部ノイズから保護するた
め、従来の一例として、１個のＮチャンネル・エンハン
スメント・トランジスタ（以下、単にトランジスタと略
称する。）のみて構成された入力保護構造が、電源端子
に適用された例について説明する。第２図は、その構成
を示す回路図である。電源端子１からの配線が、トラン
ジスタのドレイン２に接続され、ゲート３ソース４およ
び基板５は接地点１０の電位で抑えられている。なお、
回路部１１が被保護内部回路である。
め、従来の一例として、１個のＮチャンネル・エンハン
スメント・トランジスタ（以下、単にトランジスタと略
称する。）のみて構成された入力保護構造が、電源端子
に適用された例について説明する。第２図は、その構成
を示す回路図である。電源端子１からの配線が、トラン
ジスタのドレイン２に接続され、ゲート３ソース４およ
び基板５は接地点１０の電位で抑えられている。なお、
回路部１１が被保護内部回路である。
第３は、第２図のように構成されたトランジスタのドレ
イン電圧ＶＤとソース電流ｒｓとの関係（以下、ｖｎ−
ｒｓ特性と略称する。）を示すもので、曲線Ｉは、ドレ
イン電圧ＶＤがドレイン耐圧ｖ４を越えた時のＶＤ−Ｉ
Ｓ特性を表わし、曲線■は、トランジスタが曲線Ｉの特
性の限界電流を越えた後のＶＤ−ＩＳ特性を表わす。ま
た、ドレイン電圧ＶＤが電圧ｖ２より小さくなると、］
・ランジスタは電流を流さなくなる。
イン電圧ＶＤとソース電流ｒｓとの関係（以下、ｖｎ−
ｒｓ特性と略称する。）を示すもので、曲線Ｉは、ドレ
イン電圧ＶＤがドレイン耐圧ｖ４を越えた時のＶＤ−Ｉ
Ｓ特性を表わし、曲線■は、トランジスタが曲線Ｉの特
性の限界電流を越えた後のＶＤ−ＩＳ特性を表わす。ま
た、ドレイン電圧ＶＤが電圧ｖ２より小さくなると、］
・ランジスタは電流を流さなくなる。
以下、上記動作を詳細に説明すると、通常、電源端子１
には、電圧Ｖ２ （約８Ｖ）より小さい電圧Ｖ＋（約５
Ｖ）が印加されており、トランジスタは電流を流さない
ため、内部回路には電源端子Ｊに印加されている電圧か
そのまま印加されている。このような状態（即ぢ、ＶＤ
＝Ｖｌ ＜Ｖ２）で、外部ノイズによって、ドレイン
電圧ＶＤが急激に」ニガし、ドレイン耐圧Ｖ４（約１８
ｖ）越えると、パンチスルー効果によって、ドレイン２
から、接地されたソース４に電流か流れる。或は、ドレ
イン２から基板５に電流が流れ出すと、ゲー１−３下の
基板電位が上昇し、基板５からソース４に電流か流れ、
この電流をｊ〜リカーさして、Ｎ Ｉ） Ｎ型のバイポ
ーラ効果によってドレイン２からソース４に電流が流れ
る。外部ノイズが去れば、１〜レイン電圧ＶＤは、初期
の電圧■１に戻り、トランジスタは電流を流さなくなる
。以上のようなトランジスタの動作（こよって、内部回
路１１の破壊が防止されていた。
には、電圧Ｖ２ （約８Ｖ）より小さい電圧Ｖ＋（約５
Ｖ）が印加されており、トランジスタは電流を流さない
ため、内部回路には電源端子Ｊに印加されている電圧か
そのまま印加されている。このような状態（即ぢ、ＶＤ
＝Ｖｌ ＜Ｖ２）で、外部ノイズによって、ドレイン
電圧ＶＤが急激に」ニガし、ドレイン耐圧Ｖ４（約１８
ｖ）越えると、パンチスルー効果によって、ドレイン２
から、接地されたソース４に電流か流れる。或は、ドレ
イン２から基板５に電流が流れ出すと、ゲー１−３下の
基板電位が上昇し、基板５からソース４に電流か流れ、
この電流をｊ〜リカーさして、Ｎ Ｉ） Ｎ型のバイポ
ーラ効果によってドレイン２からソース４に電流が流れ
る。外部ノイズが去れば、１〜レイン電圧ＶＤは、初期
の電圧■１に戻り、トランジスタは電流を流さなくなる
。以上のようなトランジスタの動作（こよって、内部回
路１１の破壊が防止されていた。
発明が解決しようとする課題
ところが、上記従来の１個のトランジスタのみて構成さ
れた入力保護構造では、ＥＰＲＯＭの書き込み電源端子
のように、高電圧Ｖ３ （約１２．５Ｖ）が印加され
ている場合、この電圧ｖ３は、トランジスタが電流を流
さなくなるｌ・レイン電圧Ｖ２（約８Ｖ）よりも大きい
ため、外部ノイズが去った後も、曲線ＨのＶＤ−Ｉｓ特
１′Ｉ−に従って、電流Ｉ３を流し続（Ｊるという欠点
を有していた。
れた入力保護構造では、ＥＰＲＯＭの書き込み電源端子
のように、高電圧Ｖ３ （約１２．５Ｖ）が印加され
ている場合、この電圧ｖ３は、トランジスタが電流を流
さなくなるｌ・レイン電圧Ｖ２（約８Ｖ）よりも大きい
ため、外部ノイズが去った後も、曲線ＨのＶＤ−Ｉｓ特
１′Ｉ−に従って、電流Ｉ３を流し続（Ｊるという欠点
を有していた。
本発明は、」二記従来の問題点を解決するもので、電源
端子に印加されろ電Ｌ［−（即ち、ドレイン電圧ＶＤ
）か、高電圧である場合でも、外部ノイズが入ったとき
のみ入力保護トランジスタに肘時的に電流を流すことに
よって、内部回路を保護し、外部ノイズが去った後は、
入力保護Ｉ・ランシスタに、定常的に電流を流すことな
く、内部回路に通常の電圧、及び電流を供給することが
できる入力保護装置を提供Ｊることを目的とする。
端子に印加されろ電Ｌ［−（即ち、ドレイン電圧ＶＤ
）か、高電圧である場合でも、外部ノイズが入ったとき
のみ入力保護トランジスタに肘時的に電流を流すことに
よって、内部回路を保護し、外部ノイズが去った後は、
入力保護Ｉ・ランシスタに、定常的に電流を流すことな
く、内部回路に通常の電圧、及び電流を供給することが
できる入力保護装置を提供Ｊることを目的とする。
課題を解決するだめの手段
この１」的を達成するために、本発明の入力保護装置は
、入力端子が第１のトランジスタのドレインに接続され
、前記第１のトランジスタのゲート及びソースは、第２
のトランジスタのドレインに接続され、前記第２のトラ
ンジスタのゲート及びソースは接地され、前記第１のト
ランジスタ及び前記第２のトランジスタの基板は、それ
ぞれ独立に接地電位で抑えられた構造を有している。
、入力端子が第１のトランジスタのドレインに接続され
、前記第１のトランジスタのゲート及びソースは、第２
のトランジスタのドレインに接続され、前記第２のトラ
ンジスタのゲート及びソースは接地され、前記第１のト
ランジスタ及び前記第２のトランジスタの基板は、それ
ぞれ独立に接地電位で抑えられた構造を有している。
作用
この構造によって、入力端子に印加される電圧が高電圧
である場合でも、外部ノイズが入ったときのみ入力保護
トランジスタに瞬時的に電流を流すことによって内部回
路を保護し、外部ノイズが去った後は、上記入力保護ト
ランジスタに電流を流すことなく、内部回路に、通常の
電圧及び電流を供給することかできる。
である場合でも、外部ノイズが入ったときのみ入力保護
トランジスタに瞬時的に電流を流すことによって内部回
路を保護し、外部ノイズが去った後は、上記入力保護ト
ランジスタに電流を流すことなく、内部回路に、通常の
電圧及び電流を供給することかできる。
実施例
以下、本発明の一実施例入力保護装置について、図面を
参照しながら説明する。第１図はその構成を示す回路図
である。電源端子１が第１のトランジスタのドレイン２
に接続され、第１のトランジスタのゲート３及びソース
４は第２のトランジスタのドレイン６に接続され、第２
のトランジスタのゲート７及びソース８は接地され、第
１のトランジスタ及び第２のトランジスタの基板５。
参照しながら説明する。第１図はその構成を示す回路図
である。電源端子１が第１のトランジスタのドレイン２
に接続され、第１のトランジスタのゲート３及びソース
４は第２のトランジスタのドレイン６に接続され、第２
のトランジスタのゲート７及びソース８は接地され、第
１のトランジスタ及び第２のトランジスタの基板５。
９は、それぞれ独立に、接地点１０の電位て押えられて
いる。
いる。
第１図のように構成された入力保護構造における第１の
トランジスタ、及び第２のトランジスタのｖｏ−ｒｓ特
性は、共に第３図に示した特性を有し、電源端子１には
、電圧Ｖ３ （約１２．５Ｖ）が印加されている。こ
のような状態で、外部ノイズによって、ドレイン電圧Ｖ
旧が急激に］ニガし、ドレイン耐圧Ｖ４ （約１８Ｖ
）を越えると、パンデスルー効果によって、ドレイン２
からソース４に電流が流れる。或は、ドレイン２から基
板５に電流が流れ出すと、基板５の電位が上昇し、基板
５からソース４に電流が流れ、ＮＰＮ型のバイポーラ効
果によって、ドレイン２からソース４−に電流が流れる
。次に、Ｉ・レイン２からソース４に電流が流れること
によって、ソース８が接続された第２のトランジスタの
ドレイン６の電位が」ニガし、ドレイン電圧Ｖ Ｄ ２
かドレイン耐圧ｖ４を越えは、第１のトランジスタが電
流を流すのと同様の原理によって、第２のトランジスタ
ち電流を流す状態となる。即ち、第１のトランジスタの
ドレイン２から、第２のトランジスタの接地されたソー
ス８に電流を流し、内部回路の破壊を防止する外部ノイ
ズが去れば、ドレイン電圧Ｖ旧は、初期の電源電圧Ｖ３
（約１２．５Ｖ）に戻り、このとき、第１．第２の
それぞれのＩ・ランシスタのドレイン・ソース間電圧は
、ｖ３／２となり、電圧Ｖ２ （約８Ｖ）よりも小さ
くなるため、それぞれのｌ・ランシスタにおいて、ドレ
インから基板へ電流が流れなくなり、基板電位も上昇し
なくなる。
トランジスタ、及び第２のトランジスタのｖｏ−ｒｓ特
性は、共に第３図に示した特性を有し、電源端子１には
、電圧Ｖ３ （約１２．５Ｖ）が印加されている。こ
のような状態で、外部ノイズによって、ドレイン電圧Ｖ
旧が急激に］ニガし、ドレイン耐圧Ｖ４ （約１８Ｖ
）を越えると、パンデスルー効果によって、ドレイン２
からソース４に電流が流れる。或は、ドレイン２から基
板５に電流が流れ出すと、基板５の電位が上昇し、基板
５からソース４に電流が流れ、ＮＰＮ型のバイポーラ効
果によって、ドレイン２からソース４−に電流が流れる
。次に、Ｉ・レイン２からソース４に電流が流れること
によって、ソース８が接続された第２のトランジスタの
ドレイン６の電位が」ニガし、ドレイン電圧Ｖ Ｄ ２
かドレイン耐圧ｖ４を越えは、第１のトランジスタが電
流を流すのと同様の原理によって、第２のトランジスタ
ち電流を流す状態となる。即ち、第１のトランジスタの
ドレイン２から、第２のトランジスタの接地されたソー
ス８に電流を流し、内部回路の破壊を防止する外部ノイ
ズが去れば、ドレイン電圧Ｖ旧は、初期の電源電圧Ｖ３
（約１２．５Ｖ）に戻り、このとき、第１．第２の
それぞれのＩ・ランシスタのドレイン・ソース間電圧は
、ｖ３／２となり、電圧Ｖ２ （約８Ｖ）よりも小さ
くなるため、それぞれのｌ・ランシスタにおいて、ドレ
インから基板へ電流が流れなくなり、基板電位も上昇し
なくなる。
このため、第１．第２のトランジスタが、共に電流を流
さなくなる。
さなくなる。
以上のように本実施例によれば、複数トランジスタを直
列に構成することにより、電源電圧か高電圧である場合
でも、外部ノイズが入ったときのみ人力保護１〜ランシ
スタに瞬時的に電流を流すこ七によって内部回路１］を
保護することがてきる。
列に構成することにより、電源電圧か高電圧である場合
でも、外部ノイズが入ったときのみ人力保護１〜ランシ
スタに瞬時的に電流を流すこ七によって内部回路１］を
保護することがてきる。
発明の効果
以上のように、本発明の入力保護装置は、入力端子に印
加される電圧が高電圧である場合でも、外部ノイズが入
ったときのみ、入力保護１ヘランシスタに瞬時的に電流
を流し、外部ノイズか去った後は、上記入力保護トラン
ジスタに定常的に電流を流すことなく、内部回路に、通
常の電圧及び電流を供給することかできるきわめて有効
な入力保護構造を有するものである。
加される電圧が高電圧である場合でも、外部ノイズが入
ったときのみ、入力保護１ヘランシスタに瞬時的に電流
を流し、外部ノイズか去った後は、上記入力保護トラン
ジスタに定常的に電流を流すことなく、内部回路に、通
常の電圧及び電流を供給することかできるきわめて有効
な入力保護構造を有するものである。
第１図は本発明の実施例入力保護装置の回路図、第２図
は従来例入力保護装置の回路図、第３図は従来例の特性
図である。 １・・・・・・電源端子、２，６・・・・・・ドレイン
、３，７・・・・・・ゲーＩ・、４，８・・・・・・ソ
ース、５，９・・・・・基板、１０・・・・・・接地点
、１１・・・・・・内部回路。
は従来例入力保護装置の回路図、第３図は従来例の特性
図である。 １・・・・・・電源端子、２，６・・・・・・ドレイン
、３，７・・・・・・ゲーＩ・、４，８・・・・・・ソ
ース、５，９・・・・・基板、１０・・・・・・接地点
、１１・・・・・・内部回路。
Claims (1)
- 入力端子が第１のＮチャンネル・エンハンスメント・
トランジスタのドレインに接続され、上記トランジスタ
のゲート及びソースは、第２のＮチャンネル・エンハン
スメント・トランジスタのドレインに接続され、上記第
２のトランジスタのゲート及びソースは接地され、上記
第１のトランジスタ及び第２のトランジスタの基板は、
共に接地電位で抑えられた入力保護構造をもつことを特
徴とする入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125488A JPH01205560A (ja) | 1988-02-12 | 1988-02-12 | 入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125488A JPH01205560A (ja) | 1988-02-12 | 1988-02-12 | 入力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205560A true JPH01205560A (ja) | 1989-08-17 |
Family
ID=12326223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3125488A Pending JPH01205560A (ja) | 1988-02-12 | 1988-02-12 | 入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
| US7354813B2 (en) | 2001-09-27 | 2008-04-08 | Samsung Electronics Co., Ltd. | Method for electrostatic discharge protection in integrated circuits |
-
1988
- 1988-02-12 JP JP3125488A patent/JPH01205560A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
| US7354813B2 (en) | 2001-09-27 | 2008-04-08 | Samsung Electronics Co., Ltd. | Method for electrostatic discharge protection in integrated circuits |
| DE10245770B4 (de) * | 2001-09-27 | 2009-01-29 | Samsung Electronics Co., Ltd., Suwon | Ausgangsschaltkreis |
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