TWI308386B - Esd protection circuit with scr structure for semiconductor device - Google Patents

Description

1308386 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置。尤其關於一種設有靜電放電 (electrostatic discharge，ESD)保護電路的半導體裝置，其可保 内部電路免於因ESD應力或施加突波（surge)所造成的破壞^ 【先前技術】

吾人將ESD保護電路納入半導體積體電路内，以便保護内部 電路免受施加於輸入及輸出緩衝襯墊的突波傷害。ESD保護電^ 的習知拓樸之一係使用石夕控整流器(SCR，silic〇n c〇咖Μ咖 的電路拓樸。日本公開專利公報第JR_p2〇〇3_2〇3985A號揭露一 使用SCR的ESD保護f路。_ 1係齡揭露於該專利 ESD保護電路結構的橫剖面圖。 的 ^圖1 _，处蘭_ ESD賴電路具有整錯ρ 1上的SCR區2及觸發電路區3。觸發電路區3係 ，溝隔離师，越〇讀祕滅_層4作為絕緣體而盥$ 區2隔離。 /、 八 係形成於SCR區2内’而N+擴散層6及P+擴散層7 ，成於N型井5的表面部分中。此外，而N+ ^，成於SCR區2在N型井5外的―部^中^擴及=散 擴月欠層7、W擴散層8、及P+擴散層9係藉由s = Μ 緣體而彼此隔離。P+擴散層7、N型井5、 曰T J、，、邑 附近的部分及N+擴散層8係作為具有PNpN結二^板^ $ 而言，字A廣散層7作為SCR的陽極、N月確 而N擴散層8作為其陰極。另一方面 :5，為其基極， 分別作為用以實現至N型井5及p d =擴散層9 觸層。將P+擴散層7連接至用以輸入信號妾連的接 内部電路輸出信號的輸入及輸出(1/〇) 电圖不)及自 P+擴散層9係-起連接至接地端12 /衝襯墊11 ° N擴散層8及 1308386 觸發電路區3係其中在突波施加至1/〇緩衝襯塾n時即開啟 处SCR的觸發電路形成的區域。在示於圖丨的Es ^具有源極及閘極-起連接至接地端12的NM〇體隻= 乍，觸發侧㈣；更精相言，_電型_碰14及;= 5糸形級P型轉縣板丨喊面部分巾。 ΓίΓ型半導體基板1的表面上，而閘極電極^ 2、、、邑、^層16上。閘極電極17 一般包含多晶石夕層i7a及於 夕曰曰石夕層17a上的石夕化層17b。石夕化層17“勺例子包括石夕化二： 匕層姻區15係透過金屬線18而電連接至“ ^。中纟擴政層6，源極區14及閘極電極17係連接至接地端 S?r= 土板包阻rsub連接至接地端12，而其基極 而晶體22的基極係連接至⑽電晶體的集ΐ 曰；ΐ 地端12。關於作為觸發電路使用的NMos電 \N型井電阻Rnw及金屬線18而連接至_ 笔曰曰體21的基極，且其源極及祕係連接至接地端12。

仅犬波電加至1/〇緩衝襯墊11時’顯示於® 1的ESD =電路如下運作以保護内部電路。當突波電 】 νμΓ, s :tr ^ pnp f μ 21 電晶體21因嘛。當酸ΪΓ體 電流透二二= 日^π 田子極术極电流流經基板電阻Rsub時，NPN電 曰曰體22的基極電位因基板電阻Rsub之糕降而增加。當睛^ 1308386 晶體22的基極電位增加時 電晶體22因而開啟。當刪電_電晶體22,該NPn 襯墊11之突波電壓透過νρν θ -竭啟時，施加至I/O緩街 .到保護。 日日體22而放電，内部電路因而受 觸發電壓，;為同時確保高放電能力與低 圖1的ESD保護電路具mu匕隔離。更明確地，顯示於 隔離，則SCR基極的長度，由於SCR與觸發電路

保護電路的放電能力；第二，二2點’如此—來可增加ESD 在顯示於圖i的ESD ^電計可與SCR無關， 這表示顯示於圖1的ESD^ 隨意地加以計晝。 壓兩者。 蒦電路滿足了兩放電能力與低觸發電 【發明内容】 電流=Ϊ:以，保護電路具有下述缺點。因為觸發 大尺廿，m 的汲極電容。nm〇s電晶體η必須具有 NMOS t W 電晶體本身不應被突波賴所破壞。於是， 電容電，__徑上的寄生 a带避免地會艾大。然而，若觸發電流流經的路徑上的客 ^電谷係大電容，當上升電壓脈衝突然地熱。 電路可能會不必要地運作，㈣流入™^^ 極的觸發電流I係由下列方程式所代表： $曰曰體基 I = C (dV/dt)， ’、中觸^電^_ I係與施加至I/Q缓衝襯墊11的 化續t及寄生電容C成正比的增加。若施加至1/0緩衝勺== 的電壓的時間變化dv/dt报大，即使施加至1/0襯墊 電壓位準係在正常範_，祕產生錢發糕。此=== 1308386 g使ESD鱗魏運作，吾緣聽挪_電㈣此種功能 至-ίίίΐ明之ί導體裝置具有：—第—P型半導體區，連接 連接；-第型半導體區，與該第—P型半導體區相 接至一接地端· 區’，第—Μ半導體區相連接並連 連接並連接至—接鮮賴區，與該第二Ρ型半導體區相 至該緩及：；觸發電路，裂配為當—突波施加 發電路係透過—電5元2，，，體及取觸發電流，其中該觸 電阻兀件而連接至該弟一 N型丰導辦r?。 幾乎半導體|置中’觸發電路自身^靜電破壞 區之間二舰與觸發電路 力抑制因觸’根據本發明的半導^裝置有能 路的功能=聰控上的大寄生電容所導致的咖保護電 此可流經路徑上的寄生電容，因 【實施方式] 暸；導=技藝者將明 不限於這些為_目的喊 it元成’且本發明 保護St “半導m置中的 下述方面麵補^ _電路在 尹的N+擴散層6係透過 蒦電路不同。在SCR區2 !5連接。根據本實施例之‘ ^與鳩卿電晶如的沒極區 示於圖1的ESD保護電路的那此之的其餘組成元件係與顯 丨二相同。在本實施例令，包含形成 1308386 於STI層4上面的多晶矽層3 層3化係、用來作為電阻元件31U2^曰曰石夕層％上的石夕化 層、矽化鈷層及矽化鎢層。 物層的例子包括矽化鈦 圖4係顯示根據本實施例 PNP電晶體21的射極和基極斑電元塾"：該突波電壓係透過 U的汲極。若該突波電_太、曰電晶體 發電流自PNP電晶體21的基極 :，13的朋、;貝，接著觸 因而開啟。在PNP電晶體21門啟日I： ，而PNP電晶體21 晶體21的射極流向集極電流從_電 時，NPN電晶體22的A極和^4·電m經基板電阻尺測 增加。在顧電晶“ 才^壓降而 U放電，内部電路因而皮祕係透過刪電晶體 賴電路最餘如下述。既然 連科31與nm〇s電晶體13的祕區Μ ^妾_ NMOS電晶體13自身的靜電破壞 =電=壞幾乎不會發生，減少N廳電晶體13的^_係有可 ί 根據本實施例之esd保護電路中的麵^電晶 於電^因此根據本實施例之ESD保護電路可減少觸 纟路㈣寄生電容。如此可有效抑制ESD保護電路 —具有結構不同於包含多晶韻31a與石夕化廣 叫的多層結構的電阻元件可作為電阻元件31使用。例如，該電 1308386 單-_元件31可由 石夕化鈦層的多層結構。 ％ 70 31可具有包含石夕化鶴層與 然而’應當注意到從簡化制 晶石夕層或多層的多晶石夕層及f乍^^看^子使，-層多 晶石夕層或包含多晶石夕声盘 為電阻凡件3卜當單-層多 時，該電阻元件層係作為電阻元件μ使用 程。 衣枉文仵夕餘，如此一來簡化了製 宜使用在具有多種結構。'然而，不適 3!。換言之，該電阻元“最好係= 廣半散 若擴散電阻係作為電阻元件31 =導巧基板1外面形成。 導 多:心⑽㈣或 低於l.OkQ/sq.。相反地，若該^ ^f片電阻係最好等於或 已施加時難以開啟NM〇s電晶r將變得在突波電魔 内部電路。 '曰曰體13 °如此一來，無法有效地保護 到各式各樣地改變。圖5A 當注意到在圖 接的電阻元件連接點。考子他W與該電阻树3i連 -汲:=二==以=具有 如不於圖5B’由讀0S電晶體33及反向器％触成^用發 10 1308386 :可作為觸發f路使用。聰⑽電晶體33具有錄連接至電阻 3山1縣極連接至接地端12。反向1134係、由串聯連接於電源 鳊35與接地端π之間的pM〇s電晶體3乜與NM〇s電晶體 帝所組成。反向器34的輪出（亦即PMOS電晶體34a與NMOS =體34b的汲極)係連接至NM〇s電晶體％的閘極。反向器34 立勒入(亦即PMOS電晶體3½與NMOS電晶體3仙的閘極)係連 接至電源供應端35。

顯不於圖5B的觸發電路的一特徵為致使ESD保護電路運作 、大波電壓可奴為低電壓，目為NMqS電晶體33並非完全地 j L在裝備有娜賴電路的半導體裝置未開啟電源時，電源 :應端35係在一浮動的狀態，而反向器34的PMOS電晶體34a 二NMOS電曰曰體34b均非完全地開啟。於是，連接至反向器 =端的NMOS電晶體33的閘極係在一浮動的狀態，而NM〇s Ϊΐ體33並非完全地關閉。這使得更容易在施加—具有相對於接 立而12的負極性突波電壓至1/〇緩衝襯墊η時致使ESD保護電 路運作。 … 如示於圖5C，一具有沒極及閘極連接至電阻元件31及源極 連接至接地端12的NMOS電晶體36可作為觸發電路使用。顯示 電路的—特徵為致使ESD保護電路運作的突波電 反可S又疋為低電壓。根據顯示於圖5C的觸發電路，在突波電壓施 加至I/O緩衝襯墊n時該突波電壓係施加至NM〇s電晶體％的 閑極。這使得易於開啟NMOS電晶體36。 丑 带at於圖5C的觸發電路也許可能遭遇高漏電流流MNM0S |曰曰^36的問題。為了避免誠電流_，最好充分地增加nm〇s

• 極長度。而另一個方法’複數個串聯連接的NM0S ί蜀發電路使用’如示於圖5D。圖5D顯示其結構為 兩NMOS %晶體36a及36b串聯連接的觸發電路。每個]^/[〇8電 J體的汲極及閘極係直接或透過另—NMQS電晶體連接至電阻元 件31。每個NMOS電晶體的源極係直接或透過另一 NM〇s電曰 11 1308386 ===二如二於，·j中，0s電晶㈣ 的雜及閘極係直接連接至電阻元件31，而NM〇s電 沒極及閘極係透過NMOS電晶體36a連接至電阻元件3广此外， Ϊ係透過舰⑽電晶體施連接至接地端 而NMOS電曰曰體36b的源極係直接連接至接地端12。 用。顯示於圖5E的觸發電路的—特徵為致使ESD 的突波電壓可設定為低賴。根義示於圖5 的係連接至接地端12， 啊的觸發電路’顯示於圖5Ε的觸發電路也 ^ ίίίM PMQS f Μ 37的問題。為避免此漏 取好充分地增加PM〇s電晶體37的閑極長度。 ，方稷數個串聯連接的PM〇s電晶體可作為觸發電路使用， :不於圖5F。圖5F顯示其結構為兩pM〇s電晶體％及 ί 職電晶體娜係直接或透過另- _s 透ί另一議電晶體連接至接地端12。如示於圖5F = 例中，_S電晶體37a的源極係直接連接至電阻元=5F的章巳 電晶體37b的源極係透過觸電晶體π連接 2 f2^ 37& PMOS t ,θ 接連接至接地^ 而PM〇S電晶體奶的汲極及閑極係直 1, 如示於圖5G，從電阻元件31順向串聯連接至接地i山 個體可作為觸發電路使用。圖5G顯示由串聯 i Ϊ ^，組成的觸發電路。根據顯示於圖5G的觸^ 作的二：Ϊ厭改ΐ複數個電晶體的數目調整致使ESD保護電路運 作的突波緩及流經觸發電路的漏電流。 I电路運 12 1308386 很明顯的 範圍與精神下 本發明不限於上述之實施例，在不背離本發明之 ，可修改與改變上述實施例。 1308386 【圖式簡單說明】 圖1係顯示習知ESD保護電路的結構的橫剖面圖； 圖2係顯示一顯示於圖1的習知ESD保護電路的等效電路的 電路圖； 圖3係顯示根據本發明之一實施例之併入半導體裝置中的 ESD保護電路的結構的橫剖面圖； 圖4係顯示根據本實施例之ESD保護電路的等效電路的電路 圖； 圖5A係顯示觸發電路另一結構的電路圖； ^ 圖5B係顯示觸發電路另一結構的電路圖； 圖5C係顯示觸發電路另一結構的電路圖； 圖5D係顯示觸發電路另一結構的電路圖； 圖5E係顯示觸發電路另一結構的電路圖； 圖5F係顯示觸發電路另一結構的電路圖； 圖5G係顯示觸發電路另一結構的電路圖。 【元件符號說明】 1〜P型半導體基板 2〜SCR區 鲁 3〜觸發電路區 4〜STI層 5〜N型井 6〜N+擴散層 7〜P+擴散層 8〜N+擴散層 9〜P+擴散層 10〜STI層 11〜I/O缓衝襯墊 12〜接地端 14 1308386 13〜NMOS電晶體 14 ~源極區 15〜汲極區 16〜閘極絕緣層 17〜閘極電極 17a〜多晶石夕層 17b〜矽化層 18〜金屬線 21〜PNP電晶體 22〜NPN電晶體 鲁 31〜電阻元件 31a〜多晶石夕層 31b〜矽化層 33〜NMOS電晶體 34〜反向器 34a〜PMOS電晶體與 34b〜NMOS電晶體 35〜電源供應端 36、36a、36b 〜NMOS 電晶體 φ 37、37a、37b -PMOS 電晶體 38a〜38c〜二極體 15

Claims (1)

1308386 十、申請專利範圍： 1· 一種ESD(靜電放電)保護結構，包含： 型;^體區，連接至-緩衝襯墊； 第厂1半導體區，與該第—ρ型半導體區合； -接導體區，與鱗—Ν型半導體_合並連接至 一接轉體區，與糾二？型半導體區齡並連接至 該第觸gi1：^施加至該缓衝襯墊時從 ，簡發電路係透過—電阻元件而連接至娜-N型半 21ί^ϊ^Γ：Εδο(細娜麵，其中， i半^體區、該第'一 Ν别主道_贼r? ^卜卜 導體區及該第二N型半導體區係整合在ί;::二， 阻元件係形成於辭導縣滅外部。Κ體基板上’而该電 3. 如申請專利範圍第2項之ESD(靜電放電)仵^士構 該電阻元件具有包含多晶石夕層的結構幻保I。構，其中， 4. Ιίί，第1項之灣電放電)保護結構，直中， 層所^ _越__於歧於1纖_中層或多 16 1 ·如專Γ範圍第1項之_(靜電放電)保護結構，呈中 S-p型彻區係形成於該N型^中二=， 雜二P型半導體區係屬於該半導體基板之一部g層p形 !3〇8386 區，且 導體基板中之N+ 擴散層 该第型半導體n係形成於該半 6.如申請專利範圍第1至5項中杯_τ5 構，其中， 、 項之ESD(靜電放電)保護結 型半係透過該電阻元件而連接至該第—N 7·如申請專利範圍第6項之ESD(靜電 該丽0s電晶體的_及源極係連接Si中’ 8·如申請專利範圍第6項之咖(靜電放電)保護結構， 該NMOS電晶體的源極係連接至接地端；以及"， 该NMOS電晶體的閘極係透過至少—M〇 電源供應端，且透過至少一 M〇s電晶體而連接至接曰^端。接 9.如申請專利範圍第6項之ESD(靜電放電)保護結構，其中， 型半ϊ S ^ M的驗錢^1阻元件喊接至該第一 N 如^專利範圍第1至5項中任—項之咖(靜電放電)保護結 該觸發電路具有其源極係透過該電阻元件連 型半導的PMQSfM。 ㈣至私N 11.如申請專利範圍第1〇項之ESD(靜電放電)保護結構，其中， 該PMOS電晶體的閘極係透過該電阻元件而連接至該 型半導體區。 17 1308386 12.如申請專利範圍第10項之ESD(靜電放電)保護結構，其中， s玄PMOS電晶體的閘極係連接至其;;：及極；且 該PMOS電晶體的該汲極係直接地或透過另一 pM〇s雷曰 而連接至接地端。 ％曰曰 專利範圍第1至5項中任一項之ESD(靜電放電)保護結 個二S發電路具有自讀電阻元件順向串聯連接至接地端的複數

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