TWI474465B - Integrated silicon - controlled rectifier bipolar transistor circuit - Google Patents

Description

整合矽控整流器雙極電晶體電路

本發明係與靜電放電防護電路的保持電壓調整技術有關，旨在提供一種能夠在互補金氧半製程中，具備高於操作電壓之保持電壓的整合矽控整流器雙極電晶體電路。

近年來，先進半導體技術隨著時間演進，使得靜電放電防護更加困難處理。在積體電路上橫向矽控整流器(lateral silicon-controlled rectifier，lateral SCR)是一般認為最有效的靜電放電防護元件，因為比較其他防護元件有著較優越的靜電放電故障臨界值。然而，它的保持電壓(holding voltage，V_H)較內部電路提供的操作電壓更低，因此在IC一般操作期間，I/O區域周圍的外部雜訊容易觸發矽控整流器進入栓鎖(latchup)事件，這時栓鎖事件會導致積體電路動作故障或是永久性毀壞。而應用在高電壓製程技術的靜電防護元件，因為提供較高的操作電壓，將進一步更嚴重地惡化栓鎖風險。

因此，近來產學界轉變專注在發展以SCR為基礎的靜電放電防護元件/電路，以同時具有健全靜電放電性能和 改善栓鎖免疫力兩者為目標。

改善栓鎖免疫的基本準則是盡可能增加保持電壓位準並且超過電源電壓以達到免除栓鎖狀態。最簡單改善方法是增加陽極到陰極的間距，直接地增加電阻性電壓落在這橫越間距上；或者減少寄生雙極性接面電晶體(Bipolar Junction Transistor，BJT)射極面積或在射極串聯二極體以調整射極接面注入效果，另一方法是調整well/substrate旁路電阻，此外SCR結構底下增加埋藏N層亦可實現較高保持電壓。

另一概念方法是增加保持點電流(holding current)超過最低栓鎖觸發電流而不是調整保持電壓。調整外部分流電阻和應用有效well/substrate連結佈局技術，基極-射極電阻可顯著減少，因此SCR要求更多well/substrate電流才會達到栓鎖狀態。

到目前為止這些新的發展在標準技術下仍然只能讓保持電壓維持在5V左右，文獻仍然缺乏讓保持電壓比5V更高的合適方法，現今大多的研究成果只有傳輸線脈衝(Transmission Line Pulse/TLP)模式而不是直流(DC)的數據結果。

目前已知在不同時間測試波形可能得到不同的電氣特性，而對於栓鎖免疫力評價因為其屬於DC特性，應做適當的DC等級量測，因此對於IC在一般操作期間的栓鎖免疫和在靜電放電打擊期間有著健全靜電防護，理想上是非常需 要同時有較高的DC保持電壓和較低TLP保持電壓。

如第一圖一習用橫向SCR的元件結構橫切面圖和等效電路圖、第二圖一習用具有浮接P⁺擴散區域的整合矽控整流器雙極電晶體(SCR-incorporated BJT)的元件結構橫切面圖和等效電路圖、第三圖一習用具有浮接N⁺擴散區域的SCR-incorporated BJT的元件結構橫切面圖和等效電路圖所示，原則上SCR可視為聯結兩個雙極性PNP和NPN電晶體如(第一圖所示)，PNP電晶體組成是由P⁺陽極作為射極，N型井作為基極和在P型基底的P型井作為集極，NPN電晶體組成是由N⁺陰極作為射極，P型井作為基極和N型井作為集極。

其次，SCR-incorporated BJT是從矽控整流器演變而來(如第二圖及第三圖)所示，SCR-incorporated BJT與矽控整流器的差異僅僅在於其浮接P⁺/N⁺擴散區域，就像是將一般標準SCR的P⁺陽極/N⁺陰極連線斷路形成一浮接P⁺/N⁺擴散區域。

例如，第二圖之SCR-incorporated NPN BJT，此NPN元件僅由P型基板裡的N⁺陰極為射極端，以N-well為集極，裡面添加一浮接P⁺擴散區域所組成。此等效電路是整合PNPN SCR的部分與另一NPN BJT部分並聯。此整合SCR部份可進一步視為由浮接P⁺擴散區域/N-well/N⁺陽極形成的逆偏二極體串聯寄生整合SCR。

原則上，標準橫向SCR擁有優秀ESD防護性能， 但事實上是運用它所擁有的栓鎖特性才達到傑出的ESD防護性能，當在晶片一般操作下，這特性會容易使標準SCR觸發進入栓鎖情況，故在非ESD狀態下特別考慮它的栓鎖免疫力，如果SCR想要達到完全免除栓鎖，則需要比操作電壓更高的保持電壓。在SCR-incorporated BJT中，浮接P⁺/N⁺擴散區域的目的是使內部的整合SCR陽極/陰極斷路，因此整合SCR的部份幾乎不會觸發或啟動，使得保持電壓提升並確寶增強栓鎖免疫力。在這SCR-incorporated BJT中其關於ESD主要的元件設計參數為介於陽極/陰極和浮接P⁺/N⁺擴散區域的間距L，以及浮接P⁺/N⁺擴散區域的寬度W。當浮接P+擴散區域的寬度W增加時，靜電防護強度也會提升；間距L增加將使靜電防護強度減少，而且寬度W增加或間距L減少也會有較低的V_H值。

有鑑於此，本發明即在提供一種能夠在互補金氧半3.3V電壓製程中，具備高於操作電壓之保持電壓的整合矽控整流器雙極電晶體電路，為其主要目的者。

為達上述目的，本發明之整合矽控整流器雙極電晶體電路，基本上係由含浮接P⁺擴散區域或浮接N⁺擴散區域的雙極電晶體結構，與作為開關的金氧半電晶體閘極覆蓋前述浮接區域所構成，另外閘極進一步與電阻電容電路耦合；整合矽控整流器雙極電晶體其設計參數為陽極/陰極和浮接P⁺/N⁺擴散區域間距L，以及浮接P⁺/N⁺擴散區域的寬度W，依 據靜電打擊或正常操作情況以決定導通金氧半開關與否調整增加減短浮接擴散區域寬度W。

如此可藉由調整在此電路中MOS的通道長度和它的汲源極範圍尺寸，得到足夠的靜電強健度和免除栓鎖的保持電壓。

依據上述主要技術特徵，所述整合矽控整流器雙極電晶體電路，係以P型基板裡的N⁺陰極為NPN元件的射極端；P型基板裡的P⁺陰極為基極端；以N-well中的N⁺陽極為集極；然後N-well中裡面添加二個浮接P⁺擴散區域，其次再以作為開關的P型金氧半電晶體閘極覆蓋前述二個浮接區域中央所構成，另外閘極進一步與電阻電容電路耦合，在靜電放電時，陽極端輸入特殊暫態波形狀態下以導通開關調整增加P⁺浮接擴散區域長度；在正常直流操作時，陽極端輸入直流電源電壓情況下切斷開關調整減短P⁺浮接擴散區域長度。

依據上述主要技術特徵，所述整合矽控整流器雙極電晶體電路，係以N-well中的P⁺陽極為PNP元件的射極端；以N-well中的N⁺為基極端；以P型基板裡的P⁺陰極為集極；然後P型基板裡面添加二個浮接N⁺擴散區域，其次再以作為開關的N型金氧半電晶體閘極覆蓋前述二個浮接區域中央所構成，另外閘極進一步與電阻電容電路耦合，在靜電放電狀態下以導通開關調整增加N⁺浮接擴散區域長度；在正常直流操作情況下切斷開關調整減短N⁺浮接擴散區域長度。

具體而言，本發明之整合矽控整流器雙極電晶體電路係可以產生下列功效：

1.可藉以控制電路的佈局最佳化。

2.能夠得到較高的DC保持電壓和較低TLP保持電壓，以使DC操作期間運作接近整合矽控整流器之雙極電晶體具有拴鎖免疫力。

3.在靜電放電期間運作接近矽控整流器以獲得較好防護性能狀態。

第一圖係為一習用橫向SCR的元件結構橫切面圖和等效電路圖。

第二圖係為一習用具有浮接P⁺擴散區域的SCR-incorporated BJT的元件結構橫切面圖和等效電路圖。

第三圖係為一習用具有浮接N⁺擴散區域的SCR-incorporated BJT的元件結構橫切面圖和等效電路圖。

第四圖係為本發明第一實施例具有PMOS開關之整合矽控整流器雙極電晶體電路(SCR-incorporated BJT電路)橫切面圖和等效電路圖。

第五圖係為本發明第二實施例具有NMOS開關之整合矽控整流器雙極電晶體電路(SCR-incorporated BJT電路)橫切面圖和等效電路圖。

第六圖TLP量測50μm總元件寬度的I-V曲線圖。

第七圖DC量測I-V曲線圖。

第八圖每單位寬度I_t2和間距長度L之間的關係圖。

第九圖每單位寬度HBM ESD等級和間距長度L之間的關係圖。

第十圖保持電壓與間距長度L之間的關係圖。

本發明之特點，可參閱本案圖式及實施例之詳細說明而獲得清楚地瞭解。

本發明係揭露一種針對靜電放電防護電路的保持電壓調整技術，其發展重點是控制電路的佈局最佳化方法，得到較高的DC保持電壓和較低TLP保持電壓，以使DC操作期間運作接近整合矽控整流器之雙極電晶體具有拴鎖免疫力，另外在靜電放電期間運作接近矽控整流器以獲得較好防護性能狀態。

如第四圖本發明第一實施例具有PMOS開關之整合矽控整流器雙極電晶體電路(SCR-incorporated BJT電路)橫切面圖和等效電路圖、第五圖本發明第二實施例具有NMOS開關之整合矽控整流器雙極電晶體電路(SCR-incorporated BJT電路)橫切面圖和等效電路圖所示，本發明之整合矽控整流器雙極電晶體電路(SCR-incorporated BJT電路)，基本上係由含浮接P⁺擴散區域或浮接N⁺擴散區域的雙極電晶體結 構，與作為開關的金氧半電晶體閘極覆蓋前述浮接區域所構成，另外閘極進一步與電阻電容電路耦合；整合矽控整流器雙極電晶體其基本設計參數為陽極/陰極和浮接P⁺/N⁺擴散區域間距L，以及浮接P⁺/N⁺擴散區域的寬度W，依據靜電打擊或正常操作情況以決定導通金氧半開關與否調整增加減短浮接擴散區域寬度W。

在第四圖所示之實施例中，所述整合矽控整流器雙極電晶體電路，係以P型基板裡的N⁺陰極為NPN元件的射極端；P型基板裡的P⁺陰極為基極端；以N-well中的N⁺陽極為集極；然後N-well中裡面添加二個浮接P⁺擴散區域，其次再以作為開關的P型金氧半電晶體閘極覆蓋前述二個浮接區域中央所構成，另外閘極進一步與電阻電容電路耦合，在靜電放電時，陽極端輸入特殊暫態波形狀態下以導通開關調整增加P⁺浮接擴散區域長度；在正常直流操作時，陽極端輸入直流電源電壓情況下切斷開關調整減短P⁺浮接擴散區域長度。

在第五圖所示之實施例中，所述整合矽控整流器雙極電晶體電路，係以N-well中的P⁺陽極為PNP元件的射極端；以N-well中的N⁺為基極端；以P型基板裡的P⁺陰極為集極；然後P型基板裡面添加二個浮接N⁺擴散區域，其次再以作為開關的N型金氧半電晶體閘極覆蓋前述二個浮接區域中央所構成，另外閘極進一步與電阻電容電路耦合，在靜電放電時，陽極端輸入特殊暫態波形狀態下以導通開關調整增加N⁺ 浮接擴散區域長度；在正常直流操作時，陽極端輸入直流電源電壓情況下切斷開關調整減短N⁺浮接擴散區域長度。

原則上，上揭第四圖及第五圖之電路係具有1個P/N-MOSFET開關埋藏在寄生NPN/PNP BJT的N/P型基座內，同時也有外部RC電路與P/N-MOSFET的閘極連結。P/N-MOSFET的源極和汲極是浮接的，因此電路中這些源極和汲極是相當於先前習用SCR-incorporated BJT的浮接P⁺擴散區域/N⁺擴散區域，N⁺陽極/P⁺陰極與這兩種浮接P⁺/N⁺擴散區域會像是逆偏二極體埋藏在N型井/P型基座，並且在第四圖及第五圖之等效電路中連結到PNP/NPN電晶體射極。

再者，第四圖及第五圖所揭露之電路，具有浮接擴散區域的BJT關於ESD特性的主要元件設計參數是介於陽極和浮接P⁺/N⁺擴散區域的間距L，和浮接P⁺/N⁺擴散區域的寬度W，具有L=0和W=4μm的SCR-incorporated BJT原型是發展SCR-incorporated BJT電路的基礎，這種電路是製作在0.18μm高電壓3.3V CMOS製程中，如第四圖及第五圖所示，標準橫向SCR和具有P/NMOS開關SCR-incorporated BJT電路兩者有著總元件寬度50μm，浮接P/N-MOSFET的源極和汲極的寬度是4μm，閘極通道長度Lg是0.4~3μm。

如前所述，標準橫向SCR擁有優秀ESD防護性能，但事實上是運用它所擁有的栓鎖特性才達到傑出的ESD防護性能，當在晶片一般操作下，這特性會容易使標準SCR 觸發進入栓鎖情況，因為前述原因，本發明主要在非ESD狀態下特別考慮它的栓鎖免疫力，如果SCR想要達到完全免除栓鎖，那麼需要比操作電壓較高的保持電壓，在電源供應1.8V下，操作電壓幾乎與SCR保持電壓相等，所以不易觸發進入栓鎖，在電源供應3.3V下使SCR達到完全免除栓鎖更加困難，亦即本發明主要考慮電源供應3.3V下的電路結構佈局設計為目標。

在先前習用之SCR-incorporated BJT案例中，浮接擴散區域的目的是使內部的整合SCR陽極/陰極斷路，因此整合SCR幾乎不會觸發或啟動，使得保持電壓提升和確定增強栓鎖免疫力。本發明進一步在類似元件上安裝P/N-MOSFET開關並且在其閘極耦合RC電阻電容電路，RC電路可扮演濾波器角色，它有低通或是高通濾波的能力，以辨識ESD特殊暫態脈衝波形、栓鎖或是其它不同的雜訊。因此RC電路會根據ESD特殊暫態波形狀態或是一般IC操作時陽極端輸入直流電源電壓情況控制ESD元件觸發與否，達到最終的目的權衡ESD防護能力和栓鎖免疫力，所以電路ESD防護能力可能部分減弱，但是一般操作情況會容易免除栓鎖狀態。

如第六圖所示，首先使用TLP來量測I-V曲線和萃取二次崩潰點電流(I_t2)，在此圖中ESD防護電路的I-V曲線為了對照起見增加了NMOSFET的數據，它的原始尺寸是W/L=360/0.35μm而圖中其I-V數據是轉換成等效50μm元件寬 度之對應值，也就是說，為了相同等效元件寬度對照將在N-MOSFET的各個對應電流值乘上50/360因數再與其他I-V數據比較。其次，如第七圖所示，使用直流電源測量單元以測量DC保持電壓值。在單純的SCR-incorporated BJT其關於ESD主要的元件設計參數為介於陽極/陰極和浮接P⁺/N⁺擴散區域的間距L，以及浮接P⁺/N⁺擴散區域的寬度W。當浮接P⁺擴散區域的寬度W增加，I_t2和HBM電壓值也會提升；間距L增加將使I_t2和ESD臨界值減少，並且寬度W增加或間距L減少也會有較低的V_H值，因此ESD防護能力與浮接P⁺擴散區域寬度W是線性增加的，閘極耦合電阻電容之PMOS/NMOS開關利用靜電放電狀態下調整增加W值來提高SCR-incorporated BJT電路的I_t2和V_H值性能，當ESD打擊到此電路時，ESD脈衝將旁路掉RC電路的電容，使得埋藏在BJT的PMOS/NMOS的閘極電壓短路到地端/提昇上來，因此確定閘源極電壓|V_gs|>|V_tpn|臨界電壓，使得P/NMOS上產生通道來啟動導通，通道連結P/NMOS的汲極和源極，這可視為之前具有L=0及W=4μm尺寸的基礎SCR-incorporated BJT現在擁有非常寬的浮接P⁺/N⁺擴散區域W。

請同時配合參照第八圖所示，具有P/NMOS開關的SCR-incorporated BJT電路每單位μm的I_t2，相較於先前習用SCR-incorporated BJT(第二圖所示)高出許多。根據第九圖之量測數據明顯顯示出，當L增長時基礎SCR-incorporated BJT的人體模式靜電放電(ESD Human-body model/HBM)電壓值是下降很多的，這是因為基礎SCR-incorporated BJT在具有淺溝渠隔離(Shallow trench isolation，STI)的0.18μm技術中發展，STI有效區域隔離尺寸是較長，這也是較長於具有P/NMOSFET開關SCR-incorporated BJT電路其開關通道長度，因此在0.18μm技術中製成基礎SCR-incorporated BJT結構的間距離L是非常長。所以預期的ESD性能是較低，具有PMOS開關的SCR-incorporated BJT電路HBM比基礎SCR-incorporated BJT大約是提高5.7-6.7倍，而I_t2方面大約是11.3%-84%較優於基礎SCR-incorporated BJT。

另一方面，當我們在P型基底設計陰極端時，在先前習用SCR-incorporated PNP BJT結構和具有NMOS開關SCR-incorporated BJT電路(第三圖所示)，也有相同的I_t2和ESD/HBM性能趨勢(如第七圖及第八圖所示)，本發明之整合矽控整流器雙極電晶體電路(SCR-incorporated BJT電路)較優秀於先前習用SCR-incorporated BJT NPN的I_t2和ESD/HBM能力，I_t2約為是3.5-4.6倍和ESD/HBM約為6.7-13.3倍。

本發明具有PMOS/NMOS開關的整合矽控整流器雙極電晶體電路SCR-incorporated BJT電路，其DC保持電壓可達到高於最大操作電壓3.6V的目標(如第十圖所示)，這改善了橫向SCR在一般操作情況容易進入栓鎖的主要缺陷，相較於先前習用SCR-incorporated NPN/PNP BJT也有非常高、大約 15.6V-15.8V的DC保持電壓而沒有驟回行為曲線，它們的I_t2和ESD/HBM性能就不足以提供健全ESD防護能力。並可以獲得較高保持電壓3.6V-10.5V的完全栓鎖免疫力，況且此電路仍有非常好的ESD/HBM性能且最佳化條件甚至超過8KV，這表示它有足夠強健ESD防護臨界值。

本發明之整合矽控整流器雙極電晶體電路(SCR-incorporated BJT電路)與另一3.3V W/L=360/0.35μm閘極接地的NMOSFET比較，由於它廣闊寬度尺寸，NMOFET每單位μm的ESD臨界值和I_t2性能是全部中最低，本發明之整合矽控整流器雙極電晶體電路(SCR-incorporated BJT電路)在ESD/HBM和I_t2兩者能力上優於閘極接地NMOSFET 4到8倍。再者，良好操作SCR-incorporated BJT電路其關鍵要素在於浮接P⁺/N⁺擴散區域，在基底寄生BJT承受較大部分的ESD電流傳導，而整合SCR與逆偏二極體串聯結構則主導高保持電壓的特性。

與先前習用技術相較，本發明所揭露之整合矽控整流器雙極電晶體電路，確實具備可藉以控制電路的佈局最佳化、能夠得到較高的DC保持電壓和較低TLP保持電壓，以使DC操作期間運作接近整合矽控整流器之雙極電晶體具有拴鎖免疫力，以及在靜電放電期間運作接近矽控整流器以獲得較好防護性能狀態等優點。

如上所述，本發明提供一較佳可行之整合矽控整流器雙極電晶體電路，爰依法提呈發明專利之申請；本發明 之技術內容及技術特點巳揭示如上，然而熟悉本項技術之人士仍可能基於本發明之揭示而作各種不背離本案發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。

Claims (3)

1. 一種整合矽控整流器雙極電晶體電路，係由含浮接P⁺擴散區域或浮接N⁺擴散區域的雙極電晶體結構，與作為開關的金氧半電晶體閘極覆蓋前述浮接區域所構成，另外閘極進一步與電阻電容電路耦合；以及，設計參數為陽極/陰極和浮接P⁺/N⁺擴散區域間距L，以及浮接P⁺/N⁺擴散區域的寬度W，依據靜電打擊時陽極端輸入特殊暫態波形或正常操作時陽極端輸入直流電源電壓情況以決定導通金氧半開關與否調整增加減短浮接擴散區域寬度W，藉由調整在此電路中MOS的通道長度和它的汲源極範圍尺寸，得到足夠的靜電強健度和免除栓鎖的保持電壓。
2. 如申請專利範圍第1項所述之整合矽控整流器雙極電晶體電路，其中，該整合矽控整流器雙極電晶體電路，係以P型基板裡的N⁺陰極為NPN元件的射極端；P型基板裡的P⁺陰極為基極端；以N-well中的N⁺陽極為集極；然後N-well中裡面添加二個浮接P⁺擴散區域，其次再以作為開關的P型金氧半電晶體閘極覆蓋前述二個浮接區域中央所構成，另外閘極進一步與電阻電容電路耦合，在靜電放電時陽極端輸入特殊暫態波形狀態下以導通開關調整增加P⁺浮接擴散區域長度；在正常直流操作時陽極端輸入直流電源電壓情況下切斷開關調整減短P⁺浮接擴散區域長度。
3. 如申請專利範圍第1項所述之整合矽控整流器雙極電晶體電路，其中，該整合矽控整流器雙極電晶體電路，係以N-well中的P⁺陽極為PNP元件的射極端；以N-well中的N⁺為基極端；以P型基板裡的P⁺陰極為集極；然後P型基板裡面添加二個浮接N⁺擴散區域，其次再以作為開關的N型金氧半電晶體閘極覆蓋前述二個浮接區域中央所構成，另外閘極進一步與電阻電容電路耦合，在靜電放電時陽極端輸入特殊暫態波形狀態下以導通開關調整增加N⁺浮接擴散區域長度；在正常直流操作時陽極端輸入直流電源電壓情況下切斷開關調整減短N⁺浮接擴散區域長度。