JPH04145652A - 静電保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は特にモノリシックＩＣ端子に接続されるトラ
ンジスタのベース、エミッタ間接合、あるいはゲート、
ソース間をサージ電圧から保護する静電保護回路に関す
る。

（従来の技術） 第９図に従来の静電保護回路の構成を示す。

端子１０１にはダイオード１０２のカソード、ダイオ−
ド１０３のアノード、トランジスタ１０４のエミ・ンタ
が接続されている。トランジスタ１０４のエミッタは抵
抗１０５を介して接地電圧ＧＮＤに接続されている。一
方、トランジスタ１０４のコレクタは電源電圧Ｖ。０に
接続され、ベースは他回路と接続されている。

端子１０１から負のサージ電圧が入力されるとする。こ
の場合、端子１０１と接地電圧ＧＮＤとの間に接続され
るダイオード１０２によりサージ電圧が吸収される。端
子１０１から正サージ電圧が入力されるとする。この場
合、端子１０１と電源電圧Ｖ。０との間に接続されるダ
イオード１０３によりサージ電圧が吸収される。このよ
うにして、トランジスタ１０４のベース、エミッタ間ジ
ャンクションを保護する。

上記第９図の回路においてＩＣ内の周辺を考慮した等価
回路を第１０図に示す。トランジスタ１０４のベースは
ＩＣ内では他回路に接続されているため、任意のインピ
ーダンスＺ１を介し、ＧＮＤに接続されていると考えら
れる。同様に電源ライン１０８にも外部電源のインピー
ダンスＺ２の他、ＩＣ内でも種々のインピーダンスが接
続されているが、これらをまとめてインピーダンスＺ３
とすると電源ライン１０６・も２２，２．を介してＧＮ
Ｄに接続されているものと考えられる。

いま、端子１０１に負のサージ電圧が印加される時、端
子１０１の電位がＧＮＤのレベルよりもダイ。

オード１０２の順方向電圧７０分たけ下がると、ダイオ
ード１０２が導通する。これにより、サージ電流は主に
ダイオード１０２に流れ、接地電圧ＧＮＤＮイーピーダ
ンスＺ１−トランジスタ１０４のベース、エミッタ一端
子１０１の回路系にはほとんどサージ電流は流れない。

一方、端子１０１に正のサージ電圧が印加される時につ
いて説明する。外部電源のインピーダンスＺ２が小さい
場合、サージ電流はダイオード１０３、インピーダンス
２２，２．を介し、接地電圧ＧＮＤに抜ける。小さいイ
ンピーダンスＺ２のために端子１０１とＧＮＤとの間に
は、はぼダイオード１０３の順方向電圧しか発生しない
。この経路内にインピーダンスＺ、及びトランジスタ１
０４のエミッタ、ベース間があるため、トランジスタ１
０４のエミッタ、ベース間はブレイクダウンせず、サー
ジ電流はダイオード１０３の導通により抜ける。

このようにトランジスタ１０４のベース、エミ・フタ間
ジャンクションは保護されるのであるが、正のサージ電
圧で外部電源のインピーダンスＺ２が大きな時には問題
が生じる。特に電源がオーブン状態の場合などはサージ
電流がダイオード１０３、インピーダンス２．を介して
流れる。端子ｌｏｔとＧＮＤとの間にはダイオード１０
３の順方向電圧に加えて（インピーダンスＺ３）Ｘ（サ
ージ電流）の電圧が発生する。

この電圧がインピーダンスＺ１からトランジスタ１０４
のエミッタ、ベース間回路系に印加されるためトランジ
スタ１０４のエミッタ、ベース間がブレイクダウンし、
破壊に至るという恐れがある。

（発明が解決しようとする課題） このように従来技術では、外部電源のインピーダンスす
なわち電源ラインに接続されるインピダンスにより、サ
ージに対する保護効果が影響を受け、サージ保護用のダ
イオードが本来の機能を果たさなくなるという欠点があ
る。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源ラインのインピーダンスにより
、その保護機能が劣化しないサージ保護回路を提供する
ことにある。

［発明の構成コ （課題を解決するための手段） この発明の静電保護回路は、ＩＣを構成する半導体基板
内に設けられ外部端子と接続を持つトランジスタと、前
記ＩＣを構成する半導体基板内に選択的に形成された第
１導電型の島状領域と、前記島状領域内に設けられ前記
トランジスタの制御電極に接続されたＩＣの正常な回路
動作に寄与しない第２導電型の第１の拡散領域と、前記
島状領域内に設けられ前記トランジスタの電流通路の一
端に接続されたＩＣの正常な回路動作時に寄与しない、
またはＩＣの正常な回路動作時に抵抗素子として寄与す
る第２導電型の第２の拡散領域と、前記島状領域内に設
けられたこの島状領域を所定の電位に保持する電圧印加
領域とを具備し、前記電圧印加領域を制御端とし前記第
１拡散領域と第２の拡散領域が電流通路として作用する
寄生バイポーラトランジスタを形成したことを特徴とし
ている。

（作　用） この発明では、外部端子からサージ電圧が印加されたと
きに寄生バイポーラトランジスタにより、トランジスタ
の制御端子と電流通路の一端をショートさせサージ保護
を達成する。この寄生バイポーラトランジスタは電源ラ
インからの所定の電位が制御端子に与えられているだけ
でよく、電源ラインに接続されるインピーダンスにより
サージ電圧保護機能が影響を受けることがない。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明の一実施例によるＩＣ内の静電保護回
路の構成を示す回路図である。

端子１１はダイオード１２のカソード及びＮＰＮトラン
ジスタ１３のエミッタに接続されると共にＰ型拡散領域
１４に接続される。一方、トランジスタ１３のコレクタ
は電源（Ｖ　ｃｃ）端子１５に接続され、ベースはＰ型
拡散領域１６に接続されると共に他回路に接続される。

上記Ｐ型拡散領域１４．１６はＮ型の抵抗島領域１７内
に形成されている。この抵抗島領域１７の電圧印加領域
１８は電源（Ｖ　ｃｃ）ライン１９に接続されている。

また、ダイオード１２のアノードは接地（ＧＮＤ）端子
２０に接続される。

上記第１図の回路においてＩＣ内の周辺を考慮した等価
回路を第２図に示す。トランジスタ１３のベースはＩＣ
内では他回路に接続されているため、任意のインピーダ
ンスＺ１を介し、ＧＮＤに接続されていると考えられる
。電源端子１５には外部電源のインピーダンスＺ２が接
続されＺ２はＧＮＤ端子２０に接続される。また、ＩＣ
内部で電源ライン１９に接続されるインピーダンスを２
３とする。

さらに、Ｎ型の抵抗島領域１７内におけるＰ型拡散領域
１６、電圧印加領域１８、Ｐ型拡散領域１６は寄生ＰＮ
Ｐトランジスタ２１を形成する。すなわち、Ｐ型拡散領
域１６がコレクタ、電圧印加領域１８がベース、Ｐ型拡
散領域１６がエミッタとして働く。また、Ｐ型拡散領域
１Ｂは抵抗２２を形成し、インピーダンスＺ４を介して
（または直接に）接地されている。

第２図において、端子１１に正のサージ電圧が印加され
た場合について説明する。端子１１がサージ電圧により
、電源端子１５の電位から寄生ＰＮＰ　トランジスタ２
工のオン電圧ＶＢ！たけ上がると寄生トランジスタ２１
はオンする。サージ電流Ｉｓは図中破線のように端子１
１から寄生トランジスタ２１のコレクタ側へと流れ、イ
ンピーダンスＺ１を介してＧＮＤに逃げる。インピーダ
ンスＺ１が大きいとき、またサージ電流Ｉｓが大きいと
きには、インピーダンスＺ１に生ずる電圧（Ｚ、Ｘｌ５
）により寄生トランジスタ２１が飽和する。これにより
、トランジスタ１３のベース、エミッタをショートさせ
、かつサージ電流Ｉｓを吸収するので、トランジスタ１
３のベース−エミッタ間接合を確実に保護する。

また、電源ライン１９には寄生トランジスタ２１のベー
ス電流だけ流れればよく、サージ電流は主に寄生トラン
ジスタ２１が吸収することがら、従来のように電源ライ
ン１９のインピーダンスにより保護効果が影響を受ける
ことはない。また、＋側のサージ保護用のダイオード（
第９図の１０３）が省略できるという利点がある。

なお、負のサージ電圧が印加された場合については従来
と同様であり、サージ電流は主にダイオード１２に流れ
、ＩＣの回路系は保護される。

このような構成によれば、電源う′インに接続されるイ
ンピーダンスによりサージ電圧保護機能が影響を受ける
ことなく、寄生素子によりサージ保護が達成できる。

第３図はこの発明の第１の応用例であり、端子１１がト
ランジスタ１３のベースに接続された場合の構成を示す
。第１図と同一箇所には同一符号を付して説明は省略す
る。トランジスタエ３のベースに印加される正のサージ
電圧はサージ電流として寄生トランジスタ３１が吸収す
る。すなわち、エミッタとしてのＰ型拡散領域１６、Ｎ
型電圧印加領域１８でＶＣＣに接続されるベースとして
のＮ型の抵抗島領域１７、コレクタとしてのＰ型拡散領
域１４によりサージ電流をＧＮＤに吸収させる。

第４図はこの発明の第２の応用例であり、第１図の構成
の回路において、ＮＰＮ　）ランジスタ１３をＰＮＰト
ランジスタ４１に変更した場合を示す。

端子１１に負のサージ電圧が印加されれば、サージダイ
オード１２が働き、端子１１に正のサージ電圧が印加さ
れれば、寄生ＰＮＰ　）ランジスタ４２によりトランジ
スタ４１のベース、エミッタ間をショートさせ、かつサ
ージ電流をＧＮＤに吸収する。これにより、トランジス
タ４１のベース・エミッタ間接合を確実に保護する。

第５図はこの発明の第３の応用例であり、第３図の構成
の回路において、ＮＰＮトランジスタ１３をＰＮＰ　）
ランジスタ５１に変更した場合を示す。

端子１１に負のサージ電圧が印加されれば、サージダイ
オード１２が働き、端子１１に正のサージ電圧が印加さ
れれば、寄生ＰＮＰ　トランジスタ５２によりトランジ
スタ５１のベース、エミッタ間をショートさせ、かつサ
ージ電流をＶＣＣに吸収する。これにより、トランジス
タ５１のベース昏エミッタ間接合を確実に保護する。

第６図はこの発明の第２の実施例を示す回路図であり、
複数の端子を保護する構成である。一端が複数のＮＰＮ
　トランジスタ６１の各ベースにそれぞれ接続された各
端子６２のもう一端はＮ型の抵抗島領域６３内の各Ｐ型
拡散領域６４にそれぞれ対応して接続されている。一端
が上記複数のＮＰＮ　トランジスタ６１のエミッタにそ
れぞれ接続された各端子６５のもう一端はＮ型の抵抗島
領域６３内の各Ｐ型拡散領域６６にそれぞれ対応して接
続されている。

この抵抗島領域６３は電圧印加領域６７によって電源（
Ｖ　ｃｃ）ライン６８に接続されている。複数の各端子
６２．６５において、いずれの端子にサージ電圧が印加
されても、対応する寄生ＰＮＰトランジスタ６９が働き
、トランジスタ６１のベース、エミッタ間をショートさ
せ、トランジスタ６１を保護する。

第７図は第６図の応用例を示す回路図であり、第６図の
構成の回路において、ＮＰＮトランジスタ６１をＰＮＰ
トランジスタ７１に変更した場合を示す。一端が複数の
ＰＮＰ　トランジスタ７１の各ベースにそれぞれ接続さ
れた各端子７２のもう一端はＮ型の抵抗島領域７３内の
各Ｐ型拡散領域７４にそれぞれ対応して接続されている
。一端が上記複数のＰＮＰ　）ランジスタフ１のエミッ
タにそれぞれ接続された各端子７５のもう一端はＮ型の
抵抗島領域７３内の各Ｐ型拡散領域７６にそれぞれ対応
して接続されている。この抵抗島領域７３は電圧印加領
域７７によって電源（Ｖ　ｃｃ）ライン７８に接続され
ている。

複数の各端子７２．７５において、いずれの端子にサー
ジ電圧が印加されても、対応する寄生ＰＮＰトランジス
タ７９が働き、トランジスタ７１のベース。

エミッタ間をショートさせ、トランジスタ７１を保護す
る。

第８図はこの発明の第３の実施例を示す回路図であり、
ブツシュ争プル型の出力トランジスタの静電保護回路の
構成である。プルアップ用のＮＰＮトランジスタ８１の
コレクタはＶＣＣ端子８２に接続され、エミッタは端子
８３に接続されている。

プルダウン用のＰＮＰ　）ランジスタ８４のコレクタは
ＧＮＤ端子８５に接続され、エミッタは端子８３に接続
されている。ＧＮＤ端子８５と端子８３との間にはダイ
オード８Ｂのアノード、カソード間が接続されている。

トランジスタ８１のベースはＩＣ内の他回路に接続され
ると共にＰ型拡散領域８７に接続されている。

また、トランジスタ８４のベースはＩＣ内の他回路に接
続されると共にＰ型拡散領域８８に接続されている。ト
ランジスタ８１．８４の両エミッタはＰ型拡散領域８９
に接続されている。これらＰ型拡散領域８７、８８．８
９はＮ型の抵抗島領域９０内に形成されている。抵抗島
領域９０のＮ＋型の電圧印加領域９１は各Ｐ型拡散領域
８７．８８．８９を隔てるように形成されており、電源
（Ｖ　ｃｃ）ライン９２に接続されている。このような
構成により、端子８３にサージ電圧が印加されても、対
応する寄生ＰＮＰトランジスタ９３９４が働き、トラン
ジスタ８１または８４のベース、エミッタ間をショート
させ、トランジスタ８１゜８４を保護する。

上記各実施例回路によれば、バイポーラトランジスタを
保護する例を示したがこれに限定されず、ＭＯＳ型のト
ランジスタにも適用できることはいうまでもない。

［発明の効果コ 以上説明したようにこの発明によれば、寄生バイポーラ
トランジスタのベース電流を供給するだけで寄生バイポ
ーラによる保護動作が行われるので電源ラインのインピ
ーダンスにより、その保護機能が劣化しないサージ保護
回路を提供することができる。また、＋側のサージ保護
用のダイオードが省略でき面積的にも縮小される。

【図面の簡単な説明】

第１図はこの発明の一実施例による構成を示す回路図、 第２図は第１図の回路においてＩＣ内の周辺を考慮した
等価回路図、 第３図はこの発明の第１の応用例による構成を示す回路
図、 第４図はこの発明の第２の応用例による構成を示す回路
図、 第５図はこの発明の第３の応用例による構成を示す回路
図、 第６図はこの発明の第２の実施例による構成を示す回路
図、 第７図は第６図の応用例による構成を示す回路図、 第８図はこの発明の第３の実施例による構成を示す回路
図、 第９図は従来の静電保護回路の構成を示す回路図、 第１０図は第９図の回路においてＩＣ内の周辺を考慮し
た等価回路図 である。 １１・・・端子、１２・・・ダイオード、１３・・・Ｎ
ＰＮトランジスタ、１４．１６・・・Ｐ型拡散領域、１
５・・・電源（Ｖｃｃ）端子、１７・・・Ｎ型の抵抗島
領域、１８・・・電圧印加領域、１９−・・電源（Ｖｃ
ｃ）ライン、２０　・・・接地（ＧＮＤ）端子。

Claims (3)

【特許請求の範囲】
1. （１）ＩＣを構成する半導体基板内に設けられ外部端子
   と接続を持つトランジスタと、 前記ＩＣを構成する半導体基板内に選択的に形成された
   第１導電型の島状領域と、 前記島状領域内に設けられ前記トランジスタの制御電極
   に接続されたＩＣの正常な回路動作に寄与しない第２導
   電型の第１の拡散領域と、 前記島状領域内に設けられ前記トランジスタの電流通路
   の一端に接続されたＩＣの正常な回路動作に寄与しない
   、またはＩＣの正常な回路動作時に抵抗素子として寄与
   する第２導電型の第２の拡散領域と、 前記島状領域内に設けられたこの島状領域を所定の電位
   に保持する電圧印加領域とを具備し、前記電圧印加領域
   を制御端とし前記第１拡散領域と第２の拡散領域が電流
   通路として作用する寄生バイポーラトランジスタを形成
   したことを特徴とする静電保護回路。
2. （２）前記トランジスタはバイポーラトランジスタであ
   り、前記寄生バイポーラトランジスタはＰＮＰトランジ
   スタであることを特徴とする請求項１記載の静電保護回
   路。
3. （３）前記トランジスタはＭＯＳ型電界効果トランジス
   タであり、前記寄生バイポーラトランジスタはＰＮＰト
   ランジスタであることを特徴とする請求項１記載の静電
   保護回路。