JPS62130553A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62130553A JPS62130553A JP60271062A JP27106285A JPS62130553A JP S62130553 A JPS62130553 A JP S62130553A JP 60271062 A JP60271062 A JP 60271062A JP 27106285 A JP27106285 A JP 27106285A JP S62130553 A JPS62130553 A JP S62130553A
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- 239000002184 metal Substances 0.000 claims abstract description 27
- 230000004888 barrier function Effects 0.000 claims abstract 4
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- 238000002955 isolation Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
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- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置、特にＴＴＬ集積回路の
寄生容量による伝搬遅延時間の遅れを解消して特性の改
善を図った半導体集積回路装置の改良に関するものであ
る。
寄生容量による伝搬遅延時間の遅れを解消して特性の改
善を図った半導体集積回路装置の改良に関するものであ
る。
従来例でのこの種のＴＴＬ集積回路構造として、第３図
および第４図には、例えば、Ｍ７４ＡＬＳ−＋０３４Ｐ
（ロッｌＮｏ、５２７０ ＰＩ）に適用されている入力
素子形成領域の模式的に表わした概要構成を示し、また
：５５図には 例えば、［アプリケーションノート ５
Ｎ５４／７４ＡＳ、５Ｎ５４／７４ＡＬＳ ＴＴＬシリ
ーズ」 （テキサス インスツルメンツ アジア リミ
テッド礼服 Ｎｏ、Ａ−０２８）に記載されている従来
のインバータ回路の入力構造を示しである。
および第４図には、例えば、Ｍ７４ＡＬＳ−＋０３４Ｐ
（ロッｌＮｏ、５２７０ ＰＩ）に適用されている入力
素子形成領域の模式的に表わした概要構成を示し、また
：５５図には 例えば、［アプリケーションノート ５
Ｎ５４／７４ＡＳ、５Ｎ５４／７４ＡＬＳ ＴＴＬシリ
ーズ」 （テキサス インスツルメンツ アジア リミ
テッド礼服 Ｎｏ、Ａ−０２８）に記載されている従来
のインバータ回路の入力構造を示しである。
これらの各図において、Ｐ形半導体基板１５−ヒのＮ形
素子形成領域８内に形成されるところの９人力素子１は
、この場合、ＰＮＰ トランジスタであり、このＰＮＰ
トランジスタのベース領域１ａは、 Ｎ形埋込み層１４
．Ｎ形高不純物濃度の拡散層１３を介し金属配線２によ
って入力端子３に、同コレクタ領域１ｂは、金属配線１
７によって接地端子４に、同エミッタ領域１ｃは、金属
配線１８によって抵抗５を介し電源端子６にそれぞれ接
続されている。
素子形成領域８内に形成されるところの９人力素子１は
、この場合、ＰＮＰ トランジスタであり、このＰＮＰ
トランジスタのベース領域１ａは、 Ｎ形埋込み層１４
．Ｎ形高不純物濃度の拡散層１３を介し金属配線２によ
って入力端子３に、同コレクタ領域１ｂは、金属配線１
７によって接地端子４に、同エミッタ領域１ｃは、金属
配線１８によって抵抗５を介し電源端子６にそれぞれ接
続されている。
またショントキーパリアダイオード（以下ＳＢＤと呼ぶ
）７は、１ｉ７７記ＰＮＰ トランジスタ１と同一素子
形成領域８内に形成されており、このＳＢＤ ７の陰極
は、ＰＮＰ トランジスタ１のベース領域１ａを介して
前記入力端子３に、同陰極を第２のＮＰＮ トランジス
タ８のベース領域に金属配線ｌＯによって接続させであ
る。さらに＋１．２１は第１．第３のＮＰＮトランジス
タ、１２は抵抗、１６は素子間分離領域、１８は前記Ｓ
ＢＤ ７の陽極側金属配線ＩＯによる寄生容！＋１−１
２０はＮ形エピタキシャル層である。
）７は、１ｉ７７記ＰＮＰ トランジスタ１と同一素子
形成領域８内に形成されており、このＳＢＤ ７の陰極
は、ＰＮＰ トランジスタ１のベース領域１ａを介して
前記入力端子３に、同陰極を第２のＮＰＮ トランジス
タ８のベース領域に金属配線ｌＯによって接続させであ
る。さらに＋１．２１は第１．第３のＮＰＮトランジス
タ、１２は抵抗、１６は素子間分離領域、１８は前記Ｓ
ＢＤ ７の陽極側金属配線ＩＯによる寄生容！＋１−１
２０はＮ形エピタキシャル層である。
しかして、前記従来例構成の場合には、ヌカ端子３に論
理“Ｌ ”電圧が印加されると、 ＰＮＰ トランジス
タｌがＯＮ′′され、“Ｌ ” ｑ流が流れて、第１な
いし第３の各ＮＰＮ トランジスタ１１，９．２１が”
ＯＦＦ ”される。そしてこの時、ＳＢＤ ７には順電
圧がかけられて、第２のＮＰＮ トランジスタ８のベー
ス領域、および寄生容９１９の蓄積電荷を放電させ、こ
の第２のＮＰＮ トランジスタ９をＯＦＦ”させ易くし
ている。
理“Ｌ ”電圧が印加されると、 ＰＮＰ トランジス
タｌがＯＮ′′され、“Ｌ ” ｑ流が流れて、第１な
いし第３の各ＮＰＮ トランジスタ１１，９．２１が”
ＯＦＦ ”される。そしてこの時、ＳＢＤ ７には順電
圧がかけられて、第２のＮＰＮ トランジスタ８のベー
ス領域、および寄生容９１９の蓄積電荷を放電させ、こ
の第２のＮＰＮ トランジスタ９をＯＦＦ”させ易くし
ている。
またこれとは反対に、入力端子３に論理”Ｈ”電圧が印
加されると、前記ＰＮＰ トランジスタ１が“ＯＦＦ
”されて、 ＳＢＤ ７には逆電圧ががけられ、前記各
ＮＰＮ トランジスタのそれぞれが１１→９→２１の順
に゛ＯＮパされるが、第２のＮＰＮ トランジスタ８を
°’ＯＮ”させるのには、前記寄生容量１８を２ Ｖ
Ｂ Ｅ（ｖＢＥ二ベース・エミッタ間電圧）まで充電
させる必閥がある。
加されると、前記ＰＮＰ トランジスタ１が“ＯＦＦ
”されて、 ＳＢＤ ７には逆電圧ががけられ、前記各
ＮＰＮ トランジスタのそれぞれが１１→９→２１の順
に゛ＯＮパされるが、第２のＮＰＮ トランジスタ８を
°’ＯＮ”させるのには、前記寄生容量１８を２ Ｖ
Ｂ Ｅ（ｖＢＥ二ベース・エミッタ間電圧）まで充電
させる必閥がある。
こ〜で前記寄生容量１９を充電させるのに必要な時ｆｌ
ｉｔ Ｔは、 Ｓ ：金属配線１０の単位面積。
ｉｔ Ｔは、 Ｓ ：金属配線１０の単位面積。
■ ：第１のＮＰＮ トランジスタ１１のエミッタ電流
。
。
として表わされ、金属配線１０の単位面積Ｓに大きく影
響されることが判る。
響されることが判る。
しかしながら従来例による半導体集積回路装置はこのよ
うに構成されているため、例えばＳＢ［ｌ ７と第１．
第２のＮＰＮ トランジスタ１１，９とが距離的に敲れ
て配置されるときには、この金属配線１０が長くなって
、その単位面積Ｓが大きくなることから、入力”Ｌ”→
゛Ｈ“時での寄生容ｑ１９の充電時間Ｔが長くなり、伝
搬遅延時間を遅れさせる原因の一つになるものであった
。
うに構成されているため、例えばＳＢ［ｌ ７と第１．
第２のＮＰＮ トランジスタ１１，９とが距離的に敲れ
て配置されるときには、この金属配線１０が長くなって
、その単位面積Ｓが大きくなることから、入力”Ｌ”→
゛Ｈ“時での寄生容ｑ１９の充電時間Ｔが長くなり、伝
搬遅延時間を遅れさせる原因の一つになるものであった
。
従ってこの発明の目的とするところは、半導体集積回路
装置でのＴＴＬ集積回路の寄生容量にょる伝搬８延時間
の遅れを解消して特性の改善を図ることである。
装置でのＴＴＬ集積回路の寄生容量にょる伝搬８延時間
の遅れを解消して特性の改善を図ることである。
〔問題点を解決するためのｌ）
前記目的を達成するために、この発明は、少なくとも入
力素子としてのＰＮＰ トランジスタとＳＢＤとを備え
るＴＴＬ集積回路において、ＳＢＤを入力素子とは異な
る素子形成領域に形成させると共に、このＳＢＤに関ｉ
！ｌ！接続される第１．第２のＮＰＮ トランジスタへ
の陽極側金属配線の面積を可及的に小さく形成させ得る
ようにしたものである。
力素子としてのＰＮＰ トランジスタとＳＢＤとを備え
るＴＴＬ集積回路において、ＳＢＤを入力素子とは異な
る素子形成領域に形成させると共に、このＳＢＤに関ｉ
！ｌ！接続される第１．第２のＮＰＮ トランジスタへ
の陽極側金属配線の面積を可及的に小さく形成させ得る
ようにしたものである。
従ってこの発明では、ＳＢＤにおける陽極側金属配線の
単位面積を小さくできて、同金属配線による寄生容量の
充電時間を短かくさせ、この寄生容量による伝搬遅延時
間の遅れを効果的に解消できるのである。
単位面積を小さくできて、同金属配線による寄生容量の
充電時間を短かくさせ、この寄生容量による伝搬遅延時
間の遅れを効果的に解消できるのである。
以下この発明に係る半導体集積回路装置におけるＴＴＬ
集積回路の一実施例につき、第１図および第２図を参照
して詳細に説明する。
集積回路の一実施例につき、第１図および第２図を参照
して詳細に説明する。
第１図および第２図は、この実施例を適用したＴＴＬ集
積回路での入力素子形成領域の概要構成を模式的に表わ
した平面パターン説明図、および断面図であり、これら
の第１図、第２図実施例構成において、＠記第３図、第
４図、それに第５図従来例構成と同一符号は同一または
相当部分を表わしている。
積回路での入力素子形成領域の概要構成を模式的に表わ
した平面パターン説明図、および断面図であり、これら
の第１図、第２図実施例構成において、＠記第３図、第
４図、それに第５図従来例構成と同一符号は同一または
相当部分を表わしている。
これらの第１図、第２図実施例構成において、ｉｆ１記
入力素子、つまりこの場合、 ＰＮＰトランジスタｌ
は、前記Ｎ形素子形成領域８に対応する一方のＮ形素子
形成領域２Ｂ内に形成されると共に、そのベース領域１
ａについては、前記従来例の場合と同様に、Ｎ形埋込み
層１４．Ｎ形高不純物濃度の拡散、粁ｌＳを介し、金属
配線２によって入力端子３に接続されている。そして前
記ＳＢＤ ７については、このＰＮＰ トランジスタ１
のＮ形素子形成領域２６とは異なる素子形成領域、こ−
では素子間分離領域１６で分離された他方のＮ形素子形
成領域２２内に形成されていて、その陽極側については
、金属配線１０によって第２のＮＰＮ トランジスタ８
のベースに接続され、また陰極側については、Ｎ、ｔ１
エピタキシャル層２３．Ｎ形埋込み層２４．Ｎ形高不純
物濃度の拡散層２５を介し、新たに形成される金属配線
２によって入力端子３に接続されている。
入力素子、つまりこの場合、 ＰＮＰトランジスタｌ
は、前記Ｎ形素子形成領域８に対応する一方のＮ形素子
形成領域２Ｂ内に形成されると共に、そのベース領域１
ａについては、前記従来例の場合と同様に、Ｎ形埋込み
層１４．Ｎ形高不純物濃度の拡散、粁ｌＳを介し、金属
配線２によって入力端子３に接続されている。そして前
記ＳＢＤ ７については、このＰＮＰ トランジスタ１
のＮ形素子形成領域２６とは異なる素子形成領域、こ−
では素子間分離領域１６で分離された他方のＮ形素子形
成領域２２内に形成されていて、その陽極側については
、金属配線１０によって第２のＮＰＮ トランジスタ８
のベースに接続され、また陰極側については、Ｎ、ｔ１
エピタキシャル層２３．Ｎ形埋込み層２４．Ｎ形高不純
物濃度の拡散層２５を介し、新たに形成される金属配線
２によって入力端子３に接続されている。
従って、この実施例構成においては、回路構成自体に変
更がないので、入力端子３への電圧印加による回路動作
は、先の従来例構成の場合と同様である。
更がないので、入力端子３への電圧印加による回路動作
は、先の従来例構成の場合と同様である。
しかしこの実施例構成の場合、ＰＮＰ トランジスタ１
とＳＢＤ ７とを、それぞれに異なる素子形成領域２６
と２２とに各別に形成させて、金属配線１０の単位面積
Ｓを小さくさせた−めに、従来例構成の場合とは児なっ
て、金属配線１０による寄生容量１９が減少され、入力
“Ｌ ”から°“Ｈ”への移行時にあって、第２のＮＰ
Ｎ トランジスタ８を°“ＯＮパさせるための、寄生容
量１９の充電時間を十分に短くし得るのである。
とＳＢＤ ７とを、それぞれに異なる素子形成領域２６
と２２とに各別に形成させて、金属配線１０の単位面積
Ｓを小さくさせた−めに、従来例構成の場合とは児なっ
て、金属配線１０による寄生容量１９が減少され、入力
“Ｌ ”から°“Ｈ”への移行時にあって、第２のＮＰ
Ｎ トランジスタ８を°“ＯＮパさせるための、寄生容
量１９の充電時間を十分に短くし得るのである。
この実施例構成によって、例えば、金属配線１０の面積
Ｓが、１０８０ｇｍ’（Ｓｏ＋ １８０ＩＬｍＸ Ｅｉ
ｇｍ）から３００ｇｒｎ’（Ｓｌ：５０ｇｍＸ Ｅｆｇ
ｍ）に減少した場合の寄生界、ＩＮ工９の充電時間の差
ｔは、＝ −２，２（ｎｓ） と計算できて、この場合、この実施例構成では、前記従
来例構成に比較して、前記第２のＮＰＮ トランジスタ
９を２．２（ｎｓ）だけ速くＯＮ”させることができる
のである・ なお、前記実施例においては、ＰＮＰ トランジスタを
入力素子とする場合について述べたが、ショア）キーパ
リアダイオード、あるいはＰＮダイオードであっても良
く、同様な作用、効果を得られるものである。
Ｓが、１０８０ｇｍ’（Ｓｏ＋ １８０ＩＬｍＸ Ｅｉ
ｇｍ）から３００ｇｒｎ’（Ｓｌ：５０ｇｍＸ Ｅｆｇ
ｍ）に減少した場合の寄生界、ＩＮ工９の充電時間の差
ｔは、＝ −２，２（ｎｓ） と計算できて、この場合、この実施例構成では、前記従
来例構成に比較して、前記第２のＮＰＮ トランジスタ
９を２．２（ｎｓ）だけ速くＯＮ”させることができる
のである・ なお、前記実施例においては、ＰＮＰ トランジスタを
入力素子とする場合について述べたが、ショア）キーパ
リアダイオード、あるいはＰＮダイオードであっても良
く、同様な作用、効果を得られるものである。
以上詳述したようにこの発明によれば、少なくとも入力
素子としてのＰＮＰ トランジスタ、それにＳＢＤを備
える半導体集積回路装置において、 ＳＢＤを入力素子
とは異なる素子形成領域に形成させると共に、このＳＢ
Ｄに関連接続される第１．第２の［）Ｎ トランジスタ
への陽極側金属配線の面積を可及的に小さく形成させる
ようにしたので、この陽極側金属配線による寄生容量を
小さくし得て充電時間を短縮でき、この寄生容量による
伝搬遅延時間の遅れ、バラツキを効果的に解消、または
小さくできるもので、この利へは特にＮＡＮＤ系入力の
場合に顕著であり、しかも構造的にも比較的簡単で容易
に実施できるなどの特長を有する。
素子としてのＰＮＰ トランジスタ、それにＳＢＤを備
える半導体集積回路装置において、 ＳＢＤを入力素子
とは異なる素子形成領域に形成させると共に、このＳＢ
Ｄに関連接続される第１．第２の［）Ｎ トランジスタ
への陽極側金属配線の面積を可及的に小さく形成させる
ようにしたので、この陽極側金属配線による寄生容量を
小さくし得て充電時間を短縮でき、この寄生容量による
伝搬遅延時間の遅れ、バラツキを効果的に解消、または
小さくできるもので、この利へは特にＮＡＮＤ系入力の
場合に顕著であり、しかも構造的にも比較的簡単で容易
に実施できるなどの特長を有する。
第１図および第２図はこの発明の一実施例を適用したＴ
ＴＬ集積回路での入力素子形成領域の概要構成を模式的
に表わした平面パターン説明図、および断面図であり、
また第３図および第４図は同と従来例によるＴＴＬ集積
回路での入力素子形成領域の概要構成を模式的に表わし
た平面パターン説明図、および断面図、第５図は従来の
インバータ回路の入力構造を示す結線図である。 １−−−−人力素子（ＰＮＰ トランジスタ） 、 ｌ
ａ、ｌｂ、ｌｃ・・・・入力ＰＮＰ トランジスタのベ
ース、コレクタ。 エミッタ各領域、２・・・・入力側金属配線、３・・・
・入力端子、４・・・・接地端子、５，１２・・・・抵
抗、８・・・・電源端子、７・・・・ショントキーパリ
アダイオード（ＳＢＤ） 、 ８および２２，２［１・
・・・素子形成領域、１０・・・・ＳＢＤの陽極側金属
配線、１１，９．２１・・・・第１゜第２．第３のＮＰ
Ｎ トランジスタ、１３．２５・・・・Ｎ膨拡散層、１
４．２４・・・・Ｎ形埋込み層、１５・・・・Ｐ形半導
体基板、１Ｂ・・・・素子間分離領域、１９・・・・Ｓ
ＢＤの陽極側金属配線による寄生容量、２０．２３・・
・・Ｎ形エピタキシャル層。 第１図 第２図 第５図 １９ごＳ Ｂ Ｄ ” Ｆｔ ＆−（Ｎ１１４ｎ國？＊
二、ａｌ ・Ｊ シシ”ｉ−イ＝１＝＝、；；１；、・
ツＬ：丁・ 続 補 正 書（自発） 持ｉ’ｌ’ｌ’＋’長官殿 １ ・ＩＧｆ″ｉの表示 特願昭 ６０−２７１０
６２号２ ブδ；」月の名称 半導体集積回路装置 ３ 、 ’ｌｆｉ ＋Ｆを−１−る台代表者志岐守１
′戊 ５、補正の対象 ６、補正の内容 （１）明細書の２頁５行の７Ｍ７４ＡＬＳ−１０３４Ｐ
Ｊを７Ｍ７４ＡＬｓ１０３４ＰＪと補正する。 （２）同書２頁６行のｒｌ＠５２７０ ＰＩ Ｊを「
Ｎ［Ｌ５２７０ＰＩＪと補正する。 （３） 同書３頁６行の「同陰極」を「同陽極」と補
正する。 （４）図面の第５図を別紙のとおシ補正する。 以 上
ＴＬ集積回路での入力素子形成領域の概要構成を模式的
に表わした平面パターン説明図、および断面図であり、
また第３図および第４図は同と従来例によるＴＴＬ集積
回路での入力素子形成領域の概要構成を模式的に表わし
た平面パターン説明図、および断面図、第５図は従来の
インバータ回路の入力構造を示す結線図である。 １−−−−人力素子（ＰＮＰ トランジスタ） 、 ｌ
ａ、ｌｂ、ｌｃ・・・・入力ＰＮＰ トランジスタのベ
ース、コレクタ。 エミッタ各領域、２・・・・入力側金属配線、３・・・
・入力端子、４・・・・接地端子、５，１２・・・・抵
抗、８・・・・電源端子、７・・・・ショントキーパリ
アダイオード（ＳＢＤ） 、 ８および２２，２［１・
・・・素子形成領域、１０・・・・ＳＢＤの陽極側金属
配線、１１，９．２１・・・・第１゜第２．第３のＮＰ
Ｎ トランジスタ、１３．２５・・・・Ｎ膨拡散層、１
４．２４・・・・Ｎ形埋込み層、１５・・・・Ｐ形半導
体基板、１Ｂ・・・・素子間分離領域、１９・・・・Ｓ
ＢＤの陽極側金属配線による寄生容量、２０．２３・・
・・Ｎ形エピタキシャル層。 第１図 第２図 第５図 １９ごＳ Ｂ Ｄ ” Ｆｔ ＆−（Ｎ１１４ｎ國？＊
二、ａｌ ・Ｊ シシ”ｉ−イ＝１＝＝、；；１；、・
ツＬ：丁・ 続 補 正 書（自発） 持ｉ’ｌ’ｌ’＋’長官殿 １ ・ＩＧｆ″ｉの表示 特願昭 ６０−２７１０
６２号２ ブδ；」月の名称 半導体集積回路装置 ３ 、 ’ｌｆｉ ＋Ｆを−１−る台代表者志岐守１
′戊 ５、補正の対象 ６、補正の内容 （１）明細書の２頁５行の７Ｍ７４ＡＬＳ−１０３４Ｐ
Ｊを７Ｍ７４ＡＬｓ１０３４ＰＪと補正する。 （２）同書２頁６行のｒｌ＠５２７０ ＰＩ Ｊを「
Ｎ［Ｌ５２７０ＰＩＪと補正する。 （３） 同書３頁６行の「同陰極」を「同陽極」と補
正する。 （４）図面の第５図を別紙のとおシ補正する。 以 上
Claims (1)
- Ｐ形半導体基板、およびこのＰ形半導体基板上に形成さ
れたＮ形領域を有し、このＮ形領域に対して、少なくと
も入力素子としてのＰＮＰトランジスタと、このＰＮＰ
トランジスタに陰極側、関連するＮＰＮトランジスタに
陽極側を、それぞれ金属配線で接続させるショットキー
バリアダイオードとを備える半導体集積回路装置におい
て、前記入力素子としてのＰＮＰトランジスタと、ショ
ットキーバリアダイオードとを、素子間分離領域で分離
されたそれぞれに異なる素子形成領域に形成させ、前記
陽極側金属配線の面積を可及的に小さく形成させたこと
を特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271062A JPS62130553A (ja) | 1985-12-02 | 1985-12-02 | 半導体集積回路装置 |
| US06/937,119 US4860065A (en) | 1985-12-02 | 1986-12-02 | Semiconductor integrated circuit device |
| DE19863641133 DE3641133A1 (de) | 1985-12-02 | 1986-12-02 | Integrierte halbleiterschaltungseinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271062A JPS62130553A (ja) | 1985-12-02 | 1985-12-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130553A true JPS62130553A (ja) | 1987-06-12 |
| JPH0587023B2 JPH0587023B2 (ja) | 1993-12-15 |
Family
ID=17494866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271062A Granted JPS62130553A (ja) | 1985-12-02 | 1985-12-02 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4860065A (ja) |
| JP (1) | JPS62130553A (ja) |
| DE (1) | DE3641133A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890016669A (ko) * | 1988-04-02 | 1989-11-29 | 미다 가쓰시게 | 반도체 집적회로 |
| US5283480A (en) * | 1988-04-02 | 1994-02-01 | Hitachi, Ltd. | Semiconductor integrated circuit device with a plurality of logic circuits having active pull-down functions |
| US5583348A (en) * | 1991-12-03 | 1996-12-10 | Motorola, Inc. | Method for making a schottky diode that is compatible with high performance transistor structures |
| US6177825B1 (en) * | 1999-03-31 | 2001-01-23 | Sony Corporation | Fast high side switch for hard disk drive preamplifiers |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7806989A (nl) * | 1978-06-29 | 1980-01-03 | Philips Nv | Geintegreerde schakeling. |
| EP0029350B1 (en) * | 1979-11-14 | 1987-08-05 | Fujitsu Limited | An output transistor of a ttl device with a means for discharging carriers |
| US4628339A (en) * | 1981-02-11 | 1986-12-09 | Fairchild Camera & Instr. Corp. | Polycrystalline silicon Schottky diode array |
| US4584594A (en) * | 1981-05-08 | 1986-04-22 | Fairchild Camera & Instrument Corp. | Logic structure utilizing polycrystalline silicon Schottky diodes |
| JPS60143496A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | 半導体記憶装置 |
| US4730126A (en) * | 1986-08-27 | 1988-03-08 | Advanced Micro Devices, Inc. | Temperature compensated high performance hysteresis buffer |
-
1985
- 1985-12-02 JP JP60271062A patent/JPS62130553A/ja active Granted
-
1986
- 1986-12-02 DE DE19863641133 patent/DE3641133A1/de active Granted
- 1986-12-02 US US06/937,119 patent/US4860065A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587023B2 (ja) | 1993-12-15 |
| DE3641133C2 (ja) | 1988-11-10 |
| DE3641133A1 (de) | 1987-06-04 |
| US4860065A (en) | 1989-08-22 |
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