JPS58127359A - 半導体接合容量装置 - Google Patents
半導体接合容量装置Info
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- JPS58127359A JPS58127359A JP889482A JP889482A JPS58127359A JP S58127359 A JPS58127359 A JP S58127359A JP 889482 A JP889482 A JP 889482A JP 889482 A JP889482 A JP 889482A JP S58127359 A JPS58127359 A JP S58127359A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置内に組込む半導体接合容ｊ
ｌｌｌｔＫ関する。
ｌｌｌｔＫ関する。
バイポーラＩＣにおいて接合容量を形成する場合、第１
図に示すようにＰ−蓋基板ｌ上のＮ−ｇエピタキシャル
層２表面に通常ペース拡蔽にょるＰ型層３とエミッタ拡
散によるＮ＋整層４とを一部でずらした形で設け、その
重なり部分のＰＮ接合（ベース・エミツメ接合）Ｃを容
量として利用するものである。この場合、ペース拡散に
よるＰを層３は高不純物濃度であるため耐圧が７ｖ程度
と低い。なおペース拡散によるＰ型層３とコレクタとな
るＮ″″″エピタキシヤル層２接合を容量Ｃ′とし【利
用することもできる。この場合耐圧は３０Ｖ程度と高い
が容量値は１０．Ｆと小さく、大容置を得るためには大
きいチップ面積が要求される。
図に示すようにＰ−蓋基板ｌ上のＮ−ｇエピタキシャル
層２表面に通常ペース拡蔽にょるＰ型層３とエミッタ拡
散によるＮ＋整層４とを一部でずらした形で設け、その
重なり部分のＰＮ接合（ベース・エミツメ接合）Ｃを容
量として利用するものである。この場合、ペース拡散に
よるＰを層３は高不純物濃度であるため耐圧が７ｖ程度
と低い。なおペース拡散によるＰ型層３とコレクタとな
るＮ″″″エピタキシヤル層２接合を容量Ｃ′とし【利
用することもできる。この場合耐圧は３０Ｖ程度と高い
が容量値は１０．Ｆと小さく、大容置を得るためには大
きいチップ面積が要求される。
本発明は上記した点を解決するためになされたものであ
り、その目的は耐圧が充分にありかつ小面積で容量値の
大きい接合容量な提供することにある。
り、その目的は耐圧が充分にありかつ小面積で容量値の
大きい接合容量な提供することにある。
第２図は本発明による半導体接合容量装置の一実施例を
示すものであって、この接合容量はＰ型Ｓｉ基板（サブ
ストレート）１上にＮ＋型埋込層５を介してＮ！！！エ
ピタキシャル層２を形成し、このＮｌｌエピタキシャル
層はＰ！Ｍｉ拡散アイソレージ −曹ン部６によって
他から電気的に分離された領域なつ＜’）、ＮｆＭｉエ
ピタキシャル層２の表向の一部からＮ＋Ｈ埋込層５に達
するＰ１１ウェル層７を形成し、Ｎｉｌエピタキシャル
層２の一部表面にＦａｌｌウェル層７とずれて一部で重
なるエミッタ拡散によるＮ＋型層４を形成し、表−酸化
膜８の一部を窓開してＰｉｌｌウェルと重ならないＮ＋
蓋層４の一部に電極Ａ、を設け、Ｎ＋撒層と重ならない
ＰｉＩウェル−表面の一部に電極人、を設けて成り、Ｎ
＋摺層４とＰａｌクエル層７とによるＰＮＩＩ４を容量
Ｃ１として用い、Ｐｌ［フェルｙＩＩ７とＮ“躍層地層
５とによるＰＮｉ１合を容量Ｃ１として眉い、第４−に
示すよ５ＫＣ，とＣｔ ′に並列した状華で容量装置を
１ｌＩｌｌ。Ｉｆ ３ ｇｔｔｊｌ ｔ ＩＩ Ｋｍ＃
ｈ Ｘ Ｘ’１ｉｌｉ）不純物濃度分布と接金容量の
位［（ａｌｌさ）関係を示すものである。
示すものであって、この接合容量はＰ型Ｓｉ基板（サブ
ストレート）１上にＮ＋型埋込層５を介してＮ！！！エ
ピタキシャル層２を形成し、このＮｌｌエピタキシャル
層はＰ！Ｍｉ拡散アイソレージ −曹ン部６によって
他から電気的に分離された領域なつ＜’）、ＮｆＭｉエ
ピタキシャル層２の表向の一部からＮ＋Ｈ埋込層５に達
するＰ１１ウェル層７を形成し、Ｎｉｌエピタキシャル
層２の一部表面にＦａｌｌウェル層７とずれて一部で重
なるエミッタ拡散によるＮ＋型層４を形成し、表−酸化
膜８の一部を窓開してＰｉｌｌウェルと重ならないＮ＋
蓋層４の一部に電極Ａ、を設け、Ｎ＋撒層と重ならない
ＰｉＩウェル−表面の一部に電極人、を設けて成り、Ｎ
＋摺層４とＰａｌクエル層７とによるＰＮＩＩ４を容量
Ｃ１として用い、Ｐｌ［フェルｙＩＩ７とＮ“躍層地層
５とによるＰＮｉ１合を容量Ｃ１として眉い、第４−に
示すよ５ＫＣ，とＣｔ ′に並列した状華で容量装置を
１ｌＩｌｌ。Ｉｆ ３ ｇｔｔｊｌ ｔ ＩＩ Ｋｍ＃
ｈ Ｘ Ｘ’１ｉｌｉ）不純物濃度分布と接金容量の
位［（ａｌｌさ）関係を示すものである。
こｆ’）よ５に＊＊１１４によれば、Ｆｌｉ？工＃とｚ
＠ツタ拡散Ｎ＋層との接金容量Ｃ１とＦｉｌクエルとＮ
＋Ｎ塩込層地層接金容量ＣＩとの並嶌釣履合せであって
単位面積当りの容量が大會ぐとれるとともに低濃度のＰ
ｇクエルな使うために耐圧は２０ｖＩｉ度と比較的高く
することができる。
＠ツタ拡散Ｎ＋層との接金容量Ｃ１とＦｉｌクエルとＮ
＋Ｎ塩込層地層接金容量ＣＩとの並嶌釣履合せであって
単位面積当りの容量が大會ぐとれるとともに低濃度のＰ
ｇクエルな使うために耐圧は２０ｖＩｉ度と比較的高く
することができる。
第５１１（ａｌ 〜（ｄｉは本発明をバイポーラＭＯ＆
ＩＣの一部に適用する場合の製造プロセスを示すもので
ある。
ＩＣの一部に適用する場合の製造プロセスを示すもので
ある。
（ａｌｐＨ８ｉ基板１１ｉ’１ｌＫ８ ｂ （７ン？モ
ン）等を選択的にデポジット・拡散することにより Ｎ
＋１ｉｉｉ込層５を形成し、その上にＮ−ｍ１工ビメ
キシヤル層２を成長させ、表面よりのＢ（ボロン）選択
拡散によつてｐＨアイソレージ璽ン部６をつくる。
ン）等を選択的にデポジット・拡散することにより Ｎ
＋１ｉｉｉ込層５を形成し、その上にＮ−ｍ１工ビメ
キシヤル層２を成長させ、表面よりのＢ（ボロン）選択
拡散によつてｐＨアイソレージ璽ン部６をつくる。
（ｂ） Ｎ″″源エビメキシャル層２の表面よりＢ（
ポロン）イオン打込みを行なってＮ＋厘込地層に達する
Ｆｉｌクエル層７を形成す今。
ポロン）イオン打込みを行なってＮ＋厘込地層に達する
Ｆｉｌクエル層７を形成す今。
（Ｃ１ベース拡散のためのＰＪ１９を影威する。なお図
示されないが％Ｐｉｇクエルの形成されないＮ−■エピ
タキシャル層の表面の−ＩＩＫＦチャネルＭＯ８ＦＩＴ
のためのソース・ドレインを同時に形成することができ
る。
示されないが％Ｐｉｇクエルの形成されないＮ−■エピ
タキシャル層の表面の−ＩＩＫＦチャネルＭＯ８ＦＩＴ
のためのソース・ドレインを同時に形成することができ
る。
−エミッタ拡散のためのＮ＋置層を形成し、一つの領域
ではＮ“エミッ／１０、Ｎ＋ コレクタ１１を形成して
ＮＰＮ）ランジスタを構成し、他の一つの領域ｖｋｉｐ
Ｈウェル７とＮ＋ｉ層１２とによってＰＮ接合容量をＩ
Ｉ＊Ｌ、又、他のＰＩｌクエル領域１２．Ｎ型拡散ソー
ス・ドレイン１３を形成してＮチャネルＭＯ８１’ ｉ
！ Ｔを構成する。
ではＮ“エミッ／１０、Ｎ＋ コレクタ１１を形成して
ＮＰＮ）ランジスタを構成し、他の一つの領域ｖｋｉｐ
Ｈウェル７とＮ＋ｉ層１２とによってＰＮ接合容量をＩ
Ｉ＊Ｌ、又、他のＰＩｌクエル領域１２．Ｎ型拡散ソー
ス・ドレイン１３を形成してＮチャネルＭＯ８１’ ｉ
！ Ｔを構成する。
以上実施例で述べたようＫ、通常のバイポーラＩＣ，バ
イポーラＣ”−ＭＯ８ＩＣのプロセスをそのまま使用し
て接合容量をａｌｌ成することができる。
イポーラＣ”−ＭＯ８ＩＣのプロセスをそのまま使用し
て接合容量をａｌｌ成することができる。
バイボー２ＩＣとしてはＩＩＬの一部であるＦｉｌイ／
バーメをＰ溜りエルにより形成する場合に本発明を応用
することができる。
バーメをＰ溜りエルにより形成する場合に本発明を応用
することができる。
本発明（よれば、高耐圧、高集積度化した接金容量を有
するＩＣを提供することができる。
するＩＣを提供することができる。
ｆＩｓ１図は従来の接合容量の一例を示す断ｍ図、１Ｍ
２図は本発明による接合容量の一実施例を示す断面図、
第３図は第２ＷＡにおけるｘ−ｘ’断陶の不純物濃度分
布曲線図、第４ｍは第２ｍ１に岬価の１ｗ１図、第５図
Ｉ１１〜（ｄｉは本発明による接合容量を有するＩＣＦ
）ｉｌｌ造プロセスを示す工程断ＩＩＷＪである。 １・・・Ｐ−溜基板、２・・・Ｎ−麿エビ！キシャル層
、３・・・ベース拡散によるＰｍ層、４・・・エミッタ
拡散によるＮ＋瓢層、５・・・Ｎ”１ｌｌｌ［地層、６
・・・Ｐ蓋拡散アイツレ−Ｖ ｗ ７％、 ７・・・Ｐ
＠クエル層、８・・・表−酸化膜、９・・・Ｐ＋拡散ペ
ース、１０・・・Ｎ＋エミッタ、１１・・・Ｎ＋コレク
タ、１２・・・Ｎ”ＩＩ層（容Ｉｔ）、１Ｂ・・・Ｎ＋
ンース・ドレイン。 代理人 弁理士 薄 １）利 幸 ′二 ”、“・シーク゛ −−１
２図は本発明による接合容量の一実施例を示す断面図、
第３図は第２ＷＡにおけるｘ−ｘ’断陶の不純物濃度分
布曲線図、第４ｍは第２ｍ１に岬価の１ｗ１図、第５図
Ｉ１１〜（ｄｉは本発明による接合容量を有するＩＣＦ
）ｉｌｌ造プロセスを示す工程断ＩＩＷＪである。 １・・・Ｐ−溜基板、２・・・Ｎ−麿エビ！キシャル層
、３・・・ベース拡散によるＰｍ層、４・・・エミッタ
拡散によるＮ＋瓢層、５・・・Ｎ”１ｌｌｌ［地層、６
・・・Ｐ蓋拡散アイツレ−Ｖ ｗ ７％、 ７・・・Ｐ
＠クエル層、８・・・表−酸化膜、９・・・Ｐ＋拡散ペ
ース、１０・・・Ｎ＋エミッタ、１１・・・Ｎ＋コレク
タ、１２・・・Ｎ”ＩＩ層（容Ｉｔ）、１Ｂ・・・Ｎ＋
ンース・ドレイン。 代理人 弁理士 薄 １）利 幸 ′二 ”、“・シーク゛ −−１
Claims (1)
- １、第１導電蓋半導体基板上に第２導電型高濃度壇込層
を介して第２導電脂低濃度エピタキシャル層を形成し、
第２４１１塵低濃度エピタキシャル層の一部表面から第
２導亀脂高濃度埋込層に達する１１１導電型ウ工ル層を
形成するとともに第２導電抛低濃度エピタキシャル層の
一部表面に第１導電抛ウエル層と重なる第２導電掴高濃
度層を洩く形成し、第２導電シ高濃度層と第１導電型ウ
ェル層との接合容量と第１導電撒ウエル層と第２導電製
高濃度埋込層との間の接合容量とを並列させたことを特
徴とする半導体接合容量装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP889482A JPS58127359A (ja) | 1982-01-25 | 1982-01-25 | 半導体接合容量装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP889482A JPS58127359A (ja) | 1982-01-25 | 1982-01-25 | 半導体接合容量装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58127359A true JPS58127359A (ja) | 1983-07-29 |
Family
ID=11705379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP889482A Pending JPS58127359A (ja) | 1982-01-25 | 1982-01-25 | 半導体接合容量装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636833A (en) * | 1983-03-18 | 1987-01-13 | Hitachi, Ltd. | Semiconductor device |
-
1982
- 1982-01-25 JP JP889482A patent/JPS58127359A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636833A (en) * | 1983-03-18 | 1987-01-13 | Hitachi, Ltd. | Semiconductor device |
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