JPS6345007Y2 - - Google Patents
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- Publication number
- JPS6345007Y2 JPS6345007Y2 JP7996982U JP7996982U JPS6345007Y2 JP S6345007 Y2 JPS6345007 Y2 JP S6345007Y2 JP 7996982 U JP7996982 U JP 7996982U JP 7996982 U JP7996982 U JP 7996982U JP S6345007 Y2 JPS6345007 Y2 JP S6345007Y2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- conductivity type
- semiconductor substrate
- main surface
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010521 absorption reaction Methods 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】
本考案は相補型絶縁ゲート電界効果半導体集積
回路装置（以下、CMOS集積回路と称す）に関
するものであり、特にそれに使用するための電源
及び入力、出力のサージ吸収装置に関するもので
ある。
回路装置（以下、CMOS集積回路と称す）に関
するものであり、特にそれに使用するための電源
及び入力、出力のサージ吸収装置に関するもので
ある。
従来、CMOS集積回路は第１図に示す様にＮ
型基板１上にＮチヤンネルトランジスタを作るた
めのＰ型領域４（通常Ｐ−ウエルと呼ばれる）を
形成し、そのＰ−Ｎ接合部分の表面にはチヤンネ
ルストツパーのための高濃度Ｐ型層３，１２が形
成されている。電位としてはＮ型基板に正電圧、
Ｐ−ウエルには負電圧が印加されており、このＰ
−Ｎ接合は常に逆バイアスになるようになつてい
る。ここでこのＰ−Ｎ接合をサージ吸収用として
使用する場合にはそれの降伏電圧は回路の最高使
用電圧以上であれば極力小さい方が望ましい特性
である。ところが第１図、第２図（第１図のＰ−
ウエルおよびチヤンネルストツパー部分を抜き出
した）の構造では一般に最高使用電圧20Vなのに
対してチヤンネルストツパーと基板との降伏電圧
は70〜100V程度もあり、この接合が降伏する前
に他の接合あるいはトランジスタが降伏してしま
い破壊を起こすような例が数多くあつた。
型基板１上にＮチヤンネルトランジスタを作るた
めのＰ型領域４（通常Ｐ−ウエルと呼ばれる）を
形成し、そのＰ−Ｎ接合部分の表面にはチヤンネ
ルストツパーのための高濃度Ｐ型層３，１２が形
成されている。電位としてはＮ型基板に正電圧、
Ｐ−ウエルには負電圧が印加されており、このＰ
−Ｎ接合は常に逆バイアスになるようになつてい
る。ここでこのＰ−Ｎ接合をサージ吸収用として
使用する場合にはそれの降伏電圧は回路の最高使
用電圧以上であれば極力小さい方が望ましい特性
である。ところが第１図、第２図（第１図のＰ−
ウエルおよびチヤンネルストツパー部分を抜き出
した）の構造では一般に最高使用電圧20Vなのに
対してチヤンネルストツパーと基板との降伏電圧
は70〜100V程度もあり、この接合が降伏する前
に他の接合あるいはトランジスタが降伏してしま
い破壊を起こすような例が数多くあつた。
本考案は基板に低濃度のＮ型層を拡散し更にそ
のＮ型層を全域覆うように高濃度Ｐ型層を拡散す
ることを特徴とし、その目的は基板にＮ型不純物
を拡散することによりＮ型基板の濃度を局部的に
高くして降伏電圧を低くすることにある。
のＮ型層を全域覆うように高濃度Ｐ型層を拡散す
ることを特徴とし、その目的は基板にＮ型不純物
を拡散することによりＮ型基板の濃度を局部的に
高くして降伏電圧を低くすることにある。
第３図は本考案の実施例の断面図であり、１は
Ｎ型基板、４はＰ−ウエル、３あるいは１２はチ
ヤンネルストツパーであり、３０はＮ型基板１に
同じ導電型の不純物を更に導入して形成したＮ型
層である。これの動作としては、チヤンネルスト
ツパー３あるいは１２と低濃度のＮ型層３０との
接合の耐圧が最も低くなり、他の接合およびトラ
ンジスタが降伏する以前に降伏を開始して内部回
路を保護する。
Ｎ型基板、４はＰ−ウエル、３あるいは１２はチ
ヤンネルストツパーであり、３０はＮ型基板１に
同じ導電型の不純物を更に導入して形成したＮ型
層である。これの動作としては、チヤンネルスト
ツパー３あるいは１２と低濃度のＮ型層３０との
接合の耐圧が最も低くなり、他の接合およびトラ
ンジスタが降伏する以前に降伏を開始して内部回
路を保護する。
以上説明したようにまずＰ型チヤンネルストツ
パーの下側の接合が最初に降伏するために回路内
の他の接合がサージ電圧等で降伏することがなく
なり信頼性が向上する。つぎにサージ電圧がチヤ
ンネルストツパーで吸収されるためにラツチアツ
プが起きにくくなる。更に降伏する部分がチヤン
ネルストツパーの下側の接合でありチツプ表面に
露出しないので信頼性が向上す利点がある。
パーの下側の接合が最初に降伏するために回路内
の他の接合がサージ電圧等で降伏することがなく
なり信頼性が向上する。つぎにサージ電圧がチヤ
ンネルストツパーで吸収されるためにラツチアツ
プが起きにくくなる。更に降伏する部分がチヤン
ネルストツパーの下側の接合でありチツプ表面に
露出しないので信頼性が向上す利点がある。
第１図は本考案の適用できるCMOS集積回路
の断面の概略図であり、４は低濃度Ｐ型層、５お
よび９はそれぞれＮチヤンネルトランジスタのソ
ース及びドレインとなる低濃度Ｎ型層、６および
１０は高濃度Ｎ型層で８および１８はそれぞれＮ
チヤンネルおよびＰチヤンネルトランジスタのゲ
ートである。また１９および１７はそれぞれＰチ
ヤンネルトランジスタのソートおよびドレインで
ある。 第２図は第１図の本考案に関係のある部分を抜
きだした部分断面図である。 第３図は本考案の実施例の部分断面図であり３
０は低濃度Ｎ型層である。
の断面の概略図であり、４は低濃度Ｐ型層、５お
よび９はそれぞれＮチヤンネルトランジスタのソ
ース及びドレインとなる低濃度Ｎ型層、６および
１０は高濃度Ｎ型層で８および１８はそれぞれＮ
チヤンネルおよびＰチヤンネルトランジスタのゲ
ートである。また１９および１７はそれぞれＰチ
ヤンネルトランジスタのソートおよびドレインで
ある。 第２図は第１図の本考案に関係のある部分を抜
きだした部分断面図である。 第３図は本考案の実施例の部分断面図であり３
０は低濃度Ｎ型層である。
Claims (1)
- 一導電型の半導体基板と、該半導体基板の一主
面に設けられた他の導電型の半導体層と、前記半
導体基板の前記一主面に設けられた他の導電型の
絶縁ゲート電界効果トランジスタと、前記半導体
層の一主面に設けられた一導電型の絶縁ゲート電
界効果トランジスタと、前記半導体基板の前記一
主面と前記半導体層の前記一主面とに該半導体基
板及び該半導体層とにより形成されるPN接合の
端部を覆つて共通に設けられた前記他の導電型で
高濃度の第１の半導体領域と、該第１の半導体領
域の下に上面が該第１の半導体領域の底面に覆わ
れかつ接するように前記半導体基板と前記半導体
層の接合界面に設けられた前記半導体基板に前記
一導電型の不純物を導入して形成された第２の半
導体領域とを有することを特徴とする相補型絶縁
ゲート電界効果半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7996982U JPS58182442U (ja) | 1982-05-31 | 1982-05-31 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7996982U JPS58182442U (ja) | 1982-05-31 | 1982-05-31 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182442U JPS58182442U (ja) | 1983-12-05 |
| JPS6345007Y2 true JPS6345007Y2 (ja) | 1988-11-22 |
Family
ID=30089133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7996982U Granted JPS58182442U (ja) | 1982-05-31 | 1982-05-31 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182442U (ja) |
-
1982
- 1982-05-31 JP JP7996982U patent/JPS58182442U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182442U (ja) | 1983-12-05 |
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