TWI249843B - Semiconductor device and its manufacturing method, and electronic apparatus - Google Patents

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Takashi Nagano
Yasushi Morita
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Description

1249843 玖、發明說明： 【發明所屬之技術領域】 本發明係有關如以具有CMOS影像感測器等之光二極體 之固體攝像元件、DRAM混載邏輯LSI等為代表之半導體裝 置及其製造方法，以及搭載該半導體裝置之電子機器。進 一步詳細而言，係有關具有：形成高熔點金屬矽化物層之 半導體區域、與未形成高熔點金屬矽化物層之半導體區域 之半導體裝置及其製造方法，以及搭載該半導體裝置之電 子機器。 【先前技術】 近年來，具有CMOS邏輯電路之半導體裝置的製程中，使 用比例原則之元件逐漸微細化。該製程中，基於降低寄生 電阻之目的，通常係使用字對準多晶矽化技術，於MOS電 晶體之源極/汲極區域形成高溶點金屬石夕化物層之方法。所 謂字對準多晶矽化技術，係一種在MOS電晶體之矽閘極與 源極/汲極的表面，選擇性、自匹配地同時形成高熔點金屬 矽化物層之步騾。此外，具有CMOS邏輯電路之半導體裝置 ，為達到元件微細化，並且基於減少耗電、提高動作速度 及降低成本之目的，亦迫切要求在矽基板上整合系統。如 CMOS影像感測器及DRAM混載邏輯LSI等功能裝置的形成 成為重要課題。 但是，欲將在源極區域及汲極區域内形成高熔點金屬矽 化物層之CMOS邏輯區域，與具有發生接合洩漏問題之 DRAM胞及光二極體之固體攝像元件整合於一個>5夕半導體 84639 1249843 曰曰 片上，在技術上有困難。亦即，在源極區域及汲極區域 内形成鬲熔點金屬矽化物層時，引起接合洩漏擴大，特別 是對於具有發生接合洩漏問題之DRAM胞及光二極體之固 to知F像兀件成為致命性問題。該高熔點金屬矽化物層係在 源極區域及汲極區域表面形成高熔點金屬，藉由使矽與高 熔點金屬反應而形成。但是，矽與高熔點金屬未完全反應 二概率之未反應之尚熔點金屬擴散而殘留於接合附近 時，該殘留之聽點金屬即是關键，而引起接合決漏擴大。 另外，提出一種MOS電晶體利用閘極與形成於其侧壁之 絕緣膜間隔層之所謂侧壁，將源極區域及沒極區域形成 LDD構造。而後，如使用光阻法，僅對形成高熔點金屬石夕 化物層之CMOS邏輯區域進行在閘極侧壁形成侧壁用之回 姓處理，僅於CMOSi罹鐘、肛』 二、 避轉£域义源極區域及汲極區域内形成 向少各點金屬碎化物層之古、表 . p .. ^万法。但是，該方法存在未形成高 火各點金屬碎化物層乏1^·只〜、 層μ域内亦無法形成源#區域及没極區 域之問題。 亦即，欲形成具有較深枝人 $叙，木接合<源極區域及汲極區域，為 求避免MOS電晶體對通道 、L次义|，需要形成侧壁構造 。如上所述’形成高炊 、π 、 至屬矽化物層之區域與形成侧壁 ,.,κ 奋站里屬矽化物層之非形成區域無法形 成側壁，鬲熔點金屬矽化物 ^ Π ^ ^ 4 曰 < 形成區域與非形成區域無 凌冋時形成源極區域方 ’ 及極區域。如CMOS影像感測器設定 7L 一極骨豆的電位更深，成1、/ , 求金丨增加飽和信號’擴大S/N比，以謀 I貝“ '但疋，對於設定光二極體之電位更深，欲讀 84639 1249843 取光二極體之信號電荷，亦須將讀取用之_3電晶體之源 極/w㈣域之電位設定較深。而必須採取將側壁作為掩模 佈植高濃度雜質而形成源極/汲極區域的手段。亦即，未形 成高炫點金屬石夕化物層區域之具有光二極體的像素區域亦 須形成高濃度之源極/汲極區域’但是其存在先前技術無法 達成的問題。 另外’固體攝像元件中’連接於受光部之刪電晶體之 閘極及源極/；；及極區減内带占么厪 匕埤内形成金屬矽化物層之構造係揭示 於特開2001-44404號公報中。 【發明内容】 有,於上14問題，本發明提供-種可於發生接合戌漏問 …效電晶體，如DRAM胞及CM0S型之攝像區 “體不形成高炫點金屬石夕化物層，而於須降低寄生電阻 〈場效電晶體’如邏輯電路部之形成區域之_S電晶體來 屬7化物層導體裝置及其製造方 搭載此種半導體裝置之電子機器。 第一種發明之半導髀斯 卜 上开U古^置-有.弟-區域，其係於基板1 丨成有兩熔點金屬矽化物層；及第二區域 高熔點金屬矽化物；· + ^ &卜 ，、你禾形成 触、 物層，在形成於第一區域之第一場效電日 體 < 閘極侧劈形$古 ％ ^叉呢曰曰 電晶體之源極/沒極區 万、弟一％效 Ρ # 4形成有尚熔點金屬矽化物；，笛一 區域包含形成於該第二區姑、伙# 物層，弟— 緣膜中之下…r I 爾晶體，以數個絶 胰復蓋，對應於 例壁，形成包含數個心,士… -曰…間極 、、、巴緣艇中〈上層絕緣膜之側壁。 84639 1249843 基板如可使用半導體基板，並宜使用矽基板。第一、第 二場效電晶體係使用絕緣閘型場效電晶體之所謂MOS電晶 體。以後，將場效電晶體簡稱為MOS電晶體作說明。第一 MOS電晶體及第二MOS電晶體均在閘極上形成侧壁，因此 源極/汲極區域係以所謂LDD構造形成。以下說明之其他半 導體裝置及製造方法亦同，因此省略重複說明。 ^ 該高熔點金屬矽化物層亦可形成於形成在第一區域之第 · 一MOS電晶體之閘極上。 數個絕緣膜係以第一絕緣膜、第二絕緣膜及第三絕緣膜# 形成，可以第一及第二絕緣膜形成覆蓋第二區域之下層絕 緣膜，可以第三絕緣膜形成上層之絕緣膜。第二絕緣膜可 以具有與第三絕緣膜不同蚀刻特性之絕緣膜形成。如第一 及第三絕緣膜可以矽氧化膜形成，而第二絕緣膜可以矽氮 化膜形成。構成第一絕緣膜之矽氧化膜之膜厚宜設定在20 nm以下。構成第二絕緣膜之矽氮化膜之膜厚宜設定在30 nm 以下。構成第三絕緣膜之石夕氧化膜之膜厚宜設定在10 0 nm
此外，數個絕緣膜可以第一絕緣膜及第二絕緣膜形成， 並以第一絕緣膜形成覆蓋第二區域之下層絕緣膜，以第二 絕緣膜形成上層絕緣膜。第二絕緣膜可以具有與第一絕緣 膜不同蝕刻特性之絕緣膜而形成。如第一絕緣膜可以矽氮 化膜形成，第二絕緣膜可以矽氧化膜形成。構成第一絕緣 膜之矽氮化膜之膜厚宜設定在30 nm以下。構成第二絕緣膜 之矽氧化膜之膜厚宜設定在100 nm以下。 84639 1249843 採用第種發明之半導體裝置，藉由使用數個絕緣膜， 第 第一及第二絕緣膜之二層構造，或第一及第二絕 緣兩層構造的侧壁，第一區域可於1^1)〇構造之源極/汲 極區域，或是該源極/汲極區域與閘極之表面形成高熔點金 屬矽化物層’可達到元件微細化，並且謀求寄生電阻降低 问速動作、減少耗電。另外，第二區域藉由數個絕緣膜 <下層，如為三層構造時，則係藉由第一及第二絕緣膜， 為兩層構造時，則係藉由第一絕緣膜覆蓋表面，其上層絕 賴之側壁對應於問極之侧壁而形成，可避免形成高溶點 ^屬矽化物層，抑制接合洩漏。且可形成LDD構造之M〇s 私日曰。因此，可在同一個半導體晶片上設置同樣具有 構造义源極/汲極區域之]^〇3電晶體，且一方具有形成有高 熔點金屬矽化物層之Mos電晶體區域，另一方具有未形成 高熔點金屬珍化物層之M〇s電晶體區域。 使用二層構造之絕緣膜時，藉由將第二絕緣膜使用與第 一、纟巴緣胰蝕刻特性不同之絕緣膜，於第二區域中，藉由回 I虫在閑極側壁上保留第一及第二絕緣膜絕緣膜，可形成第 一、、、巴、、彖膜之侧壁’可防止於第二區域形成高熔點金屬矽化 物層。藉由分別以矽氧化膜形成第一絕緣膜，以矽氮化膜 形成第一纟巴緣膜’以矽氧化膜形成第三絕緣膜，可進行此 # Θ H使$兩層構造之絕緣膜時，冑由將第—絕緣膜使 用與弟二絕緣膜姓刻特性不同之絕緣膜，#第二區域中， 藉由回蝕在閘極侧壁上保留第一絕緣膜，可形成第二絕緣 月旲 < 側壁’可防止於第二區域形成高熔點金屬矽化物層。 84639 -10- 1249843 以矽氧化膜形成第 藉由分別以矽氮化膜形成第一絕緣膜 一絶緣膜’可進行此種回敍。 以三層膜形成數個絕緣膜時，藉由將第—絕緣膜之矽氧 化膜之膜厚設定在20 nm以下，將第二絕緣膜之嫌膜之 艇厚設足在3Q_下’將第三絕緣膜切氧化膜之膜厚設 足在100 nm以下，容易製作側壁。$過該膜厚日寺，微細元 件之侧壁製作ϋ難。此外，#由將第„絕緣膜切氧化膜
之膜厚設定在20 nm以下，將第二絕緣膜之石夕氮化膜之膜厚 設定在30 nm以下，如便於在感測器部上製作防反射膜。雖 然万；感測部上之第二矽氮化膜上形成在製作配線過程形成 之絕緣膜（如矽氮化膜、矽氧化膜等），但是藉由此等矽氧化 膜與配線形成過程中所形成之絕緣膜而具有防反射功能， 可棱回對感測器邵之光入射效率。以兩層膜形成數個絕緣 膜時亦同，側壁製作容易，此外，如便於在感測器部上製 作防反射膜。 第一種發明之半導體裝置之製造方法具有：閘極形成步 騾，其係在須形成基板之高熔點金屬矽化物層之第一區域· 上與不使其形成鬲熔點金屬矽化物層之第二區域上，經由 閉極絕緣膜形成；第一雜質導入區域形成步驟，其係於基> 板上’將閘極作為掩模來導入雜質而形成；絕緣膜形成步 驟’其係在包含閘極之整個基板下層形成絕緣膜；側壁形 成步，驟，其係選擇性僅蝕刻第—區域上下層之絕緣膜，而 於問極侧壁上形成；第二雜質導入區域形成步騾，其係在 第一及第二區域上形成上層之絕緣膜，蝕刻該上層之絕緣 84639 -11 - 1249843 :’在對應於閑極侧壁之部分形成側壁，將該側壁及閑極 :為掩模來導入雜質而形成；及高您點金屬珍化物層形成 4 ’其係於第-區域之第二雜質導人區域或該第二雜質 導入區域與閘極上選擇性形成。 /、 此時’弟一區域及第二區域内，上述第—雜質導入區域 ’如為_電晶體3寺，係成為低濃度之源極/沒極區域，為， 後述之攝像區域之感測器部時，係成為構成光二極體之一 =的導電型區域。此外，上述第二雜質導人區域，如為咖 晶體時’係成為高濃度之源極"及極區域’為後述之攝像 =之感測器部時，係成為減少光二極體之接合洩漏用之 南濃度半導體區域。M0S電晶體形成所謂㈣構造之源極/ 沒極區域。 構成下層及上層絕緣膜之數個絕緣膜可以第一絕緣膜、
第二絕緣膜及第三絕緣膜之三層膜形成，並以第一及第二 絕緣膜形成下層之絕緣膜，以第三絕緣膜形成上層絕緣膜 。第二絕緣膜可以具有與第三絕緣膜不同蝕刻特性之絕緣 膜形成。藉此’於回蝕第三絕緣膜時，第二絕緣膜成為蝕· 刻停止器’可於第二區域内保留第二、第一絕緣膜。如第 一絕緣膜可以矽氧化膜形成，第二絕緣膜可以矽氮化膜形 成，第三絕緣膜可以矽氧化膜形成Q 此外’構成下層及上層絕緣膜之數個絕緣膜可以第/絕 緣膜與第二絕緣膜之兩層膜形成，並以第一絕緣膜形成下 層絕緣膜’以第二絕緣膜形成上層絕緣膜。此時第一絕緣 膜亦可以具有與第二絕緣膜不同蝕刻特性之絕緣膜形成。 84639 -12- 1249843 藉此，於回颠第二絕緣膜時，第一絕緣膜成為蝕刻停止器 ，可於第二區域中保留第一絕緣膜。如第一絕緣膜可以矽 氮化膜形成，第二絕緣膜可以矽氧化膜形成。此外，如第 一、％緣艇亦可以矽氧化膜形成，第二絕緣膜亦可以矽氮化 膜形成。 採用第一種發明之半導體裝置之製造方法，數個絕緣膜 ，如使用第一、第二及第三絕緣膜之三層膜，或使用第一 及第二絕緣膜之兩層膜，全面地形成下層之如第一及第二 絶緣艇或是形成第一絕緣膜後，形成選擇性地僅回蝕第一 · 區域 < 側壁。其次’藉由全面地形成上層之如第三絕緣膜 或第,絕緣膜並回蝕，而形成第三絕緣膜之側壁，第一區 域與罘一區域均可形成]11)〇構造之m〇s電晶體。且由於高 炫點金屬石夕化物層之第二區域被下層之絕緣膜保護，因此 夕成万、第區域，而不形成於第二區域。因此，可製造 :種半導體裝置，其在同一個半導體晶片上設置：第一區 域不其係形成可達到M0S電晶體之微細化，並且可降低寄 生:阻、向速動作、減少耗電之MOS電晶體；及第二區域鲁 ”係形成接合洩漏被抑制之MOS電晶體。 膜’回钱第三絕緣膜時，由於第二絕緣膜，或 :二餘第二絕緣膜時，由於第二絕緣膜具有， 心不同之餘刻特性，因此可於第二區域表面. 保留成為保護膜之举$表面 成於第二區域。μ ，可阻止高熔點金屬石夕化物層形 於回蝕時:夕矣由於第二區域被絕緣膜保護’因此 -土板义表面蝕刻，因此不暴露於電漿下，可 84639 -13 - 1249843 避免對矽基板造成損傷。 精由將？呆留於弟二區域上> τ昆 、 τ田^ 飞上 < 下層絕緣膜之膜厚設定成上 逑值，可導入雜質，可於第— 、， 昂一5域内形成第二雜質導入區 域。 第二種發明之半導體裝置具有··第—區域，其係於半導 體基板上形成有高熔點金屬矽化物層；及第二區域，其係 未形成高熔點金屬矽化物層；第二區域包含形成於該第二 區域（第二MOS電晶體，以數個絕緣膜中之下層絕緣膜覆 歲，對應於弟一 MOS電晶體之閘極側壁，形成包含數個絕 緣膜中之上層絕緣膜之單層膜的侧壁，於形成在第一區域 之第一 MOS電晶體之閘極侧壁上形成包含不含氮化矽之單 層膜之侧壁，於第一MOS電晶體之源極/汲極區域，或源極 /汲極區域與閘極上形成高熔點金屬矽化物層。 數個絕緣膜係以第一絕緣膜、第二絕緣膜及第三絕緣膜 形成，可以第一及第二絕緣膜形成覆蓋第二區域之下層絕 緣膜，可以第三絕緣膜形成上層之絕緣膜。此時亦與前述 同樣地，第二絕緣膜可以具有與第三絕緣膜不同蝕刻特性 之絕緣膜形成。如第一及第三絕緣膜可以矽氧化膜形成， 而第二絕緣膜可以矽氮化膜形成。構成第一絕緣膜之矽氧 化膜之膜厚宜設定在20 nm以下。構成第二絕緣膜之矽氮化 膜之膜厚宜設定在30 nm以下。構成第三絕緣膜之矽氧化膜 之膜厚宜設定在1〇〇 nm以下。 此外，數個絕緣膜可以第一絕緣膜及第二絕緣膜之絕緣 膜形成，並4第一絕緣膜形成覆蓋第二區域之下層絶緣膜 84639 -14- 1249843 ，以第二絕緣膜形成上層絕緣膜。此時亦與前述同樣地， 第一絕緣就可以具有與第二絕緣膜不同蝕刻特性之絕緣膜 而形成。如第一絕緣膜可以矽氮化膜形成，第二絕緣膜可 以矽氧化膜形成。構成第一絕緣膜之矽氮化膜之膜厚宜設 定在1 00 nm以下。構成第二絕緣膜之矽氧化膜之膜厚宜設 定在100 nm以下。 採用第二種發明之半導體裝置，第一區域中，由於在閘 極侧壁上形成不含氮化碎之單層膜的侧壁，因此於導入雜 質後之導入雜質活化退火處理時，可避免閘極中之雜質， 尤其是P通道MOS電晶體之閘極中之硼（B)擴散至半導體基 板内，可抑制電晶體特性惡化，如可抑制MOS電晶體之電 流驅動能力的惡化。此外，可發揮第一區域形成具有高熔 點金屬矽化物層之LDD構造之MOS電晶體，第二區域不具 高熔點金屬矽化物層，形成可抑制接合洩漏之LDD構造之 M〇S電晶體等，與前述第一種發明之半導體裝置相同的效 果。絕緣膜以三層膜構成時，藉由將第一、第二、第三絕 緣膜之各個膜厚設定在20 nm以下、3 0 nm以下、1 00 nm以下 ，與前述同樣地，侧壁製作容易。此外，便於製作防反射 膜。 絕緣膜以兩層膜構成時，藉由將第一及第二絕緣膜之膜 厚設定在100 nm以下，同樣地，侧壁製作容易。此外，便 於製作防反射膜。 第三種發明之半導體裝置具有：第一區域，其係於半導 體基板上形成有高熔點金屬矽化物層；及第二區域，其係 84639 -15 - 1249843 未形成高熔點金屬矽化物層；第二區域包含形成於該第二 區域之第=M〇S電晶體，以數個絕緣膜覆蓋，於形成在第 區域之第MOS電晶體〈閘極侧壁上形成包含數個絕緣 艇中〈上層絕緣膜之不含氮化碎之單層膜之侧壁，於第一 MOS電晶體〈源極/沒極區域，或源極/沒極區域與閘極上形 成高溶點金屬石夕化物層。 數個絕緣膜係以第-絕緣膜、第二絕緣膜及第三絕緣膜、 形成，可以第三絕緣膜形成上層之絕緣膜。此時亦與前述 同樣地，第二絕緣膜可以具有與第三絕緣膜不同蝕刻特性_ 之絕緣膜形成。如第一及第三絕緣膜可以矽氧化膜形成， 而第二絕緣膜可以矽氮化膜形成。與前述同樣地，構成第 、、、巴、、彖膜之碎氧化膜之膜厚宜設定在2〇 llrn以下。構成第二 絕緣膜之矽氮化膜之膜厚宜設定在3〇 nm以下。構成第三絕 緣膜之石夕氧化膜之膜厚宜設定在1 Q 〇 llm以下。 此外’數個絕緣膜可以第一絕緣膜及第二絕緣膜之絕緣 膜形成，可以第二絕緣膜形成上層絕緣膜。如第一絕緣膜 可以矽氮化膜形成，第二絕緣膜可以矽氧化膜形成。構成Φ 第一絕緣膜之矽氮化膜之膜厚宜設定在1 00 nm以下。構成 弟一絕緣膜之秒氧化膜之膜厚宜設定在10 0 nm以下。 採用第三種發明之半導體裝置，與第二種發明之半導體 裝置同樣地，第一區域中，由於在閘極侧壁上形成不各氮 化矽之單層膜的側壁，因此於導入雜質後之導入雜質活化 退火處理時，可避免閘極中之雜質，尤其是p通遒M〇s電晶 體之閘極中之硼（B)擴散至半導體基板内，可抑制電晶體特 84639 -16 - 1249843 性惡化。此外，可發揮第一區域形成具有高熔點金屬矽化 物層（LDD構造之MOS電晶體，第二區域不具高熔點金屬 石夕化物層’形成可抑制接合洩漏之LDD構造之m〇S電晶骨# 等，與前述第一種發明之半導體裝置相同的效果。絕緣膜 以三層膜構成時，藉由將第一、第二、第三絕緣膜之各個 膜厚設定在20 nm以下、3〇 nm以下、1〇〇 nm以下，侧壁製 作各勿此外，便於製作防反射膜。絕緣膜以兩層膜構成 時，藉由將第一及第二絕緣膜之膜厚設定在1〇〇 nm以下， 同樣地，侧壁製作容易，便於製作防反射膜。 第二種發明之半導體裝置之製造方法具有··閘極材料膜 形成步騾，其係在須形成半導體基板之高熔點金屬矽化物 層（第一區域上與不使其形成高熔點金屬矽化物層之第二 區或上、、’二由閘極絕緣膜形成；閘極形成步騾，其係選擇 生地僅知第一區域上之閘極材料膜予以圖案化而形成；第 滹貝導入區域形成步騾，其係將閘極作為掩模，於第二 區域内導入雜質而形成；第一絕緣膜及第二絕緣膜堆疊步 驟，其係堆叠於整個第一區域及第二區域内；第二雜質導 區或元成步驟，其係將第二區域上作為掩模，除去第一 ^之問極材料膜上之第一及第二絕緣膜，將該間極材料 艇丁以圖案化而形成閘極，將該閘極作為掩模，於第-區 域内導轉質而形成；側壁形成步驟，其係在整個第-區 域二區域上形成第三絕緣膜後，回賊第三絕緣膜 ’二一區域係在閉極侧壁上形成第三絕緣膜之單層膜側壁 4 —區域係在問極側壁上’經由第一及第二絕緣膜形成 84639 -17 - 1249843 第三絕緣膜之侧壁；第三„導人區域形成錢，其係於 第一區域及第二區域内’將問極及側壁作為掩模導入雜質 而形成；及高熔點金屬矽化物層形成步驟，其係於第一區 域之第三雜質導人區域或該第三雜質導人區域肖閘極上形 成。 此時，第二區域之上逑第一雜質導入區域，如為m〇s 晶體時，係成為低濃度之源極/没極區域，為後述之攝像區 域之感測器部時，係成為構成光二極體之一方的導電型區 域。第-區域《上述第二雜質導入區域，如為m〇s電晶體 時，係成為低濃度之源極/汲極區域。第一及第二區域之上 述第三雜質導入區域’如為M0S電晶體時，係成為高濃度 之源極/沒極區域，為後述彡摄卷斤A、 ^ W 4 <輛像£域 < 感測器部時，係成 為減少光二極體之接合&漏用之高濃度半導體區域。刪 電晶體形成所謂LDD構造之源極/汲極區域。 此時亦與前述同樣地，可以具有與第三絕緣膜不同蚀刻 特性之絕緣膜形成第二絕緣膜。如可㈣氧化㈣成第— 絕緣膜，彳㈣氮化膜形成第二絕緣膜，可㈣氧化膜形 成第三絕緣膜。 採用第二種發明之半導體裝置之製造方法，由於係使用 三層構造之絕緣膜，第一區域係於閑極侧壁上形成不含氮 化石夕d絕《之單層膜的侧壁，目此，於導人雜質後 ，導二雜質活化退火處理時，可避免問極中之雜質，尤其 疋P迥迢：MOS電晶體之閘極中之硼⑻擴散至半導體基板内 了抑制電晶體特性惡化，如可抑制M〇s電晶體之電流驅 84639 -18- 1249843 動此力的惡化。此外，可發制生 揮了衣坆一種半導體裝置，JL 在同一個半導體晶片上設 /、
咖曰、 弟£域，其係具有僅於M〇S 迅日曰股内形成高熔點金屬石夕 ^ 層可達到M〇S電晶體之 从細化，並且可降低寄生電阻、
接、止、Amc 回速動作、減少耗電之LDD =Γ體;及第二區域，其係不形成高溶點金屬 !物層：而形成接合茂漏被抑制之则電晶體等，與前 〇種發明〈半導體裝置之製造方法相同的效果。 弟二種發明之半導體裝置之製 形成步驟，其係在須形成半道：；：法具有：問極材料膜 … 牛寸肢基板〈高熔點金屬矽化物 層之弟一' 區域上虛不倍立形士、丄ρ 、 * /、 ，、y成鬲熔點金屬矽化物層之第二 區域上’經由問極絕緣膜形&;問極形成步驟，其係選擇 ㈣=將第二區域上之問極材料膜予以圖案化而形成；第 一雜質導入區域形成步驟’其係將前述閘極作為掩模，於 Γ區域内導人雜質而形成；第—絕緣膜及第二絕緣膜堆 ::驟：其係堆疊於整個第一區域及第二區域内；第二雜 寸區或形成步騍’其係於第二區域内’將閘極及該閘 =侧壁之第―、第二絕緣膜作為掩模來導人雜質而形成； 第:雜料人區域形成步驟，其係將第二區域上作為掩模 ’除去第-區域之閘極材料膜上之第一及第二絕緣膜，將 嫌材料膜予以圖案化而形成間極，將該閑極作為掩模 =第㉟域内導入雜質而形&;第四雜質導入區域形成 步知2係在整個第—區域及第二區域内形成第三絕緣膜 後.第一區域作為掩模回蝕第三絕緣膜，將閉極及侧壁 乍為掩模&帛一區域内導入雜質而形成·’及高溶點金屬 84639 -19- 1249843 矽化物層形成步驟，其係於第一區域之閘極侧壁形成第三 絕緣膜之¥層膜之側壁，於第一區域之第四雜質導入區域 或該第四雜質導入區域與閘極上形成。 此時’第一區域之上述第一雜質導入區域，如為M〇s電 晶體時，係成為低濃度之源極/汲極區域，為後述之攝像區 域之感測器部時，係成為構成光二極體之一方的導電型區. 域。第二區域之上述第二雜質導入區域，如為M〇s電晶體· 時，係成為咼濃度之源極/汲極區域，如為後述之攝像區域 之感測器部時，成為減少光二極體之接合淺漏用之高濃度g 半導體區域。第-區域之上述第三雜質導入區域，如為_ 電晶體時，係成為低濃度之源極/汲極區域。第一區域之上 述第四雜質導入區域，如為M0S電晶體時，係成為高濃度 之源極/汲極區域。MOS電晶體形成所謂LDD構造之源極/ 及極區域。 如可以矽氧化膜形成第一絕緣膜 絕緣膜，可以矽氧化膜形成第三 此時亦與前述同樣地， ’可以矽氮化膜形成第二
絕緣膜。 採用第三種發明之半導體裝置之製造方法，由於係使 二層構造之絕緣膜，第-區域係於閑_壁上形成不各 化石夕之第三、絕緣膜之單層膜的側壁，因此，於導入㈣ <導入雜質活化退火處理時，H ^ /' e t 可避免閘極中之雜質，尤 是P通道MOS電晶體之閘柘中夕 、 η-甲爻硼（B)擴散至半導體某 ，可抑制電晶體特性惡化，如可λ &板 如可抑制MOS電晶體之電流 動能力的惡化。此外，由於笛― 、罘一區域仍然保留三層構造 84639 -20 > 1249843 系巴緣’因此可自由設定第二絕緣膜之膜厚。藉此，如可 形成光電輪換機構時，可將對入射光之反射強度予以最小 化。此外，可發揮可製造一種半導體裝置，其在同一個 導晋•曰$ 、丘日日片上設置：第一區域，其係具有僅於M〇s電晶體内 形成鬲熔點金屬矽化物層，可達到M〇s電晶體之微細化，
並且可降低寄生電阻、高速動作、減少耗電之LDD構造夫 刪電晶體；及第二區域，其係不形成高熔點金屬石夕化艇 層，而形成接合洩漏被抑制之M0S電晶體等，與前述第一 種毛明之半導體裝置之製造方法相同的效果。 第四種發明之半導體裝置之製造方法具有：閘極材料膜 形成步驟，其係在須形成半導體基板之高炫點金屬石夕化物 層<第一區域上與不使其形成高熔點金屬矽化物層之第j 區域上’經由閑極絕緣膜形成；閘極形成步驟，
性地僅將第二區域上之閉極材料膜予以圖案化而形成1 :❹導入區域形成步驟，其係將閉極作為掩模，於第二 E域内，人雜質而形成；第—絶緣膜形成步驟，其係 万:整個第一區域及第二區域内；第二雜質導入區域形成+ 驟，其係將第二區域作為掩模，除去第—區域之閉柄材^ 艇上<弟一絕緣膜，將該閘極材料膜予以圖 極，將該閘極作為掩模，於第— > 成閘 側壁形成步驟，其係於整個第；質而形成； /一，频《單層膜之侧壁，第二區域於_側•由 弟—而形成第二絕緣膜之例壁；第三雜質導：:： 84639 -21 - 1249843 形成步騾，其係將閘極及侧壁作為掩模，於第一區域及第 一區域内導入雜質而形成；及高炫點金屬石夕化物層形成步 驟’其係於第一區域之第二雜質導入區域或該第三雜質導 入區域與閘極上形成。此時亦與前逑同樣地，第一絕緣膜 可以具有與第二絕緣膜不同蝕刻特性之絕緣膜形成。如第 一絕緣膜可以矽氮化膜形成，第二絕緣膜可以矽氧化膜形 成。 此時，第二區域之上述第一雜質導入區域，如為M〇s電 曰曰肢時，係成為低濃度之源極/汲極區域，為後述之攝像區 域之感測器部時，係成為構成光二極體之一方的導電型區 域第一區域之上逑第二雜質導入區域，如為M〇s電晶體 時，係成為低濃度之源極/汲極區域。第一及第二區域之上 述第三雜質導人區域，如為晶體時，係成為高濃度 ^源極/沒極區域，為後述之攝像區域之感測部時，成為減 少光二極體之接合洩漏用之高濃度半導體區域。M〇s電晶 體形成所謂LDD構造之源極/汲極區域。 採用第四種發明之半導體裝置之製造方法，由於係使用 兩層構造之絕緣膜，第—區域係於閘㈣壁上形成不含氮 化秒之第二絕緣膜之單層膜的侧壁，因此，於導人雜質後 ^導轉質活化退火處理時，可避免閘極中之雜質，尤其 疋P遇賴0S電晶體之閘極中之硼（B)擴散至半|體基板内
7抑制電晶體特性惡化，如可抑制M0S電晶體之電流驅 動能力的惡化。料，可發揮可製造—種半㈣裝置，並 在同一個半導體晶片上設置：第—區域，其係具有僅於M0S 84639 -22 - 1249843
電晶體内形成高炫點金屬石夕化物層’可達到M 微細化，並且可降低寄 、 日曰目丘足 牛低奇生-阻、高速動作、減少耗電之ldd 以 電晶體；及第二區域，其係不形成高熔點金屬 、物層而形成接合洩漏被抑制之m〇s電晶體 述第 /種發明之半導體裝置之製造方法相同的效果。 弟五種發明之半導晋渔其士罢、 形成步驟，其係在須方法具有：問極材料膜 層之第-區域上鱼不使:體基板之綱金屬發化物 14不使其形成高熔點金屬矽化物層之第二 區域上，經由閑極絕緣膜形; 性地僅將第二區域上之門朽#』， ，、係廷擇 飞上义閑極材料膜予以圖案化而形成；第 一雜質導入區域形成步 乐 M ^ ^ 其係將前述閘極作為掩模，於 罘二區域内導入雜質而 是万、 形成於整個第-區域及第絕緣膜形成步驟，其係 W峡* 、 區域Θ;第二雜質導入區域形 Η ’，、係於第二區域内，將閘極及閘極侧壁之第一刀 緣膜作為掩模來導入雜質而土^ & 步驟，立綱一…成，㈣質導入區域形成 材料膜上々裳一Θ★ 际去弟一區域之閘極 ,、、、巴、、豪艇，將該閘極材料膜予以圖案化而形 成閘極，將該閘極作為掩模，於第一區 ， 成；第四雜質導入區域形成 -内寸入雉質而形 竽-厂^ <成V魟，其係在整個第一區域及 罘一區域内形成第二絕緣膜後， 一 第二絕緣膜，於第1域之 —域作為掩模回1虫 .r_r ^ 4《閘極侧壁形成第二絕緣膜之單 極及側壁作為掩模，於第-區域内導入； -一:’及4點金屬石夕化物層形成步驟，'其係形成於 罘—區域之第四雜質導入區 ' J 、 戈次该罘四雖質導入區域與閘 84639 -23 - 1249843 極上。此時亦與前述同樣地，如可以彻膜形成第一絕 緣膜，以矽氧化膜形成第二絕緣膜。 此外，如亦可以矽氮化膜形成第一絕緣膜，以矽氧化膜 形成弟二絕緣膜。 曰此時’第—區域之上述第—雜質導入區域，如為μ⑽電 曰日把時’係成為低濃度之源極m極區域，域述之攝像區. 域之制器部時’係成為構成光二極體之一方的導電型區_ 第區域之上述第一雜質導入區域，如為MOS電晶體 時’係成為高濃度之源極/沒極區域’如為後述之攝像區域鲁 <感測器部時’成為減少光二極體之接合线漏用之高濃度 半導體區域。第—區域之上述第三雜質導人區域，如為Μ0又S 電晶體時’係成為低濃度之源極/沒極區域。第一區域之上 述第四雜質導入區域，如為刪電晶體時，係成為高濃度 之源極/汲極區域。Mos電晶體形成所謂1^〇]〇構造之源極^ 極區域。 採用第五種發明之半導體裝置之製造方法，由於係使用 兩層構造（絕緣膜，第—區域係於閉極侧壁上形成不含氮 化石夕之第二絕緣膜之單層膜的侧壁，因此，於導人雜質後 ,導入雜質活化退火處理時，可避免閘極中之雜質，尤其 疋P逋道MOS電晶體之閉極中之硼（B)擴散至半導體基板内 ’可抑制電晶體特性惡化’如可抑制娜電晶 動能力的惡化。此外，由於第二區域仍然保留兩層構^ 絕緣膜’目此可自由設定第―絕緣膜之膜厚。藉此，如可 形成光議奐機構Η寺，可將對入射光之反射強度予以最小 84639 -24- 1249843 化。此外，可發揮可製造一種半導體裝置，其在同一個半 導體晶片上設置：第一區域，其係具有僅於MOS電晶體内 形成高熔點金屬矽化物層，可達到MOS電晶體之微細化， 並且可降低寄生電阻、高速動作、減少耗電之LDD構造之 MOS電晶體；及第二區域，其係不形成高熔點金屬矽化物 層，而形成接合洩漏被抑制之MOS電晶體等，與前述第一 種發明之半導體裝置之製造方法相同的效果。 上述半導體裝置中，可於第一區域内形成構成邏輯電路 之弟一 MOS電晶體’於弟二區域内形成信號電荷儲存機構。 上述半導體裝置可用作CMOS型之固體攝像元件，該固體 攝像元件於第一區域形成構成邏輯電路之第一 MOS電晶體 ，於第二區域形成具有包含前述第二MOS電晶體與感測器 部之像素之攝像區域。應用於CMOS型之固體攝像元件時， 於數個絕緣膜採三層構造時，可於攝像區域之感測器部上 ，以第一絕緣膜之矽氧化膜、第二絕緣膜之矽氮化膜、及 在製作配線過程中所形成之上層絕緣膜之矽氮化膜之疊層 膜構成防反射膜。此時，第一絕緣膜之矽氧化膜之膜厚可 設定在20 nm以下，第二絕緣膜之矽氮化膜與上層之矽氮化 膜之合計膜厚可設定在1 50 nm〜20 nm，並宜設定在1 00 nm〜20 nm。第一絕緣膜之矽氧化膜之膜厚愈薄愈佳，亦可 使膜厚為零。藉由將各絕緣膜之膜厚設定成上述值，可使 疊層膜具防反射功能。各絕緣膜之膜厚比該值厚時，亦即 過厚時，不易獲得防反射功能，並且接觸孔形成困難。此 外，數個絕緣膜採兩層膜構造時，同樣地，亦可使感測器 84639 -25 - 1249843 部上具防反射功能。 上述半導體裝置可用作DRAM混載邏輯半導體積體電路 ^該半導體積體電路於弟一'區域形成構成迷輯電路之弟一 MOS電晶體，於第二區域形成具有包含第二MOS電晶體與 電容元件之記憶體元件之DRAM胞。 上述半導體裝置之製造方法，可於第一區域形成LDD構 造之MOS電晶體，其係包含構成邏輯電路之閘極及第一、 第二雜質導入區域，於第二區域形成固體攝像區域，其係 包含LDD構造之MOS電晶體與感測器部，該LDD構造包含 閘極及第一、第二雜質導入區域，來製造CMOS型之固體攝 像元件。 上述半導體裝置之製造方法，可於第一區域形成LDD構 造之Μ 0 S電晶體’其係包含構成遂輯雷路之閘極及第一、 第二雜質導入區域，於第二區域形成記憶體元件，其係包 含LDD構造之MOS電晶體與電容，該LDD構造包含閘極及 第一、第二雜質導入區域，來製造DRAM混載邏輯半導體 積體電路。 本發明可搭載上述半導體裝置構成電子機器。搭載於電 子機器之半導體裝置，可使用於第一區域形成第一 MOS電 晶體，其係構成邏輯電路，於第二區域形成信號電荷儲存 機構而構成者。如該半導體裝置可構成CMOS型之固體攝像 元件，其係於第一區域形成第一MOS電晶體，其係構成邏 輯電路，於第二區域形成固體攝像區域，其具有像素，該 像素包含第二MOS電晶體與感測器部。或是，該半導體裝 84639 -26 - 1249843 置可構成之RAM混載邏輯半導體積體電路，其係於第一區 域形成第一 MOS電晶體，其係構成邏輯電路，於第二區域 形成DRAM胞，其具有記憶體元件，該記憶體元件包含第 二MOS電晶體與電容元件。 此外，本發明可搭載上述半導體裝置而構成作為攜帶式 通信機器之電子機器。 ’ 【實施方式】 · 以下，參照圖式說明本發明之實施形態。 圖1顯示將本發明之半導體裝置應用於CMOS型之固體攝% 像元件的一種實施形態。本實施形態之固體攝像元件1具有 :攝像區域3，其係以構成感測器部之光二極體與數個MOS 電晶體所構成之像素排列成多個矩陣狀而構成；及形成於 該攝像元件區域3周邊之CMOS邏輯電路部4，5及類比電路 部6, 7。構成像素2之MOS電晶體之數量因應像素之構造而 不同，至少具有光二極體驅動用之MOS電晶體，亦即具有 ••讀取光二極體之信號電荷用之讀取用MOS電晶體及輸出 光二極體信號用之信號輸出用MOS電晶體等。固體攝像元I 件1係在以一個晶片構成之共用半導體基板上混載此等攝 像區域3與周邊之CMOS邏輯電路部4，5及類比電路部6，7 而構成。 圖2及圖3顯示對應於圖1之CMOS邏輯電路部4與攝像區 域3之1個像素2之A—A線上的剖面構造。圖2顯示CMOS邏 輯電路部4，圖3顯示1個像素2之重要部分。 如圖2及圖3所示，本實施形態之CMOS型固體攝像元件1 84639 -27 - 1249843 係在第—導電型’本例中係在n型之共用半導體基板u上形 成兀件分離H域12 ’於半導體基板„之所需區域形成構成 攝像區域3之像素2,於半導體基板„之其他所需區域形成 CMOS^ #耳電路部4。構成像素2侧之M〇s電晶體不形成高熔 點金切化物層，而CM〇s邏輯電路部4側之cm〇s電晶體 形成高熔點金屬矽化物層。 如圖2所示’ CM0S邏輯電路部…型半導體基板u之深 的位置，涵蓋第-〜第四M〇s電晶體形成區域^〜^，形成 第二導電型，亦即p型之半導體井區域2〇，形成導入第二導# 電型，亦即p型之雜質之p型半導體井區域2〇。再者，於第 -及第三之MOS電晶體形成區域13及15内，形成自基板表 面達到p型半導體井區⑽之口型半導體井區域21及23。此 外’於第二及第四之M0S電晶體形成區域内’形成自基板 表面達到p型半導體井區型半導體井區域22及24。 於P型半導體井區域21上及n型半㈣井區域22上，經由閉 極絕緣膜281分別形成如多晶碎膜之閉極3〇1及3〇2。p型半 導體井區域内’夹著閘極3〇1形成包含^區域311及^區鲁 域421之LDD構造之源極/沒極區域，而形細通道_電晶 體Trl。於η型半導體井區域22内，夹著閉極3〇2形成包本p — 區域M2及々區域422之測構造之源極/波極區域，而;成· ρ通道MOS電晶體Tr2。藉由該η通道M〇s電晶體μ與ρ通道. MOS電晶體Tr2構成cM〇S電晶體。^型半導體井區奶 上及η型半導體井區域24上’經由閘極絕緣膜282分別形成 如多晶矽膜之閘極303及304。ρ型半導體井區域23内，夾著 84639 -28- 1249843 閘極303形成包含n-區域313及11+區域423之ldd構造之源 極/沒極區域，而形成^通遒M〇S電晶體τγ3 ^於η型半導體 井區域24内’夾著閘極304形成包含口-區域314Αρ +區域424 ILDD構造之源極/汲極區域，而形成ρ通道m〇s電晶體Tr4 。藉由該η通遒MOS電晶體Tr3與p通道MOS電晶體Tr4構成 CMOS電晶體。 · 而後，於各MOS電晶體Trl〜Tr4之閘極301〜304之側壁上 . 形成第一絕緣膜35、第二絕緣膜36及第三絕緣膜38之三層 構造的侧壁39〔 35八，36A，38A〕。第一及第三絕緣膜35及· 38如可以矽氧化膜（SiC»2膜）形成，第二絕緣膜36如可以矽氮 化膜形成。構成源極/汲極區域之n-區域3丨丨，3丨3、p -區域 312, 3 14係將閘極301〜304作為掩模，以自我對準形成。n + 區域421，423、p+區域422, 424係將三層構造之絕緣膜35， 36，3 侧壁39及閘極301〜304作為掩模，以自我對準形成 。而後，於各MOS電晶體Trl〜Tr4之閘極3〇1〜304表面及源 極/汲極區域之f區域421，423、p+區域422,424表面形成高 熔點金屬矽化物層44。另外，輯電路部5側亦同樣鲁 地構成。另外，本例之CM0S邏輯電路部4, 5係連接兩個系 統< 電源。如包含n通道MOS電晶體Trl及P通道]VIOS電晶體 TdCMOS電晶體，與包含11通道1^〇3電晶體Tr3及p通道 MOS電晶體Tr4之CMOS電晶體的電源電壓不同。 . 如圖3所示，像素2於n型半導體基板n之深的位置，涵苫 感測斋部形成區域17與MOS電晶體形成區域18，形成導入 型雜質之p型-半導體井區域25。再者，於MOS電晶體形成區 84639 -29 - 1249843 域18内形成自表面達到p型半導體井區域”之兩段重疊之p 型半導體井區域26及27。於被？型半導體井區域25, 26, 27 包圍I感測器邵形成區域17内，在其n型半導體區域nA之 表面侧形成_為纹度鬲於區域丨丨八之n型半導體區域3 1 5。η 型半導I區域1 1 Α係被在半導體基板丨丨深的位置佈植離子 所形成（p型半導體區域25所分離之半導體基板丨丨的一部 分。於基板表面，以接觸n型半導體區域丨丨A之方式，形成 減少接合洩漏電流用之雜質濃度高之〆半導體區域425。藉 由P型半導體井區域25、n型半導體區域〗1A，25今；p +半導體 區域425形成光二極體之感測器部45，亦即形成had感測器 。另外，MOS電晶體形成區域1 8經由閘極絕緣膜丨9，形成 如多晶矽膜之閘極305, 306, 307，並夾著各閘極形成包含n-區域315與n+區域425足LDD構造之源極/汲極區域、形成包 含η區域316與η區域426之LDD構造之源極/沒極區域、形 成包含η—區域317與區域427之LDD構造之源極/汲極區 域、數個η通道Μ Ο S電晶體如形成讀取感測器部4 5之信號電 荷用之讀取用MOS電晶體Tr5、輸出信號用之信號輸出用 MOS電晶體Tr6，Tr7。而後，像素2之區域，在感測器部45 上及MOS電晶體Tr5，丁r6，Tr7之閘極305〜307上，以覆蓋源 極/汲極區域上之方式，堆積第一絕緣膜3 5及第二絕緣膜3 6 ’在各閘極3 0 5〜3 0 7之側壁形成弟三絕緣膜3 8之侧壁部3 8 A 。構成源極/汲極區域之η—區域316，317係將閘極305〜307 作為掩模，自我對準形成。η+區域426, 427係將三層構造之 絕緣膜35，3L 38之側壁40及閘極305〜307作為掩模自我對 84639 -30- 1249843 準形成。此時，係於源極/汲極區域之n+區域426，427上形 成第一及第二絕緣膜35, 36，不過，藉由將絕緣膜35, 36之 膜厚與饰植離子時之加速功率（植入功率）予以最佳化，亦可 於絕緣膜35, 36下形成n+區域426, 427。此外，如上所述， 由於係在閘極305〜307之側壁形成三層構造之侧壁40，因此 ’可形成與圖2之CMOS邏輯電路部4之MOS電晶體Trl〜Tr4 相同之LDD構造之源極/汲極區域。m〇S電晶體Tr5〜Tr7則不 在閘極305〜307上及n+區域426, 427上形成高熔點金屬矽化 物層。 採用本實施形態之CMOS型固體攝像元件丨，藉由使用第 一、第二及第三絕緣膜3夂36及38之三層構造之侧壁39, 40 ’在CMOS邏輯電路邵4侧，可於CMOS電晶體Trl〜Tr4之閘 極301〜3 04及LDD構造之源極/汲極區域之高雜質濃度區域 (η區域、p +區域）421〜424表面形成高熔點金屬矽化物層4 。且在像素2侧，可避免對MOS電晶體Tr5〜Τι*7形成高熔點 金屬矽化物層。再者，像素2侧之MOS電晶體Tr5〜Tr7中亦 可構成具有LDD構造之源極/汲極區域之1^〇§電晶體。 由於CMOS邏輯電路邵4, 5中具有高熔點金屬矽化物層44 ，因此達到元件之微細化，並且可謀求寄生電阻降低，高 速動作及減少耗電。另外，由於像素2中不具高熔點金屬矽 化物層，因此可抑制因M〇S電晶體之高熔點金屬引起之接 合洩漏。此外’由於感測器部表面係以第一、第二絕緣膜 3 5，3 6保護，因此亦可抑制侧壁形成時之電漿損害及因污染 等產生之缺陷。 84639 -31 - 1249843 因此，可在同一個半導體晶片上設置同樣具有ldd構造 之源極/汲極區域之MOS電晶體，且—方具有包含形成有高 $谷點金屬矽化物層之CMOS電晶體之CM〇s邏輯電路部域 ，另一方具有未形成高熔點金屬矽化物層之M〇s電晶體之 攝像區域。 其次，說明本實施形態之固體攝像元件丨之製造方法。圖 4〜圖13顯示形成高熔點金屬矽化物層之CM〇s邏輯電路部* 侧之製造步驟，圖14〜圖23顯示未形成高熔點金屬矽化物層 之像素2侧之製造步驟。圖4〜圖π之步驟與圖14〜圖23之步 驟彼此對應。 首先，如圖4及圖14所示，設置第一導電型，本例為^型 之共用矽半導體基板丨丨，於該半導體基板丨丨上形成元件分 離區域12。該元件分離區域12經由形成於半導體基板u表 面之如矽氮化膜（SiN膜）之掩模，在對應於元件分離區域之 邵分形成溝，以熱氧化膜覆蓋溝内壁後，以矽氧化膜（如 CVD— Si〇2膜）埋入溝内，而後除去矽氮化膜而形成。cM〇s 邏輯電路部4係以形成第一MOS電晶體形成區域13、第二 MOS電晶體形成區域14、第$M〇s電晶體形成區域。及第 四MOS電晶體形成區域16之方式形成元件分離區域丨2(參 照圖4)。像素2係以形成感測器部（光二極體）形成區域丨了及 MOS私晶體形成區域丨8之方式形成元件分離區域1參照 圖 14) 〇 其次，如圖5及圖15所示，於半導體基板u上形成離子佈 植用絕緣膜，-如形成矽氧化膜（Sl〇2膜）丨9，藉由離子佈植法 84639 -32 - 1249843 導入所需之雜質’形成所需之導電型之半導體井區域。半 導體井區域可在各區域13〜18平均使用光阻法佈植之雜質 伟植k件（植人功率、雉質濃度等）而形成。利M〇s邏輯 電路部4侧]σ在各M〇s電晶體形成區域13〜16之深的位置 形成第二導電型之P型，且相同雜質濃度之P型半導體井區 域20。進-步以自基板表面達到p型半導體井區域π之方式 ，於第-及第三MOS電晶體形成區域取卜形成p型半導體 井區域21及23 ’於第二及第四M〇s電晶體形成區域形成打 型半導體井區域22及24。另外，p料㈣㈣卿亦可以 一次離子佈植步驟對第—〜第四M〇s電晶體區域i3〜i6同 時形成，或是亦可對各P型、n型之半導體井區域21，22,23, 24個別地形成。為後者時，可兼用半導體井區域以，]^， 24之離子饰植用㈣，可減少μ _子佈植用掩模（參照圖 5)。於像素2侧，在感測器部形成區域17&M〇s電晶體形成 區域18之深的位置形成第二導電型之？型，且相同雜質濃度 之P型半導fa井區域2 5。進一步於M〇 S電晶體形成區域i 8 側及分離感測斋邯形成區域1 7邵分，向深度方向形成p型半 導體井區域26，27。於感測器部形成區域17形成被p型井區 域25，26及27包圍之η型半導體基板丨丨之^^型半導體井區域 11Α(參照圖15)。 其次，如圖6及圖16所示，於CMOS邏輯電路部4及像素2 之各區域13〜18上形成所需膜厚之閘極絕緣膜28〔 281, 282, 2 8 3〕’於该閘極絕緣膜2 8上形成閘極材料膜2 9。閘極絕緣 膜28如使用矽氧化膜（Sii〇2膜）。閘極材料膜29如使用多晶石夕 84639 1249843 膜。於CM0S邏輯電路部4侧，在第一及第二则電晶體形 成區域13及14上形成相同所需膜厚U，如為5麵厚之間極 絕緣膜28卜於第三及第四職電晶體形成區域^及^上形 成相同所需膜厚t2，如為3 nm之間極絕緣膜加（參照_ 。於像素2侧，在感測器部形成區域17&m〇s電晶體形成區 域18上形成相同所需膜厚t3 ,如3脑之閘極絕緣膜如（參照, 圖16)。閘極材料膜29之膜厚Μ可設定成如2〇〇nm。 、 其久，如圖7及圖1 7所示，如使用光阻法及蝕刻法，如使 用乾式蝕刻法，將閘極材料膜29予以圖案化，而形成閘極| 30〔 3 01，3 02, 3 03, 3 04, 3 05, 306, 3 07〕。於CMOS邏輯電路 部4侧，分別在對應於第一M0S電晶體形成區域13之位置形 成閘極301 ’在對應於第二M0S電晶體形成區域14之位置形 成閘極3 0 2，在對應於第三Μ Ο S電晶體形成區域丨5之位置形 成閘極303 ’在對應於第四MOS電晶體形成區域16之位置形 成閘極304。本例中，因特性設計的關係，係將第一及第二 MOS電晶體形成區域13及14之閘極301及302之閘長設定成 大於第三及第四MOS電晶體形成區域之閘極3Q3及304之閑® 長（參照圖7)。於像素2侧，在對應於MOS電晶體形成區域 18之位置形成閘極305, 306及307(參照圖17)。 其次，如圖8及圖1 8所示’於C Μ Ο S邏輯電路部4侧及像素 2側之區域，將各個元件分離區域12及閘極30〔 301〜307〕 * 作為掩模，藉由離子佈植法導入所需之雜質，而形成所需 之導電型之雜質導入區域31〔 3丨1，312, 313, 31七315, 316 3 17〕。雜質導入區域3 1可在各區域平均使用光阻法佈植之 84639 34 1249843 雜質及佈植條件（植入功率、雜質濃度等）而形成。於CM〇s 邏輯電路部4侧，在第一及第三口型半導體井區域门及^内 形成雜質導入區域，亦即形成構成LDD構造之低雜質濃度 之η區域311，M3 ’於第二及第四11型半導體井區域22及24 内形成雜質導入區域，亦即形成構成LDD構造之低雜質濃 度之p—區域312,314(參照圖8)。於像素2侧，在感測器部形 成區域17之η區域（對應型半導體基板丨丨之一部分口丨a . 形成雜質導入區域，亦即形成構成光二極體之n型半導體區 域315。此外，於Ρ型半導體井區域27内形成雜質導入區域# ，亦即形成構成LDD構造之低雜質濃度之η -區域3丨6, 3】7 (參照圖18)。 其次，如圖9及圖19所示，於半導體基板丨丨上，包含閘極 30〔 301〜307〕全面地，分別依序形成所需膜厚t6之第 一絕緣膜35及第二絕緣膜36。第一絕緣膜35如可使用矽氧 化膜（S:l〇2膜）。第二絕緣膜36可使用與矽氧化膜蝕刻率不同 之如矽氮化膜。第一絕緣膜35之膜厚t5可設定如約1〇 nm， 第二絕緣膜36之膜厚t6可設定如約％ nm。 φ 其次，如圖10及圖20所示，於像素2側之第二絕緣膜36 上選擇性形成光阻掩模37，在該狀態下，使用回蝕法蝕刻 CMOS邏輯電路部4侧之第一及第二絕緣膜35及36，僅在各 閘極301〜304之側壁形成第一絕緣膜35與第二絕緣膜36之· U i 4 35 A與3 6A(參照圖10)。於像素2侧之區域，第一及第 —絶緣膜35及36藉由光阻掩模37保護，未被蝕刻除去而保 留（參照圖20；)。 84639 -35 - 1249843 其次’如圖11及圖21所示，除去像素2侧之光阻掩模37 。其/人，於C Μ〇S遮輯電路部4側及像素;2側之整個半導體基 板上形成所需膜厚t6 (圖上未顯示）之第三絕緣膜3 8。第三絕 緣膜3 8可使用與第二絕緣膜3 6钱刻率不同之膜，如石夕氧化 膜（Si〇2膜）。第三絕緣膜38之膜厚t7可設定成如約10Q nm Q 使用回鍅法蝕刻該第三絕緣膜3 8，於CMOS邏輯電路部4側 * 及像素2側之各閘極301〜307之侧壁形成侧壁部38A。藉此，， 於CMOS邏輯電路部4側之各閘極3〇1〜304之侧壁形成第一 、第二及第三絕緣膜35A, 36A及38A之三層構造之側壁39¾ (爹照圖11)。此外，於像素2侧，第二絕緣膜36成為蝕刻停 止器’僅回餘第三絕緣膜38，第一及第二絕緣膜35及36未 被除去。因此，於閘極3〇5〜3 07之侧壁形成第一、第二及第 二絕緣膜35，36及38A之三層構造之侧壁4〇(參照圖21)。 其次，如圖12及圖22所示，於CM〇S邏輯電路部4侧及像 素2侧區域内，將閘極3 〇1〜3 07及侧壁39, 40作為掩模，藉由 離子佈植法導入所需之雜質，形成源極/汲極區域、成為 HAD(空穴存儲二極體；Hole Accumulation Diode)之所需導鲁 電型之雜質導入區域 42〔 421，422，423，424，425，426，427〕 。雜質導入區域42可在各區域平均使用光阻法佈植之雜質 ， 及伟植條件（植入功率、雜質濃度等）而形成。於CM〇s邏輯 電路部4侧，在P型半導體井區域21及23内形成高雜質濃度 之P源極/汲極區域4 2 1及4 2 3，於η型半導體井區域2 2及2 4 内形成高雜質濃度之η +源極/汲極區域422及424。自ρ-區域 1與ρ區域321、ρ區域313與ρ +區域423分別形成LDD構 84639 -36 - 1249843 造之p型源極/汲極區域。自η—區域312與n+區域422、η-區 域314與rT區域424分別形成LDD構造之η型源極/沒極區域 (參照圖12)。於像素2侧，在感測器部形成區域17之表面， 基於進一步減少接合戌漏電流之目的，形成p t半導體區域 (空穴存儲區域）425 ’其係形成埋入光二極體之所謂had (空穴存儲二極體）感測器用之高濃度雜質導入區域。此外，: 於Μ〇S電晶體形成區域1 8内形成南雜質濃度之n +源極/沒 * 極區域426, 427。自η—區域316與n +區域426、ιΓ區域3 17與 η+區域427分別形成LDD構造之η型源極/沒極區域（參照圖| 22)。 像素2侧之]VIOS電晶體形成區域1 8，係於表面形成有第一 絕緣膜3 5及第二絕緣膜3 6，如將第一絕緣膜3 5之膜厚設定 為10 nm ’粉弟一絕緣膑：3 6之膜厚設定為3 〇 nm時，藉由將 形成向雜質濃度之源極/汲極區域用之離子佈植功率設定 成，如佈植離子為磷（P)時，設定在20keV以上，可形成11 + 源極/沒極區域4 2 6，4 2 7。 其次’如圖1 3及圖23所示，藉由字對準多晶石夕化法，於Φ CMOS邏輯電路部4侧之包含多晶矽之閘極3〇1〜3〇4上與n + 、P源極/汲極區域421〜424上形成高熔點金屬矽化物層44〆 。亦即，於整個CMOS邏輯電路部4侧及像素2側上覆蓋形成 ， 问熔點金屬膜。其次，藉由進行合金化處理，除去未反應 之问t點金屬，於CM〇S邏輯電路部4侧之閘極3〇1〜3〇4表面 及源極/没極區域421〜424表面形成高熔點金屬矽化物層44 另外，由於像素2侧形成有第一及第二絕緣膜3 5及3 6，因 84639 -37- 1249843 此未形成高熔點金屬矽化物層44，高熔點金屬如可使用鈷 、欽、翻、鎳、鎢等。本例中係形成鈷矽化物層。 於CMOS邏輯電路部4侧，藉由形成於第一p型半導體井區 域2 1之η通道Μ〇S電晶體τ r 1與形成於第二n型半導體井區 域22之p通道MOS電晶體Tr2,而形成CMOS電晶體，藉由形 成於第三P型半導體井區域23之11通道M〇s電晶體Tr3與形 成於第四η型半導體井區域24之？通道M〇s電晶體τΜ，而形 成CMOS電晶體。於像素2側，形成感測器部45。本例中， 感測器部45係藉由p +半導體區域425與n型半導體區域3 1 5 _ 及η型半導體井區域以與㈣半導體井區域5構成had感測 以下，使用先前之CM0S型固體攝像元件之技術，進行配 線步騾、晶片上透鏡形成步驟、濾色器形成步騾。藉由上 述步驟，僅於CMOS邏輯電路部4侧形成具有高熔點金屬矽 化物層44<CM〇S電晶體，於像素2侧不形成高熔點金屬矽 化物層44，而獲得所需之CMOS型固體攝像元件1 ^ 另外上例中之共用半導體基板1丨係使用η型半導體基板鲁 此外亦可依半導體裝置而使用ρ型之共用半導體基板J j 此外，各半導體區域亦可以與上例相反之導電型來形成。 卜上例中之CMOS邏輯電路邵4之p通道m〇S電晶體 TG ’係將源極/汲極區域形成lDD構造，此外，亦可不使源. 極/汲極區域形成1]〇13構造，亦即亦可形成省略〆區域M2 的形式。 扣用本貫施形態，可於像素2内不形成高熔點金屬矽化物 84639 -38- 1249843 層，而形成閘極305〜307及高雜質濃度之源極/汲極區域426， 427 ’且可於CM〇s邏輯電路部4内，在閘極3〇1〜3〇4及高雜 貝；辰度之源極/汲極區域421〜424内形成高熔點金屬石夕化物 層44 〇 於閘極30 1〜304及源極/汲極區域之高雜質濃度區域 421〜424内形成高熔點金屬矽化物層44之CMOS邏輯電路部 ‘ 4側，藉由形成包含三層構造之絕緣膜35，36及38之侧壁39 - ’可形成LDD構造且具有高熔點金屬矽化物層44之CMOS 電晶體Trl〜Tr4。於閘極305〜307及源極/汲極區域之高雜質# 濃度區域426，427内不形成高熔點金屬矽化物層之像素2侧 ’係採在感測器部45上及源極/汲極區域3 16，3 17，426，427 上’即使於回蝕第一、第二絕緣膜35, 36時亦不除去而保留 ，僅餘刻第三絕緣膜38，而形成側壁40的構造，因此，可 形成LDD構造，且不形成高熔點金屬矽化物層之m〇s電晶 體Tr5〜Tr7。 回姓第三絕緣膜38時，第二絕緣膜36作為蝕刻停止器， 不餘刻除去第二、第一絕緣膜36, 35，第一、第二絕緣膜35, ® 36仍然保留。由於係藉由矽化法形成高熔點金屬矽化物層 44，因此，在像素2之保留第一絕緣膜35及第二絕緣膜36之 · 感測器部45，以及在閘極305〜307及源極/汲極區域之高雜 貝丨辰度E域426，427内不形成而少容點金屬碎化物層，而可於 CMOS邏輯電路部4, 5之除去第一絕緣膜35及第二絕緣膜36 之閘極301〜304及源極/汲極區域之高雜質濃度區域 421〜424内勝成高熔點金屬矽化物層44。 84639 -39- 1249843 區域之高雜質濃度區域426, —及第二絕緣膜35及3 6之合 於像素2侧，形成源極/汲極 4 2 7時之成植離子時，藉由將第 计月旲备t4 + t5设疋成離子可# 彳夭 、 * 丁 J无刀透過（膜厚，即使不除去第 一及第二絕緣膜3 5及3 6，仍可形士、品# / , 。、丄 1)」形成源極/ ；;及極區域足高雜質 濃度區域4 2 6，4 2 7。此外，作炎、、塔^ / t、丄、 I 邪為/原極/及極區域之高雜質濃 度區域426, 427ι雜質佈植用掩模之側壁和厚度，可藉由控 制第三絕緣膜38之成膜厚度予以最佳化，因此可形成具有 與先前之侧壁法相同效果之側壁構造及源極/汲極區域構 造0 因此，可.減少CMOS邏輯電路部4之寄生電容，達成高速 、低耗電之邏輯電路部。且可將低接合洩漏之像素2，亦即 可將減少雜訊位準之局畫質攝像部與高速、低耗電之邏輯 電路部同時地設置於同一個晶片内。再者，由於亦可避免 像素2之感測為邯形成區域17表面暴露於侧壁3 9，4 0形成時 回蝕的電漿氣氛下，因此亦可抑制因電漿損害及污染等， 而在感測器部產生缺陷。 上述之實施形態係將侧壁構造形成包含第一絕緣膜3 5、 第二絕緣膜36及第三絕緣膜3 8之三層構造，不過亦可形成 兩層構造。圖24及圖25顯示將侧壁構造形成兩層構造之本 發明之固體攝像元件1的其他實施形態。本實施形態之固體 攝像元件1於CMOS邏輯電路部4侧，在構成各MOS電晶體 Trl〜Tr4之閘極301〜304的側壁，回蝕第一絕緣膜51與第二 絕緣膜52，而形成包含兩絕緣膜5 1及52之兩層構造的侧壁 53。此外於像素2側，不回蝕第一絕緣膜5 1，而在整個像素 84639 -40- 1249843 2側上保留第一絕緣膜51，於各MOS電晶體Tr5〜Tr7之閘極 3 05〜307側壁，僅回蝕第二絕緣膜52，可形成第二絕緣膜52 之侧壁54。第一絕緣膜51與第二絕緣膜52係使用彼此蝕刻 率不同之膜。如第一絕緣膜5 1可使用矽氮化膜，第二絕緣 膜52可使用矽氧化膜。第一絕緣膜5 1之矽氮化膜之膜厚可 設定在3 0 nm以下，第二絕緣膜5 2之矽氧化膜之膜厚可設定 在100 nm以下。亦可於第一絕緣膜51使用矽氧化膜，於第 二絕緣膜52使用矽氮化膜。但是，由於矽氧化膜等其他構 造與前述圖13及圖23相同，因此省略回|虫之重複說明。此 外，就製造步騾，係分別將圖4〜圖23之第一及第二絕緣膜 35及36替換成第一絕緣膜51，將第三絕緣膜38替換成第二 絕緣膜52。其他與圖4〜圖23之步騾相同。 圖24及圖25之實施形態中，於第一絕緣膜51使用矽氮化 膜時，因直接將其堆積於半導體基板上而發生界面順序增 加的問題時，係將第一絕緣膜5 1改採矽氧化膜，或是宜如 前述圖11及圖21所示，形成第一、第二及第三絕緣膜35, 36 及38的三層構造。 此外，由於矽氧化膜之介電常數低於矽氮化膜，因此， 發生包含閘極侧壁邊緣電容之寄生電容，亦即發生形成於 閘極之閘極絕緣膜侧之邊緣部與源極/汲極區域間之寄生 電容問題之裝置，其三層構造宜將第一層形成包含矽氧化 膜之絕緣膜。 圖13及圖23之實施形態，其第一絕緣膜35之膜厚t5約為 nm，第二絕緣膜36之膜厚t6約為3〇 11Π1，第三絕緣膜38 84639 -41 - 1249843 之膜厚t7約為100 nm，不過各絕緣膜35, 36, 38之膜厚，如 將第一絕緣膜35之膜厚t5設定在20 nm以下，將第二絕緣膜 36之膜厚設定在30 nm以下，將第三絕緣膜38之膜厚t7設 定在100 nm以下的範圍仍然有效。 尤其是像素2之感測器部45，宜使入射光儘量不反射地入 射。如圖26所示，於感測器部45上經由閘極絕緣膜283，將 * 第一絕緣膜形成秒氧化膜3 5，將第二絕緣膜藉由減壓c VD · 形成碎氮化膜（LPCVD—S:iN膜）36，進一步在其上藉由電漿 CVD形成矽氮化膜（電漿CVD 一 SlN膜）46。此時，將第一絕% 緣膜之秒氧化膜3 5之膜厚t4設定在20 nm以下（愈薄愈佳，包 含0 nm) ’將第二絕緣膜之碎氮化膜3 6與其上之碎氮化膜46 之合计膜：厚t8設定在150 nm〜20 nm，並宜設定在iqq nm〜20nm ’最宜設定在約6〇 nm。藉由將各絕緣膜之膜厚設 足在此等值，矽氧化膜35、矽氮化膜36及46之疊層膜發揮 防反射膜功能，可提高光入射感測器部45之效率。 具有遠防反射功能之膜構造亦可適用於包含圖及圖25 之絕緣膜5 1，52的兩層膜構造。 鲁 上述貝施形態中，係構成具有矽氮化膜之三層構造或兩 層構造之絕緣膜形成的侧壁。若因無法忽略前逑矽氮化膜· 之影響而要求MOS電晶體之特性時，宜省略矽氮化膜。如 作成CMOS電晶體時，？通道]^〇3電晶體係於多晶矽之閘極 内，以離子佈植導入p型雜質，通常係導入硼⑺）。於佈植 離子後，進行活化用之高溫退火處理，不過，此時問極絕 緣膜較薄時會產生硼（B)擴散至多晶矽之閘極中，穿透閘 84639 -42 - 1249843 極絕緣膜而進入矽基板内的現象。欲觀察該硼（B)之擴散容 易度，如側壁上存在矽氮化膜（SlN膜），即表示加快硼的擴 散而進一步擴散。雖未完全判明其機制，不過，其原因之 一，係因矽氮化膜之膜質富含氫，氫擴散於閘極内時，加 快硼的擴散。其原因之二，係因矽氮化膜的應力大，氫的 擴散因该膜應力而加快。至少於實驗中可確認使用矽氮化· 月吴時刪的擴散增加。 ， 其次，說明侧壁之絕緣膜内不使用矽氮化膜之本發明之 半導體裝置及其製造方法的其他實施形態。本實施形態之% 半導體裝置與上述同樣地，係一種在共用之半導體基板上 八備具有形成鬲纟谷點金屬碎化物層之MOS電晶體之半導 體區域；及具有未形成高熔點金屬矽化物層之M〇s電晶體 的半導體區域。 圖27〜圖28顯示將本發明之半導體裝置應用於圖}之 CMOS型之固體攝像元件的其他實施形態。圖27及圖顯示 對應於圖1之CMOS邏輯電路部4與攝像區域3之丨個像素2之 A—A線上的剖面構造。圖”顯示CM〇S邏輯電路部*，圖μ φ 顯示1個像素2的重要部分。 如圖27及圖28所示，本實施形態tCM〇Ss固體攝像元件. 於第一導電型，本例中為n型之共用半導體基板丨丨上形成元. 件分離區域12，於半導體基板n之所需區域内形成構成攝. 像區域3之像素2，半導體基板Π之其他所需區域内形成 CMOS递輯電路邵4。構成像素2侧之M〇s電晶體不形成高熔 點金屬矽化物層，而CM〇s邏輯電路部4側之cm〇s電晶體 84639 -43 · 1249843 形成同、丨谷點金屬石夕化物層。 如^所示，CM0S邏輯電路部咖型半導體基板”之深 涵盍弟—〜第四M〇S電晶體形成區域^〜“，形成 弟二導電型’亦即p型之半導體井區域2 電型：亦即p型之雜質之p型半導體井區域2。。：者； 一及弟二 <咖電晶體形成區域13及15内，形成自基板表 面達到^型半導體井區域紙口型半導體井區域21及”。此 卜 第及第四之MOS電晶體形成區域内，形成自基板 表面達到13型半導體井區域汕之η型半導體井區域22及24。| 於Ρ型半導體井區域21上及η型半導體井區域22上，經由閑 極絕緣膜281分別形成如多晶矽膜之閘極301及302。ρ型半 導fe井區域21内，夹著閘極3〇1形成包含^^-區域3ιι及η+區 或421之LDD構k之源極/沒極區域，而形成η通道m〇s電晶 teTrl。於η型半導體井區域22内，央著閘極3〇2形成包含ρ一 區域312及η+區域422之LDD構造之源極/汲極區域，而形成 pm迢MOS電晶體Tr2。藉由該n通道MOS電晶體Trl與ρ通道 MOS電晶體Tr2構成CMOS電晶體。於ρ型半導體井區域23 ^ 上及η型半導體井區域24上，經由閘極絕緣膜282分別形成 如多晶矽膜之閘極303及304。ρ型半導體井區域23内，夾著 閘極303形成包含η—區域313及η +區域423之LDD構造之源 極/汲極區域，而形成η通遒M〇S電晶體Tr3。於η型半導體 井區域24内，夾著閘極304形成包含ρ -區域314及fT區域424 之LDD構造之源極/汲極區域，而形成ρ通道M〇s電晶體Tr4 藉由該η通-道MOS電晶體Tr3與ρ通道M〇S電晶體ΤΗ構成 84639 -44 - 1249843 CMOS電晶體。 而後，本實施形態，特別是於各M〇S電晶體Trl〜Tr4之閘 極301〜304之側壁上形成包含不使用矽氮化膜之絕緣膜（相 當於後述之第三絕緣膜）73之單層構造的側壁75。絕緣膜73 如可以碎氧化膜（Si〇2膜）形成。該矽氧化膜之單層構造之側 壁75如於離子佈植於源極/汲極區域之雜質活化退火處理 時，避免後述之p通道MOS電晶體Tr2，Tr4之閘極302，304 中足雜質的硼（B)擴散而佈植於矽基板中。構成源極/汲極區 域之η區域31 1，313、p區域31 2，314，係將閘極301〜304 作為掩模，以自我對準形成。η+區域421，423、ρ +區域422, 424係將三層構造之絕緣膜73之侧壁75及閘極3〇1〜3〇4作為 掩模，以自我對準形成。而後，於各M〇s電晶體Trl〜Tr4之 閘極301〜304表面及源極/汲極區域之η+區域421，423、ρ + 區域422, 424表面形成高熔點金屬矽化物層44。另外，CM〇s 邏輯電路部5侧亦同樣地構成。另外，本例之CM〇s邏輯電 路邵4, 5係連接兩個系統之電源。如包含:]通道m〇s電晶體 Trl及p通道MOS電晶體Tr2之CM〇s電晶體，與包含11通道 MOS電晶體Tr3及p通道M〇s電晶體Tr4之CM〇s電晶體的電 源電壓不同。 如圖28所示，像素2於11型半導體基板u之深的位置，涵 蓋感測器部形成區域17與1^〇8電晶體形成區域18，形成導 入P型冰貝4P型半導體井區域25。再者，於M〇s電晶體形 成區域18内形成自表面達到P型半導體井區域乃之兩段重 疊之P型半導體井區域26及27。於被？型半導體井區域25, 84639 -45 - 1249843 26, 27包圍之感測器部形成區域丨7内，在其η型半導體區域 11Α之表面侧形成雜質濃度高於區域丨丨八之^型半導體區域 315。η型半導體區域11Α係被在半導體基板丨丨深的位置佈植 離子所形成之Ρ开』半導體區域25所分離之半$體基板叫 一邯分◦於基板表面，以接觸η型半導體區域丨丨入之方式， 形成減少接合洩漏電流用之雜質濃度高之ρ +半導體區域·‘ 425。藉由]3型半導體井區域25、11型半導體區域11八，315及· Ρ+半導體區域425形成光二極體之感測器部（所謂had感測 器部）45。另外，M0S電晶體形成區域18經由閘極絕緣膜ΐ9φ ，形成如多晶矽膜之閘極305, 306,3〇7，並夹著各閘極形成 包含η區域315與η+區域425之LDD構造之源極/汲極區域 、形成包含η區域316與η+區域426之LDD構造之源極/汲極 區域、形成包含η—區域317與η+區域427之LDD構造之源極/ 汲極區域、數個η通道M0S電晶體如形成讀取感測器部45 之信號電荷用之讀取用M0S電晶體Tr5、輸出信號用之信號 輸出用MOS電晶體Tr6, Tr7。而後，像素2之區域，在感測 备部45上及MOS電晶體Tr5，Tr6，Tr7之閘極305〜307上，以鲁 復盖源極/汲極區域上之方式，堆積第一絕緣膜7丨及第二絕 緣膜72，在各閘極305〜307之侧壁形成第三絕緣膜73之侧壁· 部73A。第一絕緣膜71如可以矽氧化膜（Sl〇2膜）形成，第二 . 絕緣膜72如可以矽氮化膜（§以膜）形成。第三絕緣膜73如前 所述，如可以矽氧化膜（Sl〇2膜）形成。構成源極/汲極區域 之n £域3 1 6，3 1 7係將閘極3 0 5〜3 0 7作為掩模，自我對準形 成。η區域426, 427係將包含三層構造之絕緣膜71，72, 73a 84639 -46 - 1249843 之侧壁76及閘極305〜307作為掩模自我對準形成。此時，係 於源極/汲極區域之11+區域426，427上形成第一及第二絕緣 膜7 1，72，不過，藉由將絕緣膜7 1，72之膜厚與佈植離子時 I加速功率（植入功率）予以最佳化，亦可於絕緣膜71，72下 形成η區域426，427。此外，如上所述，由於係在閘極 305〜307之侧壁形成三層構造之侧壁76，因此，可形成與圖 27之CMOS邏輯電路部4tM〇“晶體丁rl〜Tr4相同<LDd 構迻之源極/汲極區域。M〇s電晶體Tr5〜Tr7則不在閘極 305〜3 07上及11+區域426, 427上形成高熔點金屬矽化物層。 採用本實施形態之CM〇s型固體攝像元件，於CM〇S邏輯 電路邵4, 5侧，作為形成於閘極301〜304侧壁之侧壁75，由 方、係以不使用矽氮化膜之絕緣膜，如以矽氧化膜之單層構 k形成，因此於源極/汲極區域之高雜質濃度區域（n+區域 P區域）421，424, 422, 423内佈植雜質離子後之雜質活化 退火處理時，可抑制P通遒MOS電晶體丁r2, Tr4之閘極3〇2 3〇4中雜質之硼（Β)擴散切基板中，而避免特性惡化。亦 即，可構成要求嚴密電晶體特性之〇]^〇§電晶體。 再：’可達到與前逑實施形態相同的效果。亦即，藉由 使用第—、％緣版73(單層構造之侧壁^，於㈤邏輯電路 、生、可在™08電晶體1^1〜Tr4之閘極301〜304及LDD構 U源極Λ及極區域之高雜質濃度區域表面形成高 溶點金屬矽化物層44。 且万；像素2侧可避免在m〇S電晶體 r5〜Tr7开）成高、熔點金屬
♦曰a 獨7化物層。再者，於像素2側之MOS 黾曰曰骨豆Tr5〜工r7中，亦可播&曰 構成具有LDD構造之源極/汲極區域 84639 - 47- 1249843 之MOS電晶體。 高熔點金屬矽化物層44 由於CMOS邏輯電路部4, 5中具有 ’因此達到元件之微細化，並且可謀求寄生電阻降低，高 速動作及減少耗電。另外’由於像素2中不具高熔點金屬矽 化物層，因此可抑制因M0S電晶體之高熔點金屬引起之接 合戌漏。此外，由於感測器部表面係以第―、第二絕緣膜 π，72保護，因此亦可抑制侧壁形成時之電槳損害及因污染 等產生之缺陷。 Q此可在同一個半導體晶片上設置同樣具有LDD構造t 之源極/汲極區域之M0S電晶體，且一方具有包含形成有高 熔點金屬矽化物層之CM〇S電晶體之CM〇S邏輯電路部域 ，另一方具有未形成高熔點金屬矽化物層之％〇§電晶體之 攝像區域。同時，於1)通道]^(^電晶體中，可獲得避免閘極 中雜質之硼（B)擴散，具有經嚴密設定之電晶體特性之？通 道MOS電晶體。 其次，說明本實施形態之固體攝像元件之製造方法。圖 29〜圖41顯示形成高熔點金屬矽化物層之CM〇S邏輯電路部· 4侧之製造步騾，圖42〜圖53顯示未形成高熔點金屬矽化物 層之1個像素2侧之製造步騾。圖29〜圖41之步騾與圖42〜圖 53之步驟彼此對應。 首先，如圖29及圖42所示，設置第一導電型，本例為]1 型之共用矽半導體基板Π，於該半導體基板Π上形成元件 分離區域12。該元件分離區域12與前述同樣地，經由形成 於半導體基板11表面之如矽氮化膜（SlN膜）之掩模，在對應 84639 -48 - 1249843 於几件分離區域之部分形成溝，以熱氧化膜覆蓋溝内壁後 ，以矽氧化胺（如CVD—Si〇2膜）埋入溝内，而後除去矽氮化 膜而形成。CMOS邏輯電路部4係以形成第一 M〇s電晶體形 成區域13、第二MOS電晶體形成區域14、第三M〇s電晶體 區域15及第四MOS電晶體區域16之方式形成元件分離區域 12(參照圖29)。像素2係以形成感測器部（光二極體）形成區 域17及MOS電晶體形成區域18之方式形成元件分離區域 12(參照圖42)。 其次，如圖30及圖43所示，於半導體基板n上形成離子 佈植用絕緣膜，如形成矽氧化膜（Sl〇2膜）19，藉由離子佈植 法導入所需之雜質，形成所需之導電型之半導體井區域。 半導體井區域可在各區域13〜18平均使用光阻法佈植之雜 質及佈植條件（植入功率、雜質濃度等）而形成。於〇1^〇3邏 輯電路部4侧，如在各MOS電晶體形成區域13〜16之深的位 置形成第二導電型之P型，且相同雜質濃度之p型半導體井 區域20。進一步以自基板表面達到P型半導體井區域2〇之方 式，於第一及第三MOS電晶體形成區域13及15形成p型半導 體井區域21及23，於第二及第四M〇s電晶體形成區域形成n 型半導體井區域22及24。另外，p型半導體井區域2〇亦可以 一次離子佈植步騾對第一〜第四M〇s電晶體區域^〜丨6同 時形成，或是亦可對各p型、n型之半導體井區域21，22, 23, 24個別地形成。為後者時，可兼用半導體井區域21，22,23, 24之離子伟植用掩模，可減少}片離子佈植用掩模（參照圖 3 0)夫像素侧’在感測器邵形成區域1 7及M〇S電晶體形 84639 -49 - 1249843 成區域1 8之深的位置形成第二導電型之p型，且相同雜質濃 度之p型丰導體井區域25。進一步於MOS電晶體形成區域18 侧及分離感測器邵形成區域1 7邵分，向深度方向形成p型半 導體井區域26，27。於感測器部形成區域17形成被p型井區 域25，26及27包圍之η型半導體基板11之η型半導體井區域 11Α(參照圖 43)。 .· 其次’如圖31及圖44所不’於CMOS邏輯電路部4及像素2 ， 之各區域13〜18上形成所需膜厚之閘極絕緣膜28〔 281，282， 2 83〕，於該閘極絕緣膜28上形成閘極材料膜29。閘極絕緣% 膜2 8如使用矽氧化膜（Si〇2膜）。閘極材料膜29如使用多晶矽 膜。於CMOS邏輯電路部4侧，在第一及第二M〇s電晶體形 成區域13及14上形成相同所需膜厚tl，如為5 nm厚之閘極 絕緣膜2δΐ，於第三及第四M0S電晶體形成區域15及16上形 成相同所需膜厚t2，如為3 nm之閘極絕緣膜282(參照圖31) 。於像素2侧，在感測器部形成區域17&M〇S電晶體形成區 域18上形成相同所需膜厚t3，如3 nm之閘極絕緣膜283(參照 圖44)。閘極材料膜29之膜厚t4可設定成如20〇 nm。 · 其次，如圖32及圖45所示，如使用光阻法及蝕刻法，如 使用乾式蝕刻法，將閘極材料膜29予以圖案化，選擇性形 成須形成於像素2側之MOS電晶體之閘極3〇〔 3〇5, 3〇6, 3〇7〕 。於像素2侧，在對應於M〇s電晶體形成區域^之位置形成· 閘極305，j06及307(苓照圖45)。於CMOS邏輯電路部4侧， 由太閘極材料膜29上保留光阻掩模77，因此閘極材料膜29 未被蝕刻（參嚴圖32)。 84639 -50- 1249843 其次，如圖3 3及圖46所示，於像素2侧之區域，將各個元 件分離區域12及閘極30〔 305〜3 07〕作為掩模，藉由離予饰 植法導入所需之雜質，而形成所需之導電型之雜質導入匡 域31〔 315, 316, 317〕。於像素2侧，在感測器部形成區2 17之η區域（對應於n型半導體基板丨丨之一部分）UA形成雜 質導入區域，亦即形成構成光二極體之n型半導體區域3 1 $ 。此外，於ρ型半導體井區域27内形成雜質導入區域，亦即 形成構成LDD構造之低雜質濃度之η-區域316，317(參照圖 46)。由於CMOS邏輯電路部4侧未覆蓋形成光阻掩模乃，因^^ 此雜質未被導入（參照圖33)。 其次，如圖34及圖47所示，於半導體基板丨丨上，其包含 CMOS邏輯電路部4側之閘極材料膜29上面及像素2側之= 極30〔 3〇5〜3〇7〕全面地，依序形成所需膜厚〖5，t6之第— 絕緣膜7!及第二絕緣膜72。第一絕緣膜71如可使用矽氧化 膜（Si〇2膜）。第二絕緣膜72可使用與矽氧化膜蝕刻率不同之 如矽氮化膜。第一絕緣膜71之膜厚t5可設定如約1〇nm，第 二絕緣膜72之膜厚t6可設定如約3〇 nm。 % 其次，如圖35及圖48所示，於像素2側之第二絕緣膜” 上選擇性形成光阻掩模78，在該狀態下，使用回姓法姓刻 CMOS邏輯電路部4侧之第一及第二絕緣膜乃及”，露出閘 極材料膜29(苓照圖3 5)。於像素2侧之區域，第一及第二絕
緣膜71及72藉由光阻掩模78保護，未被敍刻除去而保留（Z 照圖48)。 / 其次，如圖36及圖49所示，如使用光阻法及儀刻法，如 84639 51 1249843 使用乾式蝕刻法，將CMOS邏輯電路部4側之閘極材料膜29 予以圖案化，而形成閘極30〔 301〜304〕◦於CM〇s邏輯電 路邵4侧，分別在對應於第一 M0S電晶體形成區域13之位置 形成閘極3(Π，在對應於第二MOS電晶體形成區域14之位置 形成閘極302，在對應於第三MOS電晶體形成區域15之位置 形成閘極303，在對應於第四MOS電晶體形成區域16之位置 形成閘極304。與前述實施形態同樣地，本例中，因特性設 計的關係，係將第一及第二MOS電晶體形成區域13及14之 閘極301及302之閘長設定成大於第三及第四m〇s電晶體形 成區域之閘極303及304之閘長（參照圖36)。 其次，如圖37及圖50所示，對CMOS邏輯電路部4侧，將 元件分離區域12及閘極3 0〔 3 01〜3 0 4〕作為掩模，藉由離子 佈植法導入所需之雜質，而形成所需之導電型之雜質導入 區域311，312，313，314。雜質導入區域311〜3 14可在各區域 平均使用光阻法佈植之雜質及佈植條件（植入功率、雜質濃 度等）而形成。於CMOS邏輯電路部4侧，在第一及第三p型 半導體井區域21及23内形成雜質導入區域，亦即形成構成 LDD構造之低雜質濃度之η—區域311，313，於第二及第四η 型半導體井區域22及24内形成雜質導入區域，亦即形成構 成LDD構造之低雜質濃度之ρ_區域312, 314(參照圖37)。由 於像素2侧被光阻掩模79保護，因此未被蝕刻（參照圖50)〇 其次，如圖38及圖51所示，於整個CMOS邏輯電路部4侧 及像素2側之基板上形成第三絕緣膜73。第三絕緣膜73可使 用與第二絕緣膜72蝕刻率不同之膜，如可使用矽氧化膜 84639 -52- 1249843 (Si〇2膜）。第三絕緣膜73之膜厚t7可設定如約1〇〇疆。 其次’如圖3 9及圖5 2所示，使用回敍法蝕刻該第三絕緣 膜73 ’於CMOS邏輯電路部4侧及像素2侧之各閘極301〜307 之U ‘形成侧壁部7 3 A。藉此，於CMO S邏輯電路部4侧之 各閘極301〜304之侧壁形成第三絕緣膜73a之單層構造之側 壁75(茶照圖39)。此外，於像素2侧，第二絕緣膜72成為蝕 刻V止态，僅回姓第三絕緣膜7 3，第一及第二絕緣膜7 1及 72未被除去。因此，於閘極305〜307之侧壁形成第一、第二 及第二絕緣膜7 1，72及73 A之三層構造之側壁76(參照圖52)。 其次，如屬40及圖53所示，於CMOS邏輯電路部4侧及像 素2側區域内’將閘極3 〇 1〜3 〇 7及侧壁7 5，7 6作為掩模，藉由 離子佈植法導入所需之雜質，形成源極/汲極區域、成為 HAD(至穴存儲二極體；Hole Accumulation Diode)之所需導 電型之雜質導入區域 42〔 421，422，423，424，425，426，427〕 。雜質導入區域42可在各區域平均使用光阻法佈植之雜質 及佈植條件（植入功率、雜質濃度等）而形成。於CM〇S邏輯 電路部4侧，在p型半導體井區域21及23内形成高雜質濃度I 之P源極/汲極區域4 2 1及4 2 3，於η型半導體井區域2 2及2 4 内形成高雜質濃度之n+源極/汲極區域422及424。自p—區域 311與P +區域421、p—區域3Π與p +區域423分別形成lDD構 造之P型源極/汲極區域。自η—區域312與n+區域422、η—區 域3 1 4與η區域424分別形成LDD構造之η型源極/汲極區域 (參照圖40)。該雜質導入時，多晶矽之閘極3〇1〜3〇4内亦導 入雜質，而賦予導電性。如於ρ通道S電晶體側之閘極 84639 -53 - 1249843 302，304内導入硼（B)，於11通道]^〇8電晶體側之閘極3〇1， 3 03内導入磷（P)。於像素2側，在感測器部形成區域17之表 面，基於進一步減少接合洩漏電流之目的，形成p+半導體 區域（空穴存儲區域）425，其係形成埋入光二極體之所謂 HAD(空穴存儲二極體）感測器用之高濃度雜質導入區域。 此外，於MOS電晶體形成區域18内形成高雜質濃度之^源 極/汲極區域426, 427。自ιΓ區域316與n+區域426、n—區域 3 17與η 1區域427分別形成LDD構造之n型源極/汲極區域（參 照圖53)。 像素2侧尤MOS電晶體形成區域1 8，係於表面形成有第一 絕緣膜7 1及第二絕緣膜7 2，如將第一絕緣膜7丨之膜厚設定 為10 nm，將第二絕緣膜72之膜厚設定為3〇 nm時，藉由將 形成高雜質濃度之源極/汲極區域用之離子佈植功率設定 成，如佈植離子為磷（P)時，設定在2〇 keV以上，可形成n + 源極/汲極區域426, 427。 其次，如圖41及圖54所示，藉由字對準多晶矽化法，於 CMOS邏輯電路部4侧之包含多晶矽之閘極3〇丨〜3〇4上與n + 、P源極/汲極區域421〜424上形成高熔點金屬矽化物層44 (參照圖41)。另外，於像素2侧，由於形成有第一及第二絕 緣膜71及72，因此未形成高熔點金屬矽化物層44。高熔點 至屬如可使用鉛、欽、鉬、鎳、鶬等。本例中係形成鈷矽化 物層。 於CMOS邏輯電路部4侧，藉由形成於第一 p型半導體井區 域2 1之n通道m〇S電晶體Tr 1與形成於第二η型半導體井區 84639 -54 - 1249843 域22之p通道M〇S電晶體Tr2，而形成CMOS電晶體，藉由形 成於第三p型半導體井區域23之η通道MOS電晶體Tr3與形 成於第四η型半導體井區域24之p通道MOS電晶體Tr4，而形 成CMOS電晶體。於像素2侧，形成感測器部45。本例中， 感測器部45係藉由p +半導體區域425與11型半導體區域315 及η型半導體井區域11A與p型半導體井區域5構成HAD感測 器。 以下，使用先前之CMOS型固體攝像元件之技術，進行配 線步驟、晶片上透鏡形成步騾、濾色器形成步驟。藉由上 述步騾，僅於CMOS邏輯電路部4侧形成具有高熔點金屬矽 化物層44之CMOS電晶體，於像素2側不形成高熔點金屬矽 化物層44，而獲得所需之CMOS型固體攝像元件。 另外上例中之共用半導體基板11係使用n型半導體基板 此外，亦可依半導體裝置而使用ρ型之共用半導體基板Η 。此外，各半導體區域亦可以與上例相反之導電型來形成。 此外上例中之CMOS邏輯電路部4之ρ通道電晶體
Tr2，係將源極/汲極區域形成1^]〇〇構造，此外，亦可不使源 極//及極區域形成LDD構造，亦即亦可形成省略區域M2 的形式。 。採用本貝施形怨，於構成邏輯電路部4側之cM〇s 兒日曰< LDD構造之各通道M〇s電晶體中，於其閘極 3〇1〜州之侧壁形成非魏化膜之絕緣膜，本例中係形成包 含矽虱化膜（第三絕緣膜）73之單層構造的側壁75。此外，於 11、P 11域及多^夕之閘極上佈植高濃度雜質離子。如於p 84639 -55 - 1249843 通道刪電晶體侧伟植硼⑻雜質離子，於n通道Μ〇§電晶 體侧体植濟（P)雜質離子。如此形成非石夕氮化膜之石夕氧化膜 之侧壁75,目此於雜質導入後之活化退火處玉里時，尤其於 導入有硼⑻4閘極上’抑㈣極電極中之硼（p)擴散至基板 内。因此，可形成電晶體特性佳之p通道M〇s電晶體。於導 入有石外（P)之間極上，由於瑪（P)之擴散係數小，目此轉（p) 不易擴散至基板内。 因而，本貫施形感亦可達到與前述相同之效果。亦即可 製造於像素2側不形成高熔點金屬矽化物層，而僅於^]^〇8 邏輯電路部4, 5内形成高熔點金屬矽化物層44iCM〇s型固 砰像兀件。再者，CMOS邏輯電路部4, 5側之MOS電晶體 與像素2侧之MOS電晶體均可形成LDD構造之源極/汲極區 域。於像素2侧，形成高熔點金屬矽化物層44時，由於表面 被第一、第二絕緣膜71，72保護，因此可避免向像素2侧形 成面溶點金屬矽化物層。蝕刻像素2侧之第三絕緣膜73時， 由於可將以矽氮化膜形成之第二絕緣膜72作為蝕刻停止器 ’因此感測器部之矽基板面不致暴露於電漿下，可避免對 石夕基板造成損害，亦可抑制因電漿損害及污染等在感測器 邵產生缺陷。再者，與前述圖26中之說明同樣地，藉由設 足具有感測器邵上之第一絕緣膜7 1、第二絕緣膜72及其上 配線等之層間絕緣膜（碎氮化膜）之膜構造之膜厚等條件，可 達到防反射效果。因此，可減少CMOS邏輯電路部4之寄生 黾么’達成鬲速、低耗電之邏輯電路部。且可與高速、低 耗電之邏輯電路部同時地在同一晶片内設置低接合洩漏之 84639 -56 - 1249843 像素2，亦即減少雜訊位準之高畫質的攝像部。 圖5 5及圖5 6顯示將本發明之半導體裝置應用於圖1之 CMOS型固體攝像元件的其他實施形態。本例為圖27及圖28 所示之CMOS型固體攝像元件的變形例。 本實施形態之固體攝像元件之CMOS邏輯電路部4侧，與 前述圖27同樣地，係構成以包含第三絕緣膜之如矽氧化膜 (Si〇2膜）73之單層構造形成各M〇s電晶體Trl〜Tr4之問極 301〜3〇4之侧壁75(參照圖55)。另外，於像素2侧，不回蝕第 一、第二及第三絕緣膜之如矽氧化膜（Sl〇2膜）71、矽氮化膜 (SiN膜）72及石夕氧化膜（Si〇2膜）73，而保留於整個包含感測 器邵45、閘極304〜3 07及源極/汲極區域上來構成（參照圖56) 。其他構造與圖27及圖28相同，因此對應於圖27、圖28之 邵分I主記相同符號而省略其重複說明。 其次，使用圖57〜圖64，說明該CMOS型固體攝像元件之 製造方法。圖57〜圖60顯示形成高熔點金屬矽化物層之 CMOS邏輯電路部4側之製造步騾，圖61〜圖64顯示不形成高 少谷點金屬矽化物層之像素2側之製造步騾。圖57〜圖60之步 ‘驟與圖61〜圖64之步驟彼此對應。 /、知形悲’首先進行與前述圖2 9〜圖3 4之步驟及圖4 2〜 圖47<步職相同的步騾。圖57對應於圖34之步驟，圖61對 應於圖4 2之步驟。 其/入，如圖58及圖62所示，於像素2侧，將閘極3〇4〜3〇7 舁未回蝕之第一絕緣膜71及第二絕緣膜72之侧壁作為掩模 猎由光阻法及離子佈植法，形成M〇s電晶體之^源極/ 84639 -57- 1249843 汲極區域426, 427。進一步於感測器部之n型半導體區域丨i A 之表面形成IT半導體區域425，以進一步減少接合洩漏（參 照圖62)。於CM0S邏輯電路部4侧，藉由光阻掩模以不導入 雜質（參照圖58)。 ./、/人，於CM〇S邏輯電路邵4侧，經過與前述圖3 5〜圖3 7 步騾相同之步騾，形成各閘極3〇1〜3〇4，並形成源極/汲極 區域之η 、p區域3 11〜3 14。於像素2側，經過與前述圖48〜 圖50步驟相同之步，驟後，除去光阻掩模78。 其次，如圖59及圖63所示，於整個CM〇S邏輯電路部4及| 像素2上形成第二絕緣膜（與前述同樣之石夕氧化膜）73。 其次，如圖60及圖64所示，以光阻掩模82覆蓋像素2侧， 僅回蝕CMOS邏輯電路部4侧之第三絕緣膜73，形成第三絕 緣膜之矽氧化膜7 3之單層構造的側壁7 5。 而後，經過與圖40〜圖41步驟相同之步驟，於CM〇S邏輯 電路部4侧形成具有高熔點金屬矽化物層44iCM〇s電晶體 ，而形成CMOS邏輯電路部4。除去一方像素2侧之光阻掩模 82，而形成像素2(參照圖55、圖56)。 φ 本貫施形態亦可達到與前述圖27、圖28iCM〇s型固體攝 像兀件及其製造方法相同的作用效果。此外，由於為可自 由設足第二絕緣膜72膜厚的構造，因此對於向感測器部45 ‘ 之入射光，可將依第一、第二及第三絕緣膜71，？2及？3之構 造所決定之反射光強度予以最小化。 圖65及圖66顯示將本發明之半導體裝置應用於圖1之 CMOS型固ff攝像元件的其他實施形態。本例係圖27及圖28 84639 -58 - 1249843 所示之CMOS型固體攝像元件的其他變形例。 本實施形態之固體攝像元件之CMOS邏輯電路部4侧與前 述之圖27同樣地，係構成以包含再形成各電晶體 Trl〜Tr4之閘極301〜304之侧壁86之第二絕緣膜（如矽氧化 膜··相當於前述之第三絕緣膜73)75的單層構造形成（參照圖 5 5)。另外’像素2侧係構成省略第一絕緣膜（如碎氧化膜）7 1 · ，再全面地復蓋弟一絕緣膜（秒氮化膜：相當於前述之第二 · 絕緣膜72)84，並且形成第二絕緣膜（矽氧化膜：相當於前述 之第三絕緣膜73)85之侧壁87(參照圖66)。其他構造與圖27 φ 及圖28相同.，因此對應於圖27、圖28之部分註記相同符號 ，而省略其重複說明。 其次，使用圖67〜圖72，說明該CMOS型固體攝像元件之 製造方法。圖67〜圖69顯示形成高熔點金屬矽化物層之 CMOS邏輯電路部4侧之製造步騾，圖7〇〜圖72顯示不形成高 熔點金屬矽化物層之像素2侧之製造步騾。圖67〜圖69之步 驟與圖70〜圖72之步騾彼此對應。 本實施形態、，首先在省略前述第一絕緣膜（如叫膜）”鲁 的狀恐下，進行與前述圖29〜圖34之步驟及圖42〜圖47之步 驟相同的步驟。圖67對應於圖34之步驟，圖7晴應於_ . 之步驟，但是於閘極絕緣膜283及閘極3〇5〜3〇7上再堆積第\ -絕緣膜（如石夕氮化膜）84。第一絕緣膜之如石夕氮化膜Μ之膜： 厚設定成約40 nm。 其次，於CMOS邏輯電路部4侧，經過與前述圖％〜圖％ 步驟相同之—步驟’亦即形成間極3G1〜3(M，並形成源極/沒 84639 -59- 1249843 極區域之η 、p區域3 11〜3 14，全面地堆積第二絕緣膜（如 石夕氧氧化膜）85。第二絕緣膜之如矽氧化膜85之膜厚可設定 成約100 nm。於像素2侧，經過與前述圖49〜圖51相同之步 驟。 ’、彳κ 如圖68及圖7 1所示，回|虫CM〇S邏輯電路部4侧及 像素2側I第二絕緣膜85，於各閘極3〇1〜3〇7之側壁形成第 二絕緣膜8 5之侧壁8 6。 其次，如圖69及圖72(相當於前述之圖4〇及圖53)所示，於 CMOS邏輯電路部4侧及像素2侧佈植所需之導電型之高濃 度雜g離子·’而形成n+、p +源極/汲極區域421〜424、P +半 寸to區域425 η源極/汲極區域426，427。像素2之離子佈 植太佈植之_予為磷（Ρ)時，如以20 keV以上之功率佈植 。而後’經過與圖41及54步驟相同之步驟，形成高熔點金 屬矽化物層44,並形成CM〇S邏輯電路部4。另外，形成不 形成鬲溶點金屬石夕化物層之像素2。 本.、施J〜亦可達到與前述圖27、圖28之型固體攝 像元件及其製造方法相ρη & | 乃凌相同的作用效果。可使對於入射至受 光感測器部45之光的反射光強度低於碎氧化膜、碎氮化膜 之兩層構造時，可採用本實施形態之構造。 圖73及圖74顯示將本發明之半導體裝置應用於圖1之 CMOS型固體攝像元件的其他實施形態。本例係圖η及圖μ 所示之CMOS型固體攝像元件的其他變形例。 本實施形態之固 述之圖2 7同樣地， 眼攝像元件之CMOS邏輯電路部4側與前 係構成以包含第三絕緣膜之如矽氧化膜 84639 -60- 1249843 (SiO2膜）73之單層構造形成各M0S電晶體Trl〜Tr4之閘極 301〜304之侧壁75(參照圖73)。另外，像素2侧係構成以覆蓋 整個包含閘極絕緣膜283及閘極305〜307上之方式，堆叠第 一絕緣膜（矽氮化膜··相當於前述之第二絕緣膜72)84及第二 絕緣膜（矽氧化膜：相當於前述之第三絕緣膜73) 85(參照圖 66)。其他構造與圖27及圖28相同，因此對應於圖27、圖28 之邯分註記相同符號，而省略其重複說明。 其次，使用圖75〜圖82，說明該CMOS型固體攝像元件之 製造万法。圖75〜圖78顯示形成高熔點金屬矽化物層之 CMOS邏輯電路部4侧之製造步騾，圖79〜圖82顯示不形成高 熔點金屬矽化物層之像素2侧之製造步騾。圖75〜圖78之步 騾與圖79〜圖82之步騾彼此對應。 本實施形態，首先在省略前述第一絕緣膜（如Si〇2膜）71 的狀態下，進行與前述圖29〜圖34之步驟及圖42〜圖47之步 驟相同的步驟。圖75對應於圖34之步驟，圖79對應於圖” 之步驟，但是於閘極絕緣膜283及閘極3〇5〜3〇7上再堆積第 一絕緣膜（如矽氮化膜）84。第一絕緣膜之如矽氮化膜84之膜 厚設定成約40 nm。 其次，如圖76及圖80所示，於像素2侧，將閘極3〇4〜3〇7 與未回蝕之第一絕緣膜84之側壁作為掩模，藉由光阻法及 離子佈植法，形成MOS電晶體之11+源極/汲極區域426, 427 。進一步於感測器部之η型半導體區域UA之表面形成p+半 導體區域425’以進-步減少接合线漏（參照圖8。）。於[順 邏輯電路部4侧，藉由光阻掩模88不導入雜質（參照圖％)。 84639 -61 - 1249843 其次’於CMOS邏輯電路部4侧，經過與前述圖35〜圖37 步騾相同之步驟，形成各閘極301〜304，並形成源極/汲極 區域< η 、p區域3 11〜3 1 〇於像素2側，經過與前述圖4 8〜 圖5 〇步驟相同之步‘驟後，除去光阻掩模7 8。 其次’如圖77及圖81所示，於整個CMOS邏輯電路部4及 像素2上形成第二絕緣膜（如石夕氧化膜）8。 其次’如圖78及圖82所示，以光阻掩模89覆蓋像素2侧， 僅回蝕CMOS邏輯電路部4側之第二絕緣膜85，形成第二絕 緣膜之矽氧化膜85之單層構造的侧壁86。 而後’赵過與圖40〜圖41步騾相同之步騾，於CMOS邏輯 私路邯4侧形成具有高熔點金屬矽化物層44之CMOS電晶體 ，而形成CMOS邏輯電路部4。除去一方像素2侧之光阻掩模 82，而形成像素2(參照圖73、圖74)。 本貫施形態亦可達到與前述圖27、圖28之CMOS型固體攝 像元件及其製造方法相同的作用效果。此外，由於為可自 由設定第一絕緣膜84膜厚的構造，因此對於向感測器部45 之入射光，可將藉由第一絕緣膜84所決定之反射光強度予 以最小化。
上述實施形態係適用於CMOS型固體攝像元件，不過，本 發明並不限定於此種CMOS型固體攝像元件。如本發明如圖 84所示，亦可適用於所謂DRAM混載邏輯半導體積體電路 (LSI)其係心載·個A te體胞包含Μ Ο S電晶體與電容之 DRAM胞62 ;該DRAM胞62周邊之CM0S邏輯電路部63, 64 ，及類比電路部65, 66構成之半導體裝置61。此時，DRAM 84639 -62- 1249843 ,( M0S %晶體不形成南熔點金屬石夕化物層，而於 邏輯電路部63, 64側之CM〇s電晶體上形成高溶點金 石、化物層。該D R A M混載邏輯L S丨6丨中亦可謀求高性能化。 再者，區分高熔點金屬矽化物層之區域亦不限定於上例 。如對於邏輯電路部中之1/〇胞等靜電破壞，而形成保護電 曰日脸、保護二極體之區域内，亦可不形成高熔點金屬矽化 物層。亦即，此時之邏輯電路納入不形成本發明之高熔點 金屬矽化物層之區域的範疇。 八再者，本發明可廣泛適用於在半導體晶片中區分高熔點 金屬硬化物層之形成區域的各種裝置。 因此，本發明可適用於搭載此類各種裝置之各種電子機 叩藉由搭載以本發明達成小型、高性能化之半導體裝置 ，可促進各種電子機器之小型化、高功能化。尤其是因適 用於行動電話等移動式通信終端，因此可獲得極大之效果 。此種電子機器亦屬於本發明之範圍。 此外’上述各絕緣膜35，36，38或絕緣膜51，52之材質， 亦不限定於上例之組成，而可適切變更。 【圖式簡單說明】 圖1係顯示將本發明之半導體裝置應用於CM〇S型之固體 攝像元件之一種實施形態的概略構造圖。 圖2係圖1之CMOS型之固體攝像元件之A — A線上之 CMOS邏輯電路部之剖面圖。 圖3係圖1之CMOS型之固體攝像元件之A — A線上之像素 邵之剖面圖―。 84639 -63 - 1249843 圖4〜圖13係顯示CMOS型之固體攝像元件製造方法之一 種實施形態之CMOS邏輯電路部的製造步驟圖。 圖14〜圖23係顯示CMOS型之固體攝像元件製造方法之一 種實施形態之像素部的製造步騾圖。 圖24係顯示將本發明之半導體裝置應用於CMOS型之固 體攝像元件之其他實施形態之CMOS邏輯電路部的剖面圖。 圖25係顯示將本發明之半導體裝置應用於CMOS型之固 體攝像元件之其他實施形態之像素部的剖面圖。 圖26係顯示本發明之CMOS型之固體攝像元件之感測器 邵其他例之刻面圖。 圖27係顯示將本發明之半導體裝置應用於CMOS型之固 體攝像元件之其他實施形態之CMOS邏輯電路部的剖面圖。 圖28係顯示將本發明之半導體裝置應用於CMOS型之固 體攝像元件之其他實施形態之像素部的剖面圖。 圖29〜圖41係顯示CMOS型之固體攝像元件製造方法之其 他實施形態之對應於圖27之CMOS邏輯電路部的製造步騾 圖。 圖42〜圖54係顯示CMOS型之固體攝像元件製造方法之其 他實施形態之對應於圖28之像素部的製造步騾圖。 圖55係顯示將本發明之半導體裝置應用於CMOS型之固 體攝像元件之其他實施形態之像素部的剖面圖。 圖56係顯示將本發明之半導體裝置應用於CMOS型之固 體攝像元件之其他實施形態之像素部的剖面圖。 圖57〜圖60係顯示CMOS型之固體攝像元件製造方法之其 84639 -64 - 1249843 他實施形態之對應於圖55之CMOS邏輯電路部的製造步驟 圖。 圖6 1〜圖64係顯示CMOS型之固體攝像元件製造方法之其 他實施形態之對應於圖56之像素部的製造步驟圖。 圖65係顯示將本發明之半導體裝置應用於CMOS型之固 體攝像元件之其他實施形態之像素部的剖面圖。 圖66係顯示將本發明之半導體裝置應用於CMOS型之固 體攝像元件之其他實施形態之像素部的剖面圖。 圖67〜圖69係顯示CMOS型之固體攝像元件製造方法之其 他實施形態_之對應於圖65之CMOS邏輯電路部的製造步騾 圖。 圖70〜圖72係顯示CMOS型之固體攝像元件製造方法之其 他實施形態之對應於圖66之像素部的製造步騾圖。 圖73係顯示將本發明之半導體裝置應用於CMOS型之固 體攝像元件之其他實施形態之像素部的剖面圖。 圖74係顯示將本發明之半導體裝置應用於CMOS型之固 體攝像元件之其他實施形態之像素部的剖面圖。 圖75〜圖78係顯示CMOS型之固體攝像元件製造方法之其 他實施形態之對應於圖73之CMOS邏輯電路部的製造步騾 圖。 圖79〜圖82係顯示CMOS型之固體攝像元件製造方法之其 他實施形態之對應於圖74之像素部的製造步驟圖。 圖83係顯示將本發明之半導體裝置應用於DRAM混載邏 幸耳L SI之貫施_形怨的概略構造圖。 84639 -65 - 1249843 【圖式代表符號說明】 1· · .'CMOS型.固體攝像元件 2···像素 3 · · ·攝像區域 4, 5 ··· CMOS邏輯電路部 6，7 · · ·類比電路部 11 · · ·半導體基板 12 · · ·元件分離區域 13〜16· · .MOS電晶體形成區域 1 7 ···感測部形成區域 18 · · · MOS電晶體形成區域 19 · · ·絕緣膜 20, 21〜24 ···半導體井區域 25〜27 ···半導體井區域 28〔281〜283〕· ••閘極絕緣膜 2 9 · · ·閘極材料膜 30〔 301 〜307〕· · ·閘極 31〔 311〜317〕···雜質導入區域 3 5 · · ·第一絕緣膜 3 5 A · · ·側壁部 3 6 · · ·第二絕緣膜 3 6 A · · ·側壁部 3 7 · · ·光阻掩模 3 8 · · ·第二絕緣膜 84639 -66 - 1249843 3 9，4 Ο · · •側壁 42〔421〜427〕· ••雜質導入區域 44* ··高熔點金屬矽化物層 4 5 · · ·感測部 46 · · ·絕緣膜
Trl〜Tr7 · · · MOS電晶體 11〜t7 · · ·膜厚 51 · · ·第一絕緣膜 52 · · ·第二絕緣膜 53, 54 · · ·侧壁 71 · · ·第一絕緣膜 72 · · ·第二絕緣膜 73 · · ·第三絕緣膜 73A · ••侧壁部 75, 76 · · ·側壁 77, 78, 79, 81，88, 89 ···光阻掩模 8 4 · · ·第一絕緣膜 85 · · ·第二絕緣膜 86，87 · · •侧壁
61 ··· DRAM混載邏輯LSI 62 · · · DRAM胞 63, 64 ··· CMOS邏輯電路部 65, 66 · ••類比電路部 84639 -67 -

Claims (1)

  1. 1249843 窠0¾] 13 〇97號專利申性 中文申請專利範圍替^本$4年 拾、申請專利範固： 1. 並半導月迁裝置’其特徵為於基板上具有：第一區域， :係形成切化物層；及第二區域，其係未形切化物 ^在形成於前述第—區域之第—場效電晶體之間極側 *、成有L g數個絕緣膜之側壁，於前述第一場效電晶 to〈源極/沒極區域形成有前述石夕化物I，前述第二區 域係包含形成於該第二區域之第二場效電晶體，以前述 數個絕緣膜中之下層絕緣膜覆蓋，而對應於前述第二場 效電晶體之閘極側壁，形成包含前述數個絕緣膜中之上 層絕緣膜之側壁。 2·如申請專利範圍第丨項之半導體裝置，其中形成於前述 第一區域之第一場效電晶體之閘極上形成有矽化物層。 3·如申請專利範圍第丨項之半導體裝置，其中前述數個絕 緣膜係以第一絕緣膜、第二絕緣膜及第三絕緣膜形成， 覆蓋前述第二區域之下層絕緣膜係以前述第一及第二 絕緣膜形成，前述上層絕緣膜係以前述第三絕緣膜形 成0 4.如申請專利範圍第3項之半導體裝置，其中前述第二絕 緣膜係以具有與前述第三絕緣膜不同蝕刻特性之絕緣 膜形成。 5·如申請專利範圍第3項之半導體裝置，其中前述第一及 第三絕緣膜係以矽氧化膜形成，前述第二絕緣膜係以矽 氮化膜形成。 6·如申請專利範圍第3項之半導體裝置，其中構成前述第 1249843 一絕緣膜之矽氧化膜之膜厚設定在20 nm以下，構成前 述第二絕緣膜之矽氮化膜之膜厚設定在30 nm以下，構 成前述第三絕緣膜之矽氧化膜之膜厚設定在1〇〇 以 下。 7 ·如申凊專利範圍第1項之半導體裝置，其中前述數個絕 緣膜係以第一絕緣膜及第二絕緣膜形成，覆蓋前述第二 區域之下層絕緣膜係以前述第一絕緣膜形成，前述上層 絕緣膜係以前述第二絕緣膜形成。 8·如申請專利範圍第7項之半導體裝置，其中前述第二絕 緣膜係以具有與前述第一絕緣膜不同蝕刻特性之絕緣 膜形成。 9·如申請專利範圍第7項之半導體裝置，其中前述第一絕 緣膜係以矽氮化膜形成，前述第二絕緣膜係以矽氧化膜 形成。 10·如申請專利範圍第7項之半導體裝置，其中前述構成前 述第一絕緣膜之矽氮化膜之膜厚設定在3〇 nm以下，構 成前述第二絕緣膜之矽氧化膜之膜厚設定在1〇〇 以 下。 11 _如申請專利範圍第i項之半導體裝置，其中於前述第一 區域形成構成邏輯電路之前述第一場效電晶體，於前述 第二區域形成信號電荷存儲機構。 12·如申請專利範圍第丨項之半導體裝置，其中於前述第一 區域形成構成邏輯電路之第一場效電晶體，於前述第二 區域形成具有包含前述第二場效電晶體與感測器部之 O:\84\846392-940928.doc 1249843 像素之攝像區域，用作CMOS型固體攝像元件。 13·如申請專利範圍第12項之半導體裝置，其中於前述攝像 區域之感測器部上堆疊有第一絕緣膜之矽氧化膜、第二 絕緣膜之碎氮化膜、及上層絕緣膜之矽氮化膜，前述第 一絕緣膜之矽氧化膜之膜厚設定在2〇 nm以下，前述第 二絕緣膜之矽氮化膜與前述上層絕緣膜之矽氮化膜之 合計膜厚設定在150 nm〜20 nm。 如申請專利範圍第”員之半導體裝置，其中於前述第— 區域形成構成邏輯電路之第一場效電晶體，於前述第二 區域形成具有包含第二場效電晶體與電容元件之記憶 體7G件又DRAM胞，用作載邏輯半導體積體電 路。 15· -種半導體裝置之製造方法，其特徵為具有：閘極形成 步驟，其係在基板之供形成妙化物層之第一區域上與不 =成珍化物層之第二區域上’介隔以閘極絕緣膜形成； 第-雜質導人區域形成步驟’其係於前述基板上，將前 述閉極作為遮罩來導人雜質而形成；絕緣卿成步驟， 其係在包含前述閘極之前述基板全面上形成作為下層 之絕緣膜；側壁形成步驟’其係選擇性僅回蚀前述第I 區，上之前述作為下層之絕緣膜，而於閘㈣壁上形成 ;第二雜質導入區域形成步驟’其係在前述第一及第二 區域上形成上層之絕緣膜’回姓該作為上層之絕緣膜， 在對應於前述閘極側壁之部分形成侧壁，將該側壁及前 述間極作為遮罩來導入雜質而形成;及妙化物層形成步 O:\84\846392-940928.doc 1249843 驟’其係於前述第一區域之第二雜質導入區域或該第二 雜質導入區域與前述閘極上選擇性形成。 16·如申請專利範圍第15項之半導體裝置之製造方法，其中 係以第一絕緣膜、第二絕緣膜及第三絕緣膜之三層膜形 成構成前述下層及上層絕緣膜之數個絕緣膜，並以前述 第一及第二絕緣膜形成下層之絕緣膜，以前述第三絕緣 膜形成前述上層絕緣膜。 17·如申請專利範圍第16項之半導體裝置之製造方法，其中 係以具有與前述第三絕緣膜不同蝕刻特性之絕緣膜形 成前述第二絕緣膜。 18·如申請專利範圍第16項之半導體裝置之製造方法，其中 係以矽氧化膜形成前述第一絕緣膜，以矽氮化膜形成前 述第二絕緣膜，以矽氧化膜形成前述第三絕緣膜。 19. 如申請專利範圍第15項之半導體裝置之製造方法，其中 係以第一絕緣膜與第二絕緣膜之兩層膜形成構成前述 下層及上層絕緣膜之數個絕緣膜，並以前述第一絕緣膜 形成前述下層絕緣膜，以前述第二絕緣膜形成前述上層 絕緣膜。 20. 如申請專利範圍第19項之半導體裝置之製造方法，其中 係以具有與前述第二絕緣膜不同蝕刻特性之絕緣膜形 成前述第一絕緣膜。 21·如申請專利範圍第19項之半導體裝置之製造方法，其中 係以矽氧化膜形成前述第一絕緣膜，以矽氮化膜形成前 述第二絕緣膜。 O:\84\846392-940928.doc 1249843 22. 如申請專利範圍第15項之半導體裝置之製造方法，其中 於前述第一區域形成構成邏輯電路之場效電晶體，其係 包含前述閘極及前述第一、第二雜質導入區域，於前述 第二區域形成包含場效電晶體與感測器部之攝像區域 ，該場效電晶體包含前述閘極及前述第一、第二雜質導 入區域，來製造CMOS型固體攝像元件。 23. 如申請專利範圍第15項之半導體裝置之製造方法，其中 於前述第一區域形成構成邏輯電路之場效電晶體，其係 包含前述閘極及前述第一、第二雜質導入區域，於前述 第二區域形成包含場效電晶體與電容之記憶體元件，該 場效電晶體包含前述閘極及前述第一、第二雜質導入區 域，來製造DRAM混載邏輯半導體積體電路。 24. —種電子機器，其特徵為：搭載有半導體裝置，該半導 體裝置於基板上具有：形成有矽化物層之第一區域與未 形成有矽化物層之第二區域，形成於前述第一區域之第 一場效電晶體之間極侧壁上形成有包含數個絕緣膜之 側壁，於前述第一場效電晶體之源極/汲極區域，或源 極/汲極區域與閘極上形成前述矽化物層，前述第二區 域包含形成於該第二區域之第二場效電晶體，並以前述 數個絕緣膜中之下層的絕緣膜覆蓋，對應於前述第二場 效電晶體之閘極側壁，形成包含前述數個絕緣膜中之上 層絕緣膜之側壁。 25. 如申請專利範圍第24項之電子機器，其中於前述第一區 域形成有構成邏輯電路之弟一場效電晶體’於前述弟二 O:\84\846392-940928.doc 1249843 區域形成有信號電荷存儲機構。 26. 如申請專利範圍第24項之電子機器，其中搭載有半導體 裝置，該半導體裝置於前述第一區域形成有構成邏輯電 路之第一場效電晶體，於前述第二區域形成有具有包含 前述第二場效電晶體與感測器部的像素之攝像區域，用 作CMOS型固體攝像元件。 27. 如申請專利範圍第24項之電子機器，其中搭載有半導體 裝置，該半導體裝置於前述第一區域形成有構成邏輯電 路之第一場效電晶體，於前述第二區域形成有具有包含 前述第二場效電晶體與電容元件的記憶體元件之 DRAM胞，用作DRAM混載邏輯半導體積體電路。 28. 如申請專利範圍第24項之電子機器，其係攜帶式通信機 器。 29. —種半導體裝置，其特徵為於基板上具有：第一區域， 其係形成有矽化物層；及第二區域，其係未形成矽化物 層；前述第二區域包含形成於該第二區域之第二場效電 晶體，以數個絕緣膜中之下層之絕緣膜覆蓋，對應於前 述第二場效電晶體之閘極的側壁，形成有包含前述數個 絕緣膜中之上層絕緣膜之單層膜的侧壁，於形成在前述 第一區域之第一場效電晶體之閘極的側壁上形成有包 含不含氮化石夕之前述單層膜之側壁’於前述第一場效電 晶體之源極/汲極區域，或源極/汲極區域與閘極上形成 有前述石夕化物層。 3 0. —種半導體裝置，其特徵為於基板上具有：第一區域， O:\84\846392-940928.doc 1249843 其係形成有石夕化物層；及第二區域，其係未形成珍化物 層；前述第二區域包含形成於該第二區域之第二場效電 晶體，以數個絕緣膜覆i，在形成於前述第—區域之第 一場效電晶體之閘極㈣㈣成有包含前述數個絕緣 膜:之上層絕緣膜而不含氮切之單層膜之側壁，於前 述第-場效電晶體之源極’汲極區域，或源極/汲極區域 與閘極上形成有前述矽化物層。 3工.如申請專利範圍第29項之半導體裝置，其中前述數個絕 緣膜係以第-絕緣膜、第二絕緣膜及第三絕緣膜形成， 覆盍前述第二區域之下層絕緣膜係以前述第一及第二 絕緣膜形成，前述上層絕緣膜係以前述第三絕緣膜形 成。 32.如申請專利範圍第31項之半導體裝置，其中前述第一及 第三絕緣膜係以矽氧化膜形成，前述第二絕緣膜係以矽 氮化膜形成。 33·如申請專利範圍第π項之半導體裝置，其中構成前述第 一絕緣膜之矽氧化膜之膜厚設定在2〇 nm以下，構成前 逑第二絕緣膜之矽氮化膜之膜厚設定在3 0 nm以下，構 成前述第三絕緣膜之矽氧化膜之膜厚設定在1〇〇 ^㈤以 下。 34·如申請專利範圍第29項之半導體裝置，其中前述數個絕 緣膜係以第一絕緣膜及第二絕緣膜形成，覆蓋前述第二 區域之下層絕緣膜係以前述第一絕緣膜形成，前述上層 絕緣膜係以前述第二絕緣膜形成。 O:\84\846392-940928.doc 1249843 35. 36. 37. 38. 39. 40. 41. 如申請專利範圍第34項之半導體裝置，其中前述第一絕 緣膜係以矽氮化膜形成，前述第二絕緣膜係以矽氧化膜 形成。 如申請專利範圍第35項之半導體裝置，其中前述構成前 述第一絕緣膜之矽氮化膜之膜厚設定在丨〇() nm以下，構 成前述第二絕緣膜之矽氧化膜之膜厚設定在1〇〇 nm以 下。 如申請專利範圍第30項之半導體裝置，其中前述數個絕 緣膜係以第一絕緣膜、第二絕緣膜及第三絕緣膜形成， 前述上層絕緣膜係以前述第三絕緣膜形成。 如申請專利範圍第37項之半導體裝置，其中前述第一及 第二絕緣膜係以矽氧化膜形成，前述第二絕緣膜係以矽 氮化膜形成。 如申請專利範圍第38項之半導體裝置，其中構成前述第 一絕緣膜之矽氧化膜之膜厚設定在20 nm以下，構成前 述第二絕緣膜之矽氮化膜之膜厚設定在30 nm以下，構 成前述第三絕緣膜之矽氧化膜之膜厚設定在丨〇〇 nm以 下。 如申請專利範圍第30項之半導體裝置，其中前述數個絕 緣膜係以第一絕緣膜及第二絕緣膜形成，前述上層絕緣 膜係以前述第二絕緣膜形成。 如申請專利範圍第40項之半導體裝置，其中前述第一絕 緣膜係以矽氮化膜形成，前述第二絕緣膜係以矽氧化膜 形成。 O:\84\846392-940928.doc 1249843 42. 如申請專利範圍第41項之半導體裝置，其中前述構成前 述第一絕緣膜之矽氮化膜之膜厚設定在1 00 nm以下，構 成前述第二絕緣膜之矽氧化膜之膜厚設定在1 〇〇 nm以 下。 43. 如申請專利範圍第29項之半導體裝置，其中於前述第一 區域形成構成邏輯電路之前述第一場效電晶體，於前述 第二區域形成信號電荷存儲機構。 44. 如申請專利範圍第30項之半導體裝置，其中於前述第一 區域形成構成邏輯電路之前述第一場效電晶體，於前述 第二區域形成信號電荷存儲機構。 45. 如申請專利範圍第29項之半導體裝置，其中於前述第一 區域形成構成邏輯電路之第一場效電晶體，於前述第二 區域形成具有包含前述第二場效電晶體與感測器部之 像素之攝像區域，用作CMOS型固體攝像元件。 46. 如申請專利範圍第45項之半導體裝置，其中於前述攝像 區域之感測器部上堆疊第一絕緣膜之矽氧化膜、第二絕 緣膜之碎氮化膜、及上層絕緣膜之秒氮化膜，前述第一 絕緣膜之矽氧化膜之膜厚設定在20 nm以下，前述第二 絕緣膜之矽氮化膜與前述上層絕緣膜之矽氮化膜之合 計膜厚設定在1 5 0 nm〜20 nm。 47. 如申請專利範圍第29項之半導體裝置，其中於前述第一 區域形成構成邏輯電路之第一場效電晶體，於前述第二 區域形成具有包含第二場效電晶體與電容元件的記憶 體元件之DRAM胞，用作DRAM混載邏輯半導體積體電 O:\84\846392-940928.doc 1249843 路。 48.,申請專利範圍第30項之半導體裝置’其中於前述第/ 區域形成構成邏輯電路之第一場效電晶體，於前述第； Ε域形成具有包含前述第二場效電晶體與感測器部的 像素《攝像區域，用作CMOS型固體攝像元件。 49. 如申請專利範圍第3〇項之半導體裝置，其中於前述第/ 區域形成構成邏輯電路之第—場效電晶體，於前述第二 j域形成具有包含第二場效電晶體與電容元件的記憶 體元件之DRAM胞，用作⑽鳩混載邏輯半導體積體電 路。 、 50. Γ種半導體裝置之製造方法，其特徵為具有1極材料 膜开/成步驟，其係在基板之供形成矽化物層之第一區域 …不V成梦化物層之第二區域上，介隔以閘極絕緣膜 /成，閘極形成步驟’其係選擇性地僅將前述第二區域 上之前述閘極材料膜予以圖案化而形成n質導人 區域形成步驟，其係將前㈣極作為料，於前述第二 區或内導人雜質而形成；第—絕緣膜及第二絕緣膜堆叠 步：’其係堆疊於整個前述第-區域及前述第二區域上 二第二雜質導入區域形成步驟，其係將前述第二區域屏 蚊二除去前述第-區域之前述閉極材料膜上之前述第一 及第一、..邑緣膜，將孩閘極材料膜予以圖案化而形成閉極 ’將孩閘極作為遮罩’於前述第一區域内導入雜質而形 成；側壁形成步驟，其係在整個前述第一區域上及前述 弟二區域上形成第三絕緣膜後，回蝕該第三絕緣膜，於 O:\84\846392-940928.doc •10- 1249843 Ί罘—區域係在閘極侧壁上形成第三絕緣膜所形成 =單：膜側壁，於前述第二區域係在前述閑極側壁上， ，由則述第一及第1絕緣膜形成前述第三絕緣膜所形 側壁；第三雜質導入區域形成步驟，其係於前述第 區域及則述第二區域内，將前述閘極及前述側壁作為 遮罩而導入雜質而形成；及矽化物層形成步驟，其係形 成於前述第-區域之第三雜質導入區域或該第^雜質 導入區域與閘極上。 51. :種半導體裝置之製造方法，其特徵為具有：閘極材料 膜形成步驟，其係在基板之供形成矽化物層之第一區域 上與不形成石夕4匕物層之第=區域上，彳隔以閘極絕緣膜 形成；閘極形成步驟，其係選擇性地僅將前述第二區域 上 < 前述閘極材料膜予以圖案化而形成；第一雜質導入 區域形成步驟，其係將前述閘極作為遮罩，於前述第二 區域内導入雜質而形成；第一絕緣膜及第二絕緣膜堆疊 步驟，其係堆疊於整個前述第一區域及前述第二區域上 ;第二雜質導人區域形成步驟，其係於前述第二區域内 ，將前述閘極及該閘極側壁之前述第一、第二絕緣膜作 為遮罩來導入雜質而形成；第三雜質導入區域形成步驟 ，其係將前述第二區域上屏蔽，除去前述第一區域之前 述閘極材料膜上之前述第-及第=絕緣膜，將該閑極材 料膜予以圖案化而形成閘極，將該閘極作為遮罩，於前 述第一區域内導入雜質而形成；第四雜質導入區域形成 步驟，其係在整個前述第一區域及前述第二區域上形成 O:\84\846392-940928.doc -11 - 1249843 =絕緣膜後’將前述第二區域屏蔽而㈣前 緣誕，於输池楚 币一絕 、弟—區域之前述閘極侧壁形成前述第 、'彖膜所形成之單層膜壁 昂一邑 為遮罩，導入,、睹 將则述問極及前述側壁作 形“ 、於前述第-區域而形成；及矽化物芦 形成步·驟，其係邢& % >、+、… 刊層 入區域或該第四二：:.心弟—區域之前述第四雜質導 ^ _質導入區域與前述閘極上。 2· 一種半導體裝置之製造方法 膜形成步驟，幻…、 閘極材料 上 ' 八’、在基板义供形成矽化物層之第一區域 上與不形成石夕化物層之第二區域 成 ^ ^ · ρη 4τ ^ ^ &丄）丨隔以閘極絕緣膜 ，㈣成步驟，其係選擇性地僅將前述第二區域 閘極材料膜予以圖案化而形成；第-雜質導入 成步驟’其係將前述祕作為遮罩，於前述第二 ，域内導人雜質而形成；第—絕緣膜形成步驟，其係形 成於整個前述第—區域及前述第二區域内；第二雜質導 =域形成步驟，其係將前述第二區域屏蔽，除去前述 =區域之前述閑極材料膜上之前述[絕緣膜，將該 閑極材料膜予以圖案化而形相極，將該閘極作為遮罩 ，於則述第-區域内導入雜質而形成；側壁形成步驟， 其係於整個前述第一區域上及前述第二區域上形成第 -絕緣膜後，回触該第二絕緣膜，在前述第一區域於閘 極側壁形成第二絕緣膜所致之單層膜之側壁，在前述第 二區域於前述閉極侧壁介隔以前述第—絕緣膜而形成 前述第二絕緣膜所成之侧壁；第三雜質導入區域形成步 驟’其係將前述閘極及前述侧壁作為遮罩，於前述第一 O:\84\846392-940928.doc -12- 1249843 =前述第二區域内導入雜質而形成;及糊層形 二:’其係於前述第一區域之第三雜質導入 該 53. :二雖質導入區域與閘極上形成。 導體裝置之製造方法，其特徵為具有：閘極材料 ^ 、步驟’其係在基板之待形成矽化物層之第一區域 、y切化物層（第二區域上，介隔以閘極絕緣膜 /、、二閘㈣成步驟’其係選擇性地僅將前述第二區域 、，'J id閘極材料膜予以圖案化而形成；第—雜質導入 區域形成步驟，其係將前述閘極作為遮罩，於前述第二 區域内導入雜質而形成；第-絕緣膜形成步驟，其係形 成於整個前述第—區域及前述第二區域内；第二雜質導 入區域形成步驟’其係於前述第二區域内，將前述間極 及及閘極壁《Μ述第—絕緣膜作為遮罩來導入雜質 而形成；第三雜質導入區域形成步帮，其係將前述第二 區=屏蔽，除去前述第-區域之前㈣極材料膜上之前 述第-絕緣膜，將該閘極材料膜予以圖案化而形成閘極 ’將該閘極作為遮罩，於前述第一區域内導入雜質而形 成；第四雜質導人區域形成步驟，其係在整個前述第-區域及前述第二區域内形成第二絕緣膜後，將前述第二 區域屏蔽而回#前述第二絕緣膜，於前述第—區域之間 極侧壁形成前述第二絕緣膜所成之單層膜側壁，將前述 間極及前述侧壁作為遮罩’於前述第一區域内導入雜質 而形成；及珍化物層形成步错，其係形成於前述第一區 域之前述第四雜質導入區域或該第四雜質導入區域與 O:\84\846392-940928.doc -13- ^49843 間極上。 54.如申請專利範圍第50項之半導體裝置之製造方法，其中 係以具有與前述第三絕緣膜不同蝕刻特性之絕緣膜形 成前述第二絕緣膜。 申π專利範圍第μ項之半導體裝置之製造方法，其中 =以矽氧化膜形成前述第一絕緣膜，以矽氮化膜形成前 56迷罘二絕緣膜，以矽氧化膜形成前述第三絕緣膜。 如申凊專利範圍第51項之半導體裝置之製造方法，其中 系以具有與則述第三絕緣膜不同蝕刻特性之絕緣膜形 成前述第二絕緣膜。 $申叫專利範圍第56項之半導體裝置之製造方法，其中 係^氧化膜形成前述第—絕緣膜，以#氮化膜形成前 述第二絕緣膜，以珍氧化膜形成前述第三絕緣膜。 58·如申請專利範圍第52項之半導體裝置之製造方法，其中 係以具有與前述第二絕緣膜不同触刻特性之絕緣膜形 成前述第一絕緣膜。 Μ.如申請專利範圍第58項之半導體裝置之製造方法，其中 係以矽氮化膜形成前述第一絕緣膜，以矽氧化膜形成前 述第二絕緣膜。 體裝置之製造方法，其中 6〇·如申請專利範圍第53项之半導 係以具有與前述第二蟒绩暄T F1 Μ、Ϊ y 、七、.象膜不同蝕刻特性之絕緣膜形 成前述第一絕緣膜。 61. 如申請專利範圍第60項之半導體 裝置之製造方法，其中 以矽氧化膜形成前 係以妙氮化膜形成前述第一絕緣膜 O:\84\846392-940928.doc -14- 1249843 述第二絕緣膜。 62. 如申請專利範圍第50項之半導體裝置之製造方法，其中 於前述第一區域形成構成邏輯電路之場效電晶體，其係 包含前述閘極及前述第二、第三雜質導入區域’於前述 第二區域形成包含場效電晶體與感測器部之攝像區域 ，該場效電晶體包含前述閘極及前述第一、第二雜質導 入區域，來製造CMOS型固體攝像元件。 63. 如申請專利範圍第50項之半導體裝置之製造方法，其中 於前述第一區域形成構成邏輯電路之場效電晶體，其係 包含前述閘極及前述第第二、第三雜質導入區域，於前 述第二區域形成包含場效電晶體與電容之記憶體元件 ，該場效電晶體包含前述閘極及前述第一、第二雜質導 入區域，來製造DRAM混載邏輯半導體積體電路。 64. 如申請專利範圍第5 1項之半導體裝置之製造方法，其中 於前述第一區域形成構成邏輯電路之場效電晶體，其係 包含前述閘極及前述第三、第四雜質導入區域’於前述 第二區域形成包含場效電晶體與感測器部之攝像區域 ，該場效電晶體包含前述閘極及前述第一、第二雜質導 入區域，來製造CMOS型固體攝像元件。 65. 如申請專利範圍第5 1項之半導體裝置之製造方法，其中 於前述第一區域形成構成邏輯電路之場效電晶體，其係 包含前述閘極及前述第三、第四雜質導入區域，於前述 第二區域形成包含場效電晶體與電容之記憶體元件，該 場效電晶體包含前述閘極及前述第一、第二雜質導入區 O:\84\846392-940928.doc -15 - 1249843 域，來製造DRAM混載邏輯半導體積體電路。 66. 如申請專利範圍第52項之半導體裝置之製造方法，其中 於前述第一區域形成構成迦:輯電路之場效電晶體’其係 包含前述閘極及前述第二、第三雜質導入區域，於前述 第二區域形成包含場效電晶體與感測器部之攝像區域 ，該場效電晶體包含前述閘極及前述第一、第二雜質導 入區域，來製造CMOS型固體攝像元件。 67. 如申請專利範圍第52項之半導體裝置之製造方法，其中 於前述第一區域形成構成邏輯電路之場效電晶體，其係 包含前述閘極及前述第二、第三雜質導入區域’於前述 第二區域形成包含場效電晶體與電容之記憶體元件，該 場效電晶體包含前述閘極及前述第一、第二雜質導入區 域，來製造DRAM混載邏輯半導體積體電路。 68. 如申請專利範圍第53項之半導體裝置之製造方法，其中 於前述第一區域形成構成邏輯電路之場效電晶體，其係 包含前述閘極及前述第三、第四雜質導入區域’於前述 第二區域形成包含場效電晶體與感測器部之攝像區域 ，該場效電晶體包含前述閘極及前述第一、第二雜質導 入區域，來製造CMOS型固體攝像元件。 69. 如申請專利範圍第53項之半導體裝置之製造方法，其中 於前述第一區域形成構成邏輯電路之場效電晶體，其係 包含前述閘極及前述第三、第四雜質導入區域，於前述 第二區域形成包含場效電晶體與電容之記憶體元件，該 場效電晶體包含前述閘極及前述第一、第二雜質導入區 O:\84\846392-940928.doc -16- 1249843 域，來製造DRAM混載邏輯半導體積體電路。 70. —種電子機器，其特徵為：搭載有半導體裝置，該半導 體裝置於基板上具有：形成有矽化物層之第一區域與未 形成矽化物層之第二區域，前述第二區域包含形成於該 第二區域之第二場效電晶體，以數個絕緣膜中之下層絕 緣膜覆蓋，對應於前述第二場效電晶體之閘極側壁，形 成包含前述數個絕緣膜中之上層絕緣膜之單層膜侧壁 ，形成於前述第一區域之第一場效電晶體之閘極側壁形 成包含不含氮化矽之前述單層膜之側壁，於前述第一場 效電晶體之源極/汲極區域，或源極/汲極區域與閘極上 形成前述碎化物層。 71. 如申請專利範圍第70項之電子機器，其中於前述第一區 域形成有構成邏輯電路之第一場效電晶體，於前述第二 區域形成有信號電荷存儲機構。 72. 如申請專利範圍第70項之電子機器，其中搭載有半導體 裝置，該半導體裝置於前述第一區域形成有構成邏輯電 路之第一場效電晶體，於前述第二區域形成有具有包含 前述第二場效電晶體與感測器部的像素之攝像區域，用 作CMOS型固體攝像元件。 73. 如申請專利範圍第70項之電子機器，其中搭載有半導體 裝置，該半導體裝置於前述第一區域形成有構成邏輯電 路之第一場效電晶體，於前述第二區域形成有具有包含 第二場效電晶體與電容元件的記憶體元件之DRAM胞 ，用作DRAM混載邏輯半導體積體電路。 O:\84\846392-940928.doc -17- 1249843 74. 如申請專利範圍第70項之電子機器，其係攜帶式通信機 75. —種電子機器，其特徵為：搭載有半導體裝置，該半導 體裝置於基板上具有：形成有矽化物層之第一區域與未 形成矽化物層之第二區域，前述第二區域包含形成於該 第二區域之第二場效電晶體，以數個絕緣膜覆蓋，形成 於前述第一區域之第一場效電晶體之閘極側壁形成包 含前述數個絕緣膜中之上層絕緣膜而不含氮化矽之單 層膜之侧壁，於前述第一場效電晶體之源極/汲極區域 ，或源極/汲極區域與閘極上形成前述矽化物層。 76. 如申請專利範圍第75項之電子機器，其中於前述第一區 域形成有構成邏輯電路之第一場效電晶體，於前述第二 區域形成有信號電何存儲機構。 77. 如申請專利範圍第75項之電子機器，其中搭載有半導體 裝置，該半導體裝置於前述第一區域形成有構成邏輯電 路之第一場效電晶體，於前述第二區域形成有具有包含 前述第二場效電晶體與感測器部的像素之攝像區域，用 作CMOS型固體攝像元件。 78. 如申請專利範圍第75項之電子機器，其中搭載有半導體 裝置，該半導體裝置於前述第一區域形成有構成邏輯電 路之第一場效電晶體，於前述第二區域形成有具有包含 第二場效電晶體與電容元件的記憶體元件之DRAM胞 ，用作DRAM混載邏輯半導體積體電路。 79. 如申請專利範圍第75項之電子機器，其係攜帶式通信機 器0 O:\84\846392-940928.doc -18- 礙?1§〇猛專利申請案 中文圖式替換頁(94年9月） 拾壹、圖式：
    84639 1249843 一 VI I /1. /.rJy,y /v.f,9;Ir 2 οέί*" il丨 Fc ,,41v 画 3
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    40 S4639 -22 - 1249843 年 94. -月 1;; 替 A I /\ 修 2T日
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