JP6562651B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6562651B2
JP6562651B2 JP2015032001A JP2015032001A JP6562651B2 JP 6562651 B2 JP6562651 B2 JP 6562651B2 JP 2015032001 A JP2015032001 A JP 2015032001A JP 2015032001 A JP2015032001 A JP 2015032001A JP 6562651 B2 JP6562651 B2 JP 6562651B2
Authority
JP
Japan
Prior art keywords
film
semiconductor device
pad electrode
manufacturing
resist pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015032001A
Other languages
English (en)
Other versions
JP2016154191A5 (ja
JP2016154191A (ja
Inventor
博晃 佐野
博晃 佐野
裕人 野崎
裕人 野崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2015032001A priority Critical patent/JP6562651B2/ja
Priority to US15/046,369 priority patent/US9647027B2/en
Publication of JP2016154191A publication Critical patent/JP2016154191A/ja
Publication of JP2016154191A5 publication Critical patent/JP2016154191A5/ja
Application granted granted Critical
Publication of JP6562651B2 publication Critical patent/JP6562651B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、半導体装置の製造方法に関する。
特許文献１には、半導体装置である固体撮像装置において、パターニングされた無機膜をマスクとして、有機膜をプラズマドライエッチングして、パッド電極を露出させる製造方法が記載されている。
特開２０００−１６４８３６号公報
しかし、特許文献１に記載の方法ではプラズマドライエッチングによりパッド電極を露出する工程において、チャージアップが生じ、半導体装置の破壊が発生する可能性もありうる。
そこで、本発明では、パッド電極を露出させる工程の一部にプラズマドライエッチングを用いる場合であっても、チャージアップによる装置の破壊を低減する半導体装置の製造方法を提供する。
本発明にかかる半導体装置の製造方法は、パッド電極の上に有機膜を形成する工程と、前記有機膜の上に無機膜を形成する工程と、前記有機膜の上に、前記半導体装置のパッド電極に通じる開口を形成するためのレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記無機膜をプラズマドライエッチングする工程と、前記レジストパターンをマスクとして、前記パッド電極を露出しないように前記有機膜をプラズマドライエッチングする工程と、前記レジストパターンを剥離液で除去する工程と、前記レジストパターンを剥離液で除去する工程の後に、前記無機膜をプラズマドライエッチングする工程後に残存する前記無機膜をマスクとして、前記パッド電極を露出するように前記有機膜をエッチングする工程と、を有することを特徴とする。
本発明によれば、パッド電極を露出させる工程の一部にプラズマドライエッチングを用いる場合であっても、チャージアップによる装置の破壊を低減する半導体装置の製造方法を提供することができる。
第１の実施形態の固体撮像装置の製造方法を例示的に説明する図。 第１の実施形態の固体撮像装置の製造方法を例示的に説明する図。 第２の実施形態の固体撮像装置の製造方法を例示的に説明する図。 第２の実施形態の固体撮像装置の製造方法を例示的に説明する図。 第３の実施形態の固体撮像装置の製造方法を例示的に説明する図。 第３の実施形態の固体撮像装置の製造方法を例示的に説明する図。
本発明者らは、固体撮像装置の製造方法について、有機膜をプラズマドライエッチングして、パッド電極を露出する工程で、半導体装置の一部の素子で絶縁破壊がおこる可能性があるという課題を見出した。絶縁破壊は半導体装置のいたるところで起きる可能性があるが、たとえば、絶縁ゲート型の電界効果トランジスタのゲート絶縁膜部分で起こることが多く、半導体装置の微細化に伴って、ゲート絶縁膜が薄膜化されることにより、顕著な問題となってきている。
そこで、本発明者らが、プラズマドライエッチングにより生じうるゲート絶縁膜の破壊について検討したところ、以下のメカニズムによるものであると推察するに至った。すなわち、プラズマドライエッチングを行う際に、チャンバー内では、プラズマが不均一となっており、パッド電極に通じる開口の側壁やレジストパターン等にチャージされる電荷量は、各パッド電極間で異なっていると考えられる。そのため、レジストパターンにチャージされた電荷を残したまま、エッチングでパッド電極が露出してしまうと、パッド電極間に生じた電位差によって、パッド電極間に電流が流れ、この電流によりトランジスタのゲート絶縁膜が破壊されるのである。
そこで、本発明者らは、パッド電極を露出させる前にチャージされた電荷を除去すれば、ゲート絶縁膜の破壊の可能性を低減できるとの着想を得て、本発明に至った。以下、半導体装置の一例として固体撮像装置を用いて説明するが、パッド電極の上部に有機膜が形成され、パッド電極をプラズマドライエッチングで露出するプロセスを用いうる他の半導体装置にも本願発明を適用することができる。
（第１の実施形態）
図１および図２を用いて、本発明に係る固体撮像装置の製造方法について説明する。
図１（Ａ）に、製造過程中の固体撮像装置を示す。ここで、固体撮像装置は、撮像領域１０００とパッド領域２０００とを有する。便宜上、図１（Ａ）では、撮像領域１０００とパッド領域２０００を分けて記載しているが、撮像領域１０００とパッド領域２０００は、基板１００などの多くの部材を共有している。
撮像領域１０００は、基板１００の上に、光電変換部１０１、配線構造１０２を有する。不図示であるが、配線構造１０２は、複数の配線層、トランジスタ、および層間絶縁膜を含む。また、光電変換部１０１に蓄積された電荷は、ＭＯＳトランジスタによって転送され、画像形成のために用いられる。
また、パッド領域２０００において、配線構造１０２の上には、パッド電極１０３が配される。ここで、撮像領域１０００の配線構造１０２とパッド領域２０００の配線構造１０２とは、共通の層間絶縁膜を有しうる。
次に、配線構造１０２およびパッド電極１０３上に保護膜１０４を配し、パッド電極１０３上部の領域に配された保護膜１０４を選択的にエッチングする。これにより、パッド電極１０３の上部を露出させたパッド開口１０５が形成される。保護膜１０４は、窒化シリコン、酸窒化シリコン、これらの積層膜等から構成される。
次に、撮像領域１０００およびパッド領域２０００の配線構造１０２の上に、有機膜で構成された平坦化膜１０６を形成する。これにより、パッド領域２０００においては、保護膜１０４および開口１０５上に平坦化膜１０６が形成される。平坦化膜１０６は、アクリル系樹脂（例えばＪＳＲ製ＡＨ８５９−Ｒ１９）などの材料から構成される。
その後、撮像領域１０００において、光電変換部１０１に対応するように、第１のカラーフィルタ１０７、第２のカラーフィルタ１０８、第３のカラーフィルタ１０９を設ける。これらのカラーフィルタのパターニングは、カラーフィルタ材料を塗布、露光、現像を行うことによって形成される。例えば、第１のカラーフィルタ１０７、第２のカラーフィルタ１０８、第３のカラーフィルタは、それぞれ、緑色、青色、赤色である。
次に、撮像領域１０００およびパッド領域２０００において、有機膜で構成された平坦化膜１１０を配し、平坦化膜１１０上に、光電変換部１０１に対応するようにマイクロレンズ１１１を形成する。平坦化膜１１０は、アクリル系の樹脂（例えばＪＳＲ製ＡＨ８５９−Ｒ１９）などの材料から構成される。平坦化膜１１０と平坦化膜１０６の材料は同じでもよいし、異なっていてもよい。
また、マイクロレンズ１１１は、階調露光およびエッチバックを用いて作製しても、リフロー法を用いて作製してもよい。この際、パッド領域２０００の平坦化膜１１０上には、マイクロレンズ１１１の材料からなる層が形成されていても、形成されていなくてもよい。図１には、パッド領域２０００の平坦化膜１１０にマイクロレンズ１１１の材料からなる層が形成されていない形態が図示されている。
撮像領域１０００のマイクロレンズ１１１上に、無機膜で構成された反射防止膜１１２を形成する。反射防止膜としては、シリコン酸化膜ＳｉＯ、シリコン窒化膜ＳｉＮ、または、これらの材料の積層膜が望ましい。
そして、フォトリソグラフィ工程によりレジストの塗布・露光・現像を行って、パッド領域２０００にレジストパターン１１３を形成する。レジストパターン１１３はパッド電極１０３に通じる開口を形成するために用いられる。
次に、図１（Ｂ）に示すように、フォトレジストパターン１１３をマスクとして、反射防止膜１１２をエッチングする。また、フォトレジストパターン１１３をマスクとして、平坦化膜１１０と、平坦化膜１０６の一部をエッチングする。このようにして、開口１１４が形成される。このエッチング工程においては、平坦化膜１０６の全てをエッチングせずに、パッド電極１０３を露出させないようにする。パッド領域２０００にマイクロレンズ１１１の材料からなる層が形成されている場合には、このエッチングによって、マイクロレンズ１１１の材料からなる層にも開口が形成されることになる。
このエッチング処理は反射防止膜１１２をプラズマドライエッチングするステップ、平坦化膜１１０等をプラズマドライエッチングするステップの２工程を含む。
反射防止膜１１２は無機膜であり、例えば、ＣＦ系のガスを含む雰囲気を用いた以下のような条件でプラズマドライエッチングを行う。
〈条件１〉
エッチングガス：ＣＦ４
電力：１００〜１５００（Ｗ）
圧力：３０〜７５０（ｍＴｏｒｒ）
またＣＦ系のガスとは、ＣおよびＦを含むガスである。ＣＦ４以外としては、Ｃ４Ｆ８と、Ｃ５Ｆ８と、Ｃ４Ｆ６などやこれらの組み合わせが挙げられるが、これらのガスに限定されるものではない。また、ＡｒガスやＯ２ガスを添加してもよい。
他方、平坦化膜１１０、１０６は有機膜であり、例えば、Ｏ２ガスおよびＮ２を含む雰囲気を用いた以下のような条件でプラズマドライエッチングを行う。なお、Ｏ２ガスおよびＮ２の一方を使用することも可能である。また、ＣＦ系ガスやＡｒガスを添加してもよい。
〈条件２〉
エッチングガス：Ｏ２／Ｎ２
電力：１００〜１５００（Ｗ）
圧力：３０〜７５０（ｍＴｏｒｒ）
次に、図１（Ｃ）に示すように、レジストパターン１１３を有機系剥離液にて除去し、開口１１５を形成する。有機系剥離液としては、レジストパターン１１３を除去できるものであればよく、例えば関東化学株式会社のＳＷＰＲ−２０７などを用いる。
有機系剥離液はレジストパターン１１３を除去するのを主目的に用いられるが、結果として、レジストパターン１１３および平坦化膜１１０の開口１１４の側壁などに蓄積された電荷も除去することができる。
この時点では、平坦化膜１０６の一部はパッド電極１０３の上部に形成されており、パッド電極１０３は露出していないため、ゲート絶縁膜にチャージングダメージは入らない。また、有機系剥離液により、レジストパターン１１３の開口１１４の側壁などに蓄積された電荷も除去できる。
この有機系剥離液により、マスクとして用いていたレジストパターン１１３が除去されてしまうため、この工程後には、パッド電極を露出するためのエッチングのマスクとして、パターニングされた反射防止膜１１２を利用することになる。
次に、図１（Ｄ）に示すように、反射防止膜１１２をマスクとして平坦化膜１０６の残膜をエッチングすることにより、パッド開口１１６を形成して、パッド電極１０３を露出させる。これより前の工程において、蓄積された電荷が有機系剥離液によって除去されていることから、パッド電極間に電流が流れるのを防止することができ、チャージアップによるゲート絶縁膜の破壊を低減することができる。特に、本実施形態に記載の製造方法は、４．５ｎｍ以下に薄膜化されたゲート絶縁膜を有するＭＯＳトランジスタなどに好適に適用することができる。
パッド電極１０３の上に残存させる平坦化膜１０６の厚さは、パッド電極が露出しないような厚さとする必要がある。成膜工程における平坦化膜１０６の膜厚バラツキとエッチングレートのバラツキを考慮すると、パッド電極１０３の上に残存させる平坦化膜１０６の厚さは２００ｎｍ以上とすることが好ましい。
また、ゲート絶縁膜の破壊低減のためには、レジストパターン１１３および平坦化膜１１０の開口部の側壁などに蓄積された電荷を可能な限り除去すべきである。しかし、パッド電極１０３を露出するためのエッチングとしてプラズマドライエッチングを使用すると、再度電荷が開口の側壁などに蓄積されてしまう。そのため、この場合、パッド電極１０３の上に残存させる平坦化膜１０６の厚さは５００ｎｍ以下とすることが好ましい。すなわち、パッド電極１０３の上に残存させる平坦化膜１０６の厚さは、２００ｎｍ以上５００ｎｍ以下とすることがより好ましい。
さらに、パッド電極１０３を露出するためのエッチングは、プラズマドライエッチングでもウエットエッチングでもよい。異方性エッチングによる寸法制御という点ではプラズマドライエッチングを用いるのが良い。他方、プラズマによるダメージ低減という点ではウエットエッチングを用いるのが良い。
変形例として、図２（Ａ）に示すようにフォトレジストパターン１１３をマスクとしてエッチングする際、反射防止膜１１２と平坦化膜１１０の一部をエッチングして開口１１７を形成してもよい。
その後、図２（Ｂ）に示すように、レジストパターン１１３を有機系剥離液にて除去し、開口１１８を形成する。有機系剥離液により、レジストパターン１１３および平坦化膜１１０の開口１１７の側壁などに蓄積された電荷を除去することができる。
その後は、図１（Ｄ）に示すように、反射防止膜１１２をマスクとして残存していた平坦化膜１１０と平坦化膜１０６をエッチングし、パッド電極１０３を露出し、パッド開口１１６を形成する。
（第２の実施形態）
図３および図４に本実施形態に係る固体撮像装置の製造方法を示す。第１の実施形態を説明する際に用いた符号と同じ符号は同じ部材を意味する。
第１の実施形態と異なるのは、パッド領域２０００において、カラーフィルタ材料からなる膜２０７が形成されている点である。
図３（Ａ）において、撮像領域１０００とパッド領域２０００は、配線構造２０２を形成する。不図示であるが、配線構造２０２は複数の配線層、トランジスタ、および層間絶縁膜を含む。また、本実施形態では、配線構造２０２の内部にパッド電極２０３が設けられている。撮像領域１０００の配線構造２０２とパッド領域２０００の配線構造２０２とは、共通の層間絶縁膜を有しうる。
撮像領域１０００およびパッド領域２０００の配線構造２０２上に保護膜２０４を配する。保護膜２０４は、窒化シリコン、酸窒化シリコン、これらの積層膜等から構成される。
その後、パッド領域２０００のパッド電極２０３上部の領域に配置された配線構造２０２と保護膜２０４を選択的にエッチングし、パッド電極２０３の上部を露出させ、パッド開口２０５を形成する。
その後、撮像領域１０００において、光電変換部１０１に対応するように、露光プロセスを用いて、第１のカラーフィルタ１０７、第２のカラーフィルタ１０８、第３のカラーフィルタ１０９を形成する。本実施形態では、有機膜で構成される第１のカラーフィルタ材料からなる膜２０７がパッド開口２０５の中に充填されるように、第１のカラーフィルタ材料のパターニングが行われる。
次に、撮像領域１０００およびパッド領域２０００に、有機膜で構成される平坦化膜１１０と、マイクロレンズ１１１と、無機膜で構成される反射防止膜１１２を形成する。その後、撮像領域１０００およびパッド領域２０００にレジストパターン１１３を形成する。
次に、図３（Ｂ）に示すようにフォトレジストパターン１１３をマスクとしてエッチングを行い、反射防止膜１１２をエッチングする。また、フォトレジストパターン１１３をマスクとして、平坦化膜１１０、第１のカラーフィルタ材料からなる膜２０７をエッチングする。この結果、開口２１４が形成される。すなわち、パッド電極２０３を露出させず、かつ、第１のカラーフィルタ材料からなる膜２０７の一部を残存させるようにエッチングを行う。
反射防止膜１１２のプラズマドライエッチングプロセスでは、例えばＣＦ系のガスなどを用いる。また、平坦化膜１１０および第１のカラーフィルタ材料からなる膜２０７のプラズマドライエッチングプロセスでは、例えばＯ２ガスなどを用いる。
次に、図３（Ｃ）に示すように、レジストパターン１１３を有機系剥離液にて除去し、平坦化膜１１０および第１のカラーフィルタ材料からなる膜２０７に開口２１５を形成する。有機系剥離液により、レジストパターン１１３および平坦化膜１１０の開口２１４の側壁などに蓄積された電荷を除去することができ、チャージアップによるゲート絶縁膜の破壊を低減することができる。
パッド電極２０３の上に残存させる第１のカラーフィルタ材料からなる膜２０７の厚さはパッド電極が露出しないような厚さとする必要がある。成膜工程における第１のカラーフィルタ材料からなる膜２０７の膜厚バラツキとエッチングレートのバラツキを考慮すると、パッド電極２０３の上に残存させる第１のカラーフィルタ材料からなる膜２０７の厚さは２００ｎｍ以上とすることが好ましい。また、パッド電極２０３を露出するためにプラズマドライエッチングを使用する場合には、蓄積電荷の量を低減させるため、パッド電極２０３の上に残存させる第１のカラーフィルタ材料からなる膜２０７の厚さは５００ｎｍ以下とすることが好ましい。
その後、図３（Ｄ）に示すように、反射防止膜１１２をマスクとして、パッド電極２０３が露出するように、第１のカラーフィルタ材料からなる膜２０７の残りをエッチングする。これにより、パッド開口２１６を形成する。
変形例として、図４（Ａ）に示すように、フォトレジストパターン１１３をマスクとしてエッチングする際に、第１のカラーフィルタ材料からなる膜２０７までエッチングせずに、平坦化膜１１０でエッチングを停止させることも可能である。その後、図４（Ｂ）に示すように、レジストパターン１１３を有機系剥離液にて除去し、開口２１８を形成する。有機系剥離液により、レジストパターン１１３および平坦化膜１１０の開口側壁等に蓄積された電荷を除去することができ、チャージアップによるゲート絶縁膜の破壊を低減することができる。
その後は、図３（Ｄ）に示すように、反射防止膜１１２をマスクとして、開口２１８の下に残存した平坦化膜１１０、第１のカラーフィルタ材料からなる膜２０７をエッチングし、パッド電極２０３を露出させる。これにより、パッド開口２１６を形成する。
なお、本実施形態では、パッド電極２０３の開口にカラーフィルタ材料を充填したが、第１の実施形態においてもこのような構成を採用してもよい。
（第３の実施形態）
図５および図６に本実施形態に係る固体撮像装置の製造方法を示す。上記実施形態を説明する際に用いた符号と同じ符号は同じ部材を意味する。
上記第１および第２の実施形態と異なるのは、パッド領域２０００において、マイクロレンズ用材料からなる膜３１０が設けられている点と、撮像領域１０００およびパッド領域２０００において、平坦化膜１１０が設けられていない点である。
本実施形態において、第１のカラーフィルタ１０７、第２のカラーフィルタ１０８、第３のカラーフィルタ１０９の形成工程までは、第１の実施形態と同じである。
その後、撮像領域１０００およびパッド領域２０００において、マイクロレンズ用材料からなる膜３１０を形成する。そして、撮像領域１０００においては、階調露光およびエッチバックを用いてマイクロレンズ３１１を形成する。本実施形態では、パッド領域２０００に、有機膜から構成されるマイクレンズ材料からなる膜３１０が配されるように、露光およびエッチングが行われる。マイクロレンズ３１１上には、反射防止膜１１２が形成される。
次に、図５（Ａ）に示すようにフォトレジストパターン１１３をマスクとしてエッチングを行い、反射防止膜１１２およびマイクレンズ材料からなる膜３１０、並びに、平坦化膜１０６の一部をエッチングし、開口３１４を形成する。このとき平坦化膜１０６は全てをエッチングせずにパッド電極１０３を露出させないようにする。反射防止膜１１２のプラズマドライエッチングプロセスでは、例えばＣＦ系のガスなどを用いる。また、マイクロレンズ材料からなる膜３１０および平坦化膜１０６のプラズマドライエッチングプロセスでは、例えばＯ２ガスなどを用いる。
次に、図５（Ｃ）に示すように、レジストパターン１１３を有機系剥離液にて除去し、開口３１５を形成する。有機系剥離液により、レジストパターン１１３およびマイクロレンズ材料からなる膜３１０の開口側壁などに蓄積された電荷を除去することができ、チャージアップによるゲート絶縁膜の破壊を低減することができる。パッド電極１０３の上に残存させる平坦化膜１０６の厚さはパッド電極１０３が露出しないような厚さとする必要がある。成膜工程における平坦化膜１０６の膜厚バラツキとエッチングレートのバラツキを考慮すると、パッド電極１０３の上に残存させる平坦化膜１０６の厚さは２００ｎｍ以上とすることが好ましい。また、パッド電極１０３を露出するためのエッチングとしてプラズマドライエッチングを使用する場合には、蓄積電荷の量を低減させるために、パッド電極１０３の上に残存させる平坦化膜１０６の厚さは５００ｎｍ以下とすることが好ましい。
その後、図５（Ｄ）に示すように、反射防止膜１１２をマスクとして、パッド電極１０３が露出するように、平坦化膜１０６の残りをエッチングし、パッド開口３１６を形成する。
変形例として、図６（Ａ）に示すようにフォトレジストパターン１１３をマスクとしてエッチングする際、反射防止膜１１２とマイクロレンズ材料からなる膜３１０の一部をエッチングして開口３１７を形成してもよい。
その後、図６（Ｂ）に示すように、レジストパターン１１３を有機系剥離液にて除去し、開口３１８を形成する。有機系剥離液により、レジストパターン１１３およびマイクロレンズ材料からなる膜３１０の開口側壁などに蓄積された電荷を除去することができ、チャージアップによるゲート絶縁膜の破壊を低減することができる。
その後は、図５（Ｄ）に示すように、反射防止膜１１２をマスクとして平坦化膜１０６をエッチングし、パッド電極１０３を露出し、パッド開口３１６を形成する。
上記では、本発明に係る第１から第３の実施形態を説明したが、これら各実施形態の構成は適宜組み合わせ可能である。
１００ 半導体基板
１０１ 光電変換部
１０２ 配線構造
１０３ パッド電極
１０４ 保護膜
１０５ パッド開口
１０６ 平坦化膜
１１０ 平坦化膜
１１２ 反射防止膜
１１３ レジストパターン

Claims (11)

  1. 半導体装置の製造方法であって、
    パッド電極の上に有機膜を形成する工程と、
    前記有機膜の上に無機膜を形成する工程と、
    前記無機膜の上に、前記半導体装置のパッド電極に通じる開口を形成するためのレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして、前記無機膜をプラズマドライエッチングする工程と、
    前記レジストパターンをマスクとして、前記パッド電極を露出しないように前記有機膜をプラズマドライエッチングする工程と、
    前記レジストパターンを剥離液で除去する工程と、
    前記レジストパターンを剥離液で除去する工程の後に、前記無機膜をプラズマドライエッチングする工程後に残存する前記無機膜をマスクとして、前記パッド電極を露出するように前記有機膜をエッチングする工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記レジストパターンをマスクとして、前記無機膜をプラズマドライエッチングする工程は、ＣＦ系のガスを含む雰囲気で行われることを特徴とする、請求項１に記載の半導体装置の製造方法。
  3. 前記パッド電極を露出しないように前記有機膜の一部をプラズマドライエッチングする工程は、Ｏ２またはＮ２のガスを含む雰囲気で行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記パッド電極を露出するように前記有機膜をエッチングする工程は、プラズマドライエッチングまたはウエットエッチングで行うことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記パッド電極を露出しないように前記有機膜の一部をプラズマドライエッチングする工程の後に残存している前記有機膜の膜厚は２００ｎｍ以上５００ｎｍ以下であることを特徴とする、請求項１から４のいずれかに記載の半導体装置の製造方法。
  6. 前記有機膜は、前記パッド電極の上に形成される平坦化膜を含むことを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. 前記半導体装置は、撮像装置であって、
    前記撮像装置は、カラーフィルタを有し、
    前記有機膜は、前記カラーフィルタの上に形成される平坦化膜を含むことを特徴とする請求項１から６のいずれかに記載の半導体装置の製造方法。
  8. 前記有機膜は、前記カラーフィルタの材料からなる膜を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記撮像装置は、前記カラーフィルタの上にマイクロレンズを有し、
    前記有機膜は、前記マイクロレンズの材料からなる膜を含むことを特徴とする請求項７または８に記載の半導体装置の製造方法。
  10. 前記撮像装置は、前記カラーフィルタの上にマイクロレンズを有し、
    前記無機膜は、前記マイクロレンズの上に形成された反射防止膜であることを特徴とする請求項７から９のいずれかに記載の半導体装置の製造方法。
  11. 前記半導体装置は、ＭＯＳトランジスタを有する撮像装置であって、該ＭＯＳトランジスタが有するゲート絶縁膜の膜厚は、０ｎｍよりも厚く、４．５ｎｍ以下であることを特徴とする、請求項１から１０のいずれかに記載の半導体装置の製造方法。
JP2015032001A 2015-02-20 2015-02-20 半導体装置の製造方法 Active JP6562651B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015032001A JP6562651B2 (ja) 2015-02-20 2015-02-20 半導体装置の製造方法
US15/046,369 US9647027B2 (en) 2015-02-20 2016-02-17 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015032001A JP6562651B2 (ja) 2015-02-20 2015-02-20 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2016154191A JP2016154191A (ja) 2016-08-25
JP2016154191A5 JP2016154191A5 (ja) 2018-03-29
JP6562651B2 true JP6562651B2 (ja) 2019-08-21

Family

ID=56693834

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015032001A Active JP6562651B2 (ja) 2015-02-20 2015-02-20 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9647027B2 (ja)
JP (1) JP6562651B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102569936B1 (ko) * 2018-02-06 2023-08-25 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
CN109904343B (zh) * 2019-02-27 2021-10-26 昆山国显光电有限公司 一种显示装置及其制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62260360A (ja) * 1986-05-06 1987-11-12 Seiko Epson Corp 固体撮像装置のパツシベ−シヨン層
JPH03291929A (ja) * 1990-04-09 1991-12-24 Nippon Telegr & Teleph Corp <Ntt> ドライエッチング方法
US5022958A (en) * 1990-06-27 1991-06-11 At&T Bell Laboratories Method of etching for integrated circuits with planarized dielectric
US5302547A (en) * 1993-02-08 1994-04-12 General Electric Company Systems for patterning dielectrics by laser ablation
JP3264035B2 (ja) * 1993-04-26 2002-03-11 ソニー株式会社 ドライエッチング方法
JP3959790B2 (ja) * 1997-08-26 2007-08-15 ソニー株式会社 半導体装置の製造方法
JP2000164836A (ja) * 1998-11-25 2000-06-16 Nikon Corp 固体撮像装置等の半導体装置の製造方法
JP2000340543A (ja) * 1999-05-26 2000-12-08 Sony Corp ドライエッチング方法および装置
DE10124631C1 (de) * 2001-05-18 2002-11-21 Atotech Deutschland Gmbh Verfahren zum direkten elektrolytischen Metallisieren von elektrisch nichtleiteitenden Substratoberflächen
TWI249843B (en) * 2002-05-14 2006-02-21 Sony Corp Semiconductor device and its manufacturing method, and electronic apparatus
TWI289905B (en) * 2002-07-23 2007-11-11 Fujitsu Ltd Image sensor and image sensor module
JP2006351761A (ja) * 2005-06-15 2006-12-28 Fujifilm Holdings Corp 固体撮像素子及びその製造方法
EP2371809A4 (en) * 2008-12-26 2015-09-02 Knc Lab Co Ltd PROCESS FOR PRODUCING CONCENTRATED SOLUTION FOR PHOTOSENSITIVE RESIN STRIPPING AGENT HAVING A LOW WATER CONTENT
JP2013131613A (ja) * 2011-12-21 2013-07-04 Toppan Printing Co Ltd カラー固体撮像素子の製造方法
JP6108698B2 (ja) * 2012-06-15 2017-04-05 キヤノン株式会社 固体撮像装置の製造方法
JP6178561B2 (ja) * 2012-11-15 2017-08-09 キヤノン株式会社 固体撮像装置の製造方法
JP2015005577A (ja) * 2013-06-19 2015-01-08 キヤノン株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2016154191A (ja) 2016-08-25
US20160247853A1 (en) 2016-08-25
US9647027B2 (en) 2017-05-09

Similar Documents

Publication Publication Date Title
US9230809B2 (en) Self-aligned double patterning
KR20120056112A (ko) 금속 게이트 전극들을 갖는 반도체 소자의 제조방법
US9093578B2 (en) Solid-state image sensor, method of manufacturing the same, and camera
JP2009246332A (ja) 半導体素子の微細パターン形成方法
KR100951559B1 (ko) 반도체 소자의 게이트 전극 형성 방법
US20070065966A1 (en) Process for single and multiple level metal-insulator-metal integration with a single mask
TWI593105B (zh) 半導體裝置結構之形成方法
KR102295029B1 (ko) 반도체 소자의 제조방법
JP2008311613A (ja) 半導体素子の製造方法
JP6562651B2 (ja) 半導体装置の製造方法
US20230162987A1 (en) Semiconductor manufacturing method
US20070117346A1 (en) Method for fabricating semiconductor device
US10297455B2 (en) Gate oxide structure and method for fabricating the same
US20090008746A1 (en) Method of fabricating semiconductor high-voltage device
JP2016004961A (ja) 撮像装置およびその製造方法
CN106816369B (zh) 间隔件结构及其制造方法
TWI724815B (zh) 半導體結構之形成方法
US9306109B2 (en) Semiconductor device manufacturing method
JP2006073611A (ja) 固体撮像装置の製造方法
KR102564551B1 (ko) 반도체 소자의 제조 방법
KR100607651B1 (ko) 캐패시터의 제조 방법
KR101099515B1 (ko) 반도체 소자의 콘택홀 형성 방법
JP2015153870A (ja) 半導体装置の製造方法、光電変換装置
KR101132722B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR20090072086A (ko) 반도체 메모리 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180214

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190625

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190723

R151 Written notification of patent or utility model registration

Ref document number: 6562651

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151