KR101099515B1 - 반도체 소자의 콘택홀 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 87
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000005530 etching Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000004888 barrier function Effects 0.000 claims abstract description 29
- 239000010410 layer Substances 0.000 claims description 120
- 239000011229 interlayer Substances 0.000 claims description 72
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 2
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- Microelectronics & Electronic Packaging (AREA)
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- Chemical Kinetics & Catalysis (AREA)
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Abstract
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 콘택홀 내부에 ARC(Anti-reflection coat)막을 형성하여 후속 하드 마스크 제거 공정 시 반도체 기판이 식각 되는 현상을 방지하고, 고집적화에 따른 배리어막 적용시 과도한 식각에 의한 콘택홀 입구 손상을 억제하는 반도체 소자의 콘택홀 형성 방법이 개시된다.
콘택홀. ARC막, 하드 마스크, 배리어막
Description
도 1은 종래 반도체 소자의 콘택홀 형성 방법에 의해 형성된 콘택홀의 문제점을 나타낸 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위해 순차적으로 나타낸 소자의 단면도이다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위해 순차적으로 나타낸 소자의 단면도이다.
<도면의 주요 부분에 대한 설명>
10, 100, 200 : 반도체 기판 11, 101, 201 : 식각 방지막
12, 102, 202 : 제 1 층간 절연막 13, 103, 203 : 제 2 층간 절연막
104, 204 : 하드 마스크 105, 205 : BARC막
106 : 포토 레지스트 패턴 107, 207 : 콘택홀
108, 208 : ARC막 109, 209 : 배리어막
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 콘택홀 내부에 ARC막을 형성하여 후속 하드 마스크 제거시 반도체 기판이 식각 되는 것을 방지하고, 고집적화에 따른 배리어막 적용시 과도한 식각에 의한 콘택홀 입구 손상을 억제하는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
일반적으로, 다층 구조의 금속 배선 구조에서 하부 금속 배선과 상부 금속 배선은 층간 절연막에 의하여 전기적으로 격리되어 있으며, 상부 금속 배선과 하부 금속 배선의 연결이 필요한 부분은 상부 금속 배선의 금속을 증착하기 전에 층간 절연막에 금속층간 콘택홀을 통하여 형성하고 플러그를 형성하여 두층의 금속 배선을 연결한다.
도 1은 종래 반도체 소자의 콘택홀 형성 방법에 의해 형성된 콘택홀의 문제점을 나타내는 단면도이다. 도 1 을 참조하여 종래의 콘택홀 형성 방법을 설명하면 다음과 같다.
반도체 기판(100) 상에 식각 방지막(11)과 제 1 층간 절연막(12)과 제 2 층간 절연막(13)과 하드 마스크(미도시)를 순차적으로 형성한다. 그 후, 하드 마스크를 이용한 식각 공정으로 식각 방지막(11)이 노출되도록 제 1 층간 절연막(12)과 제 2 층간 절연막(13)을 선택적으로 식각한다. 그 후 하드 마스크를 제거하는데, 하드 마스크와 식각 방지막(11)은 같은 질화막으로 되어 있어 식각 공정시 식각 방지막(11)도 제거 된다. 이로 인하여 반도체 기판(10)이 노출되어 식각 손상을 받게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 하드 마스크막을 제거하기 전 식각 방지막위에 ARC막을 형성하여 식각 방지막을 보호하여 반도체 기판이 식각 되는 현상을 방지하는데 있다.
본발명이 이루고자 하는 다른 기술적 과제는 하드 마스크막을 제거하기 전 식각 방지막을 미리 제거 한 후 ARC막을 형성하여 반도체 기판이 식각 되는 현상을 방지하고, 후속 콘택홀 측면에 배리어막 형성시 콘택홀 입구의 이상 식각을 방지하는데 있다.
본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상에 식각 방지막과 층간 절연막과 하드 마스크막을 순차적으로 적층하는 단계와, 상기 하드 마스크막과 층간 절연막을 선택적으로 식각하여 상기 식각 방지막이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀의 측면 및 저면에 ARC막을 형성하는 단계와, 상기 하드 마스크막을 제거하는 단계, 상기 ARC막을 제거하는 단계, 및 상기 식각 방지막을 식각 하는 단계를 포함한다.
본 발명에 따른 다른 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상에 식각 방지막과 제 1 층간 절연막과 제 2 층간 절연막과 하드 마스크막을 순차적으 로 적층하는 단계와, 상기 하드 마스크막과 상기 제 1 층간 절연막과 상기 제 2 층간 절연막을 선택적으로 식각하여 상기 식각 방지막이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀의 측면 및 저면에 ARC막을 형성하는 단계와, 상기 하드 마스크막을 제거하는 단계와, 잔류하는 상기 ARC막을 제거하는 단계와, 상기 콘택홀 측면에 배리어막을 형성하는 단계, 및 상기 식각 방지막을 식각하여 반도체 기판이 노출되는 콘택홀을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 기판 상에 식각 방지막과 층간 절연막과 하드 마스크막을 순차적으로 적층하는 단계와, 상기 하드 마스크막과 층간 절연막과 식각 방지막을 선택적으로 식각하여 상기 반도체 기판이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀의 측면 및 저면에 ARC막을 형성하는 단계와, 상기 하드 마스크막을 제거하는 단계, 및 잔류하는 상기 ARC막을 제거하는 단계를 포함한다.
본 발명에 따른 반도체 기판 상에 식각 방지막과 제 1 층간 절연막과 제 2 층간 절연막과 하드 마스크막을 순차적으로 적층하는 단계와, 상기 하드 마스크막과 상기 제 1 층간 절연막과 상기 제 2 층간 절연막과 상기 식각 방지막을 선택적으로 식각하여 상기 반도체 기판이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀의 측면 및 저면에 ARC막을 형성하는 단계와, 상기 하드 마스크막을 제거하는 단계와, 잔류하는 상기 ARC막을 제거하는 단계, 및 상기 콘택홀을 포함한 반도체 전체 구조 상에 배리어막을 형성하고, 상기 배리어막이 콘택홀 측면에만 잔류하도록 식각하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 나타내기 위한 소자의 단면도이다. 도 2a 내지 도 2g를 참조하여 본 발명의 일 실시예를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(100) 상에 식각 방지막(101), 제 1 층간 절연막(102), 제 2 층간 절연막(103), 하드 마스크막(104), 및 BARC막(105)을 순차적으로 형성한다. 그 후 BARC막(105) 상에 포토 레지스트 패턴(106)을 형성한다. 제 1 층간 절연막(102)은 HDP(High density plasma) 산화막으로 형성하고 제 2 층간 절연막은 HDP 산화막 또는 PE-TEOS(Plasma Enhanced-Tetra ethyl orthosilicate) 산화막으로 형성하는 것이 바람직하다. 또한 제 1 층간 절연막은 5000~10000Å의 두께로 형성하고, 제 2 층간 절연막은 1000~5000Å의 두께로 형성하는 것이 바람직하다. 하드 마스크막(104)은 LP-질화막(Low Pressure Nitride) 또는 PE-질화막(Plasma Enhanced Nitride)으로 형성하는 것이 바람직하다. 한편, 제 1 층간 절연막(102)과 제 2 층간 절연막(103) 사이에는 금속 배선(미도시)이 형성될 수 있다.
도 2b를 참조하면, 포토 레지스트 패턴(106)을 이용한 식각 공정으로 BARC막(105)과 질화막 하드 마스크(104)을 선택적으로 식각하여 하드 마스크 패턴(104)을 형성한다. 그 후, 잔류하는 포토 레지스트 패턴(106)과 BARC막(105)을 제거한다.
도 2c를 참조하면, 하드 마스크 패턴(104)을 이용한 식각 공정으로 제 1 층간 절연막(102)과 제 2 층간 절연막(103)을 선택적으로 식각하여 식각 방지막(101)이 노출되는 콘택홀(107)을 형성 한다. 제 1 층간 절연막(102) 및 제 2 층간 절연막(103)은 5:1~20:1의 선택비를 가지는 식각 공정으로 식각하는 것이 바람직하다. 또한, 식각 공정은 15~40mTorr의 압력과 20~40℃의 온도에서 실시하는 것이 바람직하다. 식각 공정은 1000~1500W의 바텀 파워(Bottom Power)를 인가하여 실시하는 것이 바람직하다. 그 후, 콘택홀(107)을 포함한 반도체 전체 구조 상에 ARC막(108)을 형성한다. ARC막(108)은 점성도가 높은 컨포멀 타입(conformal type) 또는 점성도가 낮은 플래너 타입(planar type)의 물질을 사용한다. 예를 들어 콘택홀(107)의 계면에 ARC막(108)을 많이 잔류시킬 경우는 컨포멀 타입을 사용하고, 콘택홀(107)의 저면에 ARC막(108)을 많이 잔류시킬 경우는 플래너 타입(planar type)의 물질을 사용한다.
도 2d를 참조하면 식각 공정을 통하여 ARC막(108)이 콘택홀(107)의 측벽과 저면에만 잔류하도록 한다. ARC막(108)의 두께는 200~1500Å인 것이 바람직하다. 이때 식각 공정은 O2 또는 O2, CF4 , Ar을 혼합한 가스를 이용하여 실시하는 것이 바람직하다.
도 2e를 참조하면, 식각 공정을 이용하여 하드 마스크 패턴(104)을 제거한다. 식각 공정은 HBr, Cl2,Ar, CF4, CHF3, CH2F2, H2를 단독 또는 혼합한 식각제를 이용하는 것이 바람직하다. 이때 식각 방지막(101)은 ARC막(108)으로 인하여 식각 되 지 않는다. 이로 인하여 하드 마스크 패턴(104) 제거시 식각 방지막(101)이 같이 제거되어 반도체 기판(100)이 노출되어 발생하는 반도체 기판(100) 식각 손상 현상을 방지한다.
도 2f를 참조하면, 잔류 하는 ARC막(108)을 제거한다. 이때 식각 공정은 O2 또는 O2에 CF4, Ar을 혼합한 식각제를 이용하는 것이 바람직하다. 그 후, 콘택홀(107)을 포함한 반도체 전체 구조상에 배리어막(109)을 형성한다. 배리어막(109)는 후속 세정 공정으로 인하여 제 1 층간 절연막(102)과 제 2 층간 절연막의 계면이 이상 산화되는 현상을 방지하기 위하여 형성된다. 배리어막(109)은 LP-질화막 또는 SiON으로 10~150Å의 두께로 형성하는 것이 바람직하다.
도 2g를 참조하면, 건식 식각 공정을 이용하여 제 2 층간 절연막(103) 상의 배리어막(109)를 제거하고, 콘택홀(107)의 저면을 선택적으로 식각하여 반도체 기판을 노출시켜 콘택홀(107)의 계면에만 배리어막(109)이 잔류하도록 한다. 이때 건식 식각 공정은 CF4, CHXFY, Ar, O2를 단독 또는 혼합한 식각제를 이용하는 것이 바람직하다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 반도체 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(200) 상에 식각 방지막(201), 제 1 층간 절연막(202), 및 제 2 층간 절연막(203)이 순차적으로 적층된다. 이때 제 1 층간 절연막(102)은 HDP(High density plasma) 산화막으로 형성하고 제 2 층간 절연막은 HDP 산화막 또는 PE-TEOS(Plasma Enhanced-Tetra ethyl orthosilicate) 산화막으로 형성하는 것이 바람직하다. 또한 제 1 층간 절연막은 5000~10000Å의 두께로 형성하고, 제 2 층간 절연막은 1000~5000Å의 두께로 형성하는 것이 바람직하다. 하드 마스크막(104)은 LP-질화막(Low Pressure Nitride) 또는 PE-질화막(Plasma Enhanced Nitride)으로 형성하는 것이 바람직하다. 제 2 층간 절연막(203) 상에 하드 마스크막(104)을 선택적으로 식각하여 하드 마스크 패턴(204)을 형성하고, 하드 마스크 패턴(204)을 이용한 식각 공정을 통하여 제 2 층간 절연막(203), 제 1 층간 절연막(202), 및 식각 방지막(201)을 순차적으로 식각하여 반도체 기판(200)이 노출된 콘택홀(207)을 형성한다. 제 1 층간 절연막(202) 및 제 2 층간 절연막(203)은 5:1~20:1의 선택비를 가지는 식각 공정으로 식각하는 것이 바람직하다. 또한, 식각 공정은 15~40mTorr의 압력과 20~40℃의 온도에서 실시하는 것이 바람직하다. 식각 공정은 1000~1500W의 바텀 파워(Bottom Power)를 인가하여 실시하는 것이 바람직하다.
도 3b를 참조하면, 콘택홀(207)을 포함한 반도체 전체 구조 상에 ARC막(208)을 형성한다. ARC막(108)은 점성도가 높은 컨포멀 타입(conformal type) 또는 점성도가 낮은 플래너 타입(planar type)의 물질을 사용한다. 예를 들어 콘택홀(107)의 계면에 ARC막(108)을 많이 잔류시킬 경우는 컨포멀 타입을 사용하고, 콘택홀(107)의 저면에 ARC막(108)을 많이 잔류시킬 경우는 플래너 타입(planar type)의 물질을 사용한다.
도 3c를 참조하면, 식각 공정을 통하여 ARC막(208)이 콘택홀(207)의 계면과 저면에만 잔류하도록 한다. ARC막(108)의 두께는 200~1500Å인 것이 바람직하다. 이때 식각 공정은 O2 또는 O2, CF4 , Ar을 혼합한 가스를 이용하여 실시하는 것이 바람직하다.
도 3d를 참조하면, 식각 공정을 통하여 하드 마스크 패턴(204)을 제거한다. 식각 공정은 HBr, Cl2,Ar, CF4, CHF3, CH2F2, H2를 단독 또는 혼합한 식각제를 이용하는 것이 바람직하다. 이때 하드 마스크 패턴(204)을 제거하기 위한 식각 공정시 잔류하는 ARC막(208)에 의하여 반도체 기판(200)이 식각되는 현상이 방지된다. 이 후, 식각 공정을 통하여 콘택홀(207)에 잔류하는 ARC막(208)을 제거한다. 식각 공정은 O2 또는 O2, CF4 , Ar을 혼합한 식각제를 이용하는 것이 바람직하다.
도 3e를 참조하면, 콘택홀(207)을 포함한 반도체 전체 구조 상에 배리어막(209)을 형성한다. 배리어막(209)은 LP-질화막(Low Pressure Nitride) 또는 SiON으로 10~150Å의 두께로 형성하는 것이 바람직하다.
도 3f를 참조하면, 건식 식각 공정을 통하여 콘택홀(207)의 측벽에만 배리어막(209)이 잔류하도록 한다. 건식 식각 공정은 CF4, CHXFY, Ar, O2를 단독 또는 혼합한 식각제를 이용하는 것이 바람직하다. 이때 식각 방지막(201)을 제거하는 공정이 불필요하므로, 식각 방지막을 식각 하기 위한 식각 공정시 발생되는 콘택홀(207) 입구의 상부에서 배리어막(209)과 제 2 층간 절연막(203)의 이상 식각 형상을 방지한다. 즉, 도 3a에서 식각 방지막(201)을 식각하지 않은 경우 식각 방지막(201)을 추가로 식각해야 하며, 이 경우 제 2 층간 절연막(203)의 상부가 식각되면서 인접 한 콘택홀(207)이 연결될 수 있다. 하지만 도 3a에서 식각 방지막(201)을 함께 식각했기 때문에 이러한 현상이 발생되는 것을 방지 할 수 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 제 일 실시예에 따르면, 하드 마스크 패턴을 제거하기 전에 콘택홀 내부에 ARC막을 형성하여 하드 마스크 패턴 제거 공정시 반도체 기판이 식각 되는 형상을 방지할 수 있다.
본 발명의 제 이 실시예에 따르면, 콘택홀 형성시 식각 방지막까지 같이 식각한 후 콘택홀 내부에 ARC막을 형성하여 하드 마스크 제거 공정시 기판의 손상을 예방하고, 후속 콘택홀 측면에 배리어막을 형성할때 배리어막과 제 2 층간 절연막의 이상 식각 현상을 방지하여 소자의 브릿지 마진을 개선할 수 있다.
Claims (32)
- 반도체 기판 상에 식각 방지막과 층간 절연막과 하드 마스크막을 순차적으로 적층하는 단계;상기 하드 마스크막과 층간 절연막을 선택적으로 식각하여 상기 식각 방지막이 노출되는 콘택홀을 형성하는 단계;상기 콘택홀의 측면 및 저면에 컨포멀 타입의 ARC막을 형성하는 단계;상기 하드 마스크막을 제거하는 단계;상기 ARC막을 제거하는 단계; 및상기 식각 방지막을 식각 하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
- 반도체 기판 상에 식각 방지막과 제 1 층간 절연막과 제 2 층간 절연막과 하드 마스크막을 순차적으로 적층하는 단계;상기 하드 마스크막과 상기 제 1 층간 절연막과 상기 제 2 층간 절연막을 선택적으로 식각하여 상기 식각 방지막이 노출되는 콘택홀을 형성하는 단계;상기 콘택홀의 측면 및 저면에 컨포멀 타입의 ARC막을 형성하는 단계;상기 하드 마스크막을 제거하는 단계;상기 ARC막을 제거하는 단계;상기 콘택홀 측면에 배리어막을 형성하는 단계; 및상기 식각 방지막을 식각하여 반도체 기판이 노출되는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 제 1 층간 절연막은 HDP 산화막으로 형성되고, 상기 제 2 층간 절연막은 HDP 산화막 또는 PE-TEOS 산화막으로 형성되는 반도체 소자의 콘택홀 형성 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 제 1 층간 절연막은 5000~10000Å의 두께로 형성되고, 상기 제 2 층간 절연막은 1000~5000Å의 두께로 형성되는 반도체 소자의 콘택홀 형성 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항 또는 제 2항에 있어서, 상기 하드마스크막은 LP-질화막(Low Pressure Nitride) 또는 PE-질화막(Plasma Enhanced Nitride)으로 형성되는 반도체 소자의 콘택홀 형성 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 제 1 층간 절연막 및 상기 제 2 층간 절연막은 5:1~ 20:1의 선택비를 가지는 식각 공정으로 식각하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 6 항에 있어서,상기 식각 공정은 15~40mtorr의 압력과 1000~1500W의 바텀 파워와 20~40℃의 온도에서 진행하는 반도체 소자의 콘택홀 형성 방법.
- 삭제
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항 또는 제 2 항에 있어서,상기 ARC막은 200~1500Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.
- 삭제
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 1 항 또는 제 2 항에 있어서,상기 ARC막을 형성하는 단계는 상기 콘택홀을 포함한 반도체 전체 구조상에 ARC 물질을 도포하는 단계; 및상기 도포된 ARC 물질을 식각 공정으로 부분 식각하여 상기 콘택홀의 계면과 저면에만 상기 ARC 물질을 잔류시키는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 식각 공정은 O2 또는 O2, CF4 , Ar을 혼합한 가스를 이용하여 실시하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.상기 하드 마스크는 HBr, Cl2,Ar, CF4, CHF3, CH2F2, H2를 단독 또는 혼합한 식각제를 이용하여 제거하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 1 항 또는 제 2 항에 있어서,상기 ARC막은 O2 또는 O2에 CF4, Ar을 혼합한 식각제를 이용하여 제거하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 배리어막은 LP-질화막(Low Pressure Nitride) 또는 SiON으로 10~150Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 배리어막은 CF4, CHXFY, Ar, O2를 단독 또는 혼합한 식각제를 이용하여 식각하는 반도체 소자의 콘택홀 형성 방법.
- 반도체 기판 상에 식각 방지막과 층간 절연막과 하드 마스크막을 순차적으로 적층하는 단계;상기 하드 마스크막과 층간 절연막과 식각 방지막을 선택적으로 식각하여 상기 반도체 기판이 노출되는 콘택홀을 형성하는 단계;상기 콘택홀의 측면 및 저면에 컨포멀 타입의 ARC막을 형성하는 단계;상기 하드 마스크막을 제거하는 단계; 및잔류하는 상기 ARC막을 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
- 반도체 기판 상에 식각 방지막과 제 1 층간 절연막과 제 2 층간 절연막과 하드 마스크막을 순차적으로 적층하는 단계;상기 하드 마스크막과 상기 제 1 층간 절연막과 상기 제 2 층간 절연막과 상기 식각 방지막을 선택적으로 식각하여 상기 반도체 기판이 노출되는 콘택홀을 형성하는 단계;상기 콘택홀의 측면 및 저면에 컨포멀 타입의 ARC막을 형성하는 단계;상기 하드 마스크막을 제거하는 단계;잔류하는 상기 ARC막을 제거하는 단계; 및상기 콘택홀을 포함한 반도체 전체 구조 상에 배리어막을 형성하고, 상기 배리어막이 콘택홀 측면에만 잔류하도록 식각하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 18 항에 있어서,상기 제 1 층간 절연막은 HDP 산화막으로 형성되고, 상기 제 2 층간 절연막은 HDP 산화막 또는 PE-TEOS 산화막으로 형성되는 반도체 소자의 콘택홀 형성 방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제 18 항에 있어서,상기 제 1 층간 절연막은 5000~10000Å의 두께로 형성되고, 상기 제 2 층간 절연막은 1000~5000Å의 두께로 형성되는 반도체 소자의 콘택홀 형성 방법.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제 17항 또는 제 18 항에 있어서, 상기 하드 마스크막은 LP-질화막(Low Pressure Nitride) 또는 PE-질화막(Plasma Enhanced Nitride)으로 형성되는 반도체 소자의 콘택홀 형성 방법.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.상기 제 1 층간 절연막과 상기 제 2 층간 절연막은 5:1~ 20:1의 선택비를 가지는 식각 공정으로 식각하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제 22 항에 있어서,상기 식각 공정은 15~40mtorr의 압력과 1000~1500W의 바텀 파워와 20~40℃의 온도에서 진행하는 반도체 소자의 콘택홀 형성 방법.
- 삭제
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.제 17항 또는 제 18 항에 있어서,상기 ARC막은 200~1500Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.
- 삭제
- 청구항 27은(는) 설정등록료 납부시 포기되었습니다.제 17항 또는 제 18 항에 있어서,상기 ARC막을 형성하는 단계는 상기 콘택홀을 포함한 반도체 전체 구조상에 ARC 물질을 도포하는 단계; 및상기 도포된 ARC 물질을 식각 공정으로 부분 식각하여 상기 ARC 막을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 28은(는) 설정등록료 납부시 포기되었습니다.제 27 항에 있어서,상기 식각 공정은 O2 또는 O2, CF4 , Ar을 혼합한 식각제를 이용하여 실시하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 29은(는) 설정등록료 납부시 포기되었습니다.제 17항 또는 제 18 항에 있어서,상기 하드 마스크는 HBr, Cl2,Ar, CF4, CHF3, CH2F2, H2를 단독 또는 혼합한 식각제를 이용하여 제거하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 30은(는) 설정등록료 납부시 포기되었습니다.제 17항 또는 제 18 항에 있어서,상기 ARC막은 O2 또는 O2에 CF4, Ar을 혼합한 식각제를 이용한 식각 공정으로 제거하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 31은(는) 설정등록료 납부시 포기되었습니다.제 18 항에 있어서,상기 배리어막은 LP-질화막(Low Pressure Nitride) 또는 SiON으로 10~150Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.
- 청구항 32은(는) 설정등록료 납부시 포기되었습니다.제 18 항에 있어서,상기 배리어막은 CF4, CHXFY, Ar, O2를 단독 또는 혼합한 식각제를 이용한 식각공정으로 식각하는 반도체 소자의 콘택홀 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050037489A KR101099515B1 (ko) | 2005-05-04 | 2005-05-04 | 반도체 소자의 콘택홀 형성 방법 |
Applications Claiming Priority (1)
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| KR1020050037489A KR101099515B1 (ko) | 2005-05-04 | 2005-05-04 | 반도체 소자의 콘택홀 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060115141A KR20060115141A (ko) | 2006-11-08 |
| KR101099515B1 true KR101099515B1 (ko) | 2011-12-28 |
Family
ID=37652662
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|---|---|---|---|
| KR1020050037489A KR101099515B1 (ko) | 2005-05-04 | 2005-05-04 | 반도체 소자의 콘택홀 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101099515B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10811269B2 (en) * | 2018-02-19 | 2020-10-20 | Tokyo Electron Limited | Method to achieve a sidewall etch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005010633A (ja) * | 2003-06-20 | 2005-01-13 | Nec Electronics Corp | 化学増幅型レジスト組成物およびそれを用いた半導体装置の製造方法、パターン形成方法 |
-
2005
- 2005-05-04 KR KR1020050037489A patent/KR101099515B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005010633A (ja) * | 2003-06-20 | 2005-01-13 | Nec Electronics Corp | 化学増幅型レジスト組成物およびそれを用いた半導体装置の製造方法、パターン形成方法 |
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| Publication number | Publication date |
|---|---|
| KR20060115141A (ko) | 2006-11-08 |
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