KR20100022348A - 반도체 장치 제조방법 - Google Patents

반도체 장치 제조방법 Download PDF

Info

Publication number
KR20100022348A
KR20100022348A KR1020080080982A KR20080080982A KR20100022348A KR 20100022348 A KR20100022348 A KR 20100022348A KR 1020080080982 A KR1020080080982 A KR 1020080080982A KR 20080080982 A KR20080080982 A KR 20080080982A KR 20100022348 A KR20100022348 A KR 20100022348A
Authority
KR
South Korea
Prior art keywords
contact hole
plug
contact
insulating layer
forming
Prior art date
Application number
KR1020080080982A
Other languages
English (en)
Inventor
이기준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080080982A priority Critical patent/KR20100022348A/ko
Publication of KR20100022348A publication Critical patent/KR20100022348A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 콘택낫오픈 및 오정렬을 방지할 수 있는 반도체 장치의 금속배선용 콘택홀 제조방법에 관한 것으로, 이를 위해 본 발명은, 도전패턴을 덮는 제1절연막을 형성하는 단계; 상기 제1절연막을 선택적으로 식각하여 상기 도전패턴을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 희생플러그로 매립하는 단계; 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 상기 희생플러그를 노출시키는 제2콘택홀을 형성하는 단계; 상기 희생플러그를 제거하는 단계 및 상기 제1콘택홀 및 상기 제2콘택홀을 도전막으로 매립하여 콘택플러그를 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 금속배선용 콘택홀을 제1콘택홀과 제2콘택홀로 나누어 형성함으로써, 금속배선용 콘택홀을 형성하기 위한 식각공정 마진을 증대시켜 콘택낫오픈을 방지함과 동시에 도전패턴과 금속배선용 콘택홀 사이의 오정렬을 방지할 수 있는 효과가 있다.
콘택홀, M1C, 금속배선, 주변

Description

반도체 장치 제조방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 장치의 금속배선용 콘택홀 제조방법에 관한 것이다.
반도체 장치의 콘택홀(contact hole)을 형성하기 위해서는 콘택홀이 형성될 절연막 및 하드마스크패턴을 순차적으로 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 절연막을 식각하는 일련의 공정과정을 진행한다.
최근에는 반도체 장치의 디자인 룰(Desion Rule)이 작아짐에 따라 콘택홀의 선폭(Critical Dimension, CD)은 점점 더 작아지고, 깊이는 점점 더 깊어지고 있다. 이에 따라, 주변회로영역의 금속배선용 콘택홀(예컨대, M1C)과 같이 고종횡비(high aspect ratio)를 갖는 콘택홀을 안정적으로 형성하는 것이 매우 어렵다.
도 1은 종래기술에 따른 반도체 장치의 콘택홀을 도시한 단면도이다.
도 1에 도시된 바와 같이, 기판(11)상에 도전패턴(12), 도전패턴(12)을 덮는 절연막(13) 및 도전패턴(12)의 상부면을 노출시키는 콘택홀(14)이 형성되어 있다. 이때, (A)는 정상적으로 형성된 콘택홀(14)을 도시한 것이다.
하지만, 반도체 장치의 디자인 룰이 작아짐에 따라 콘택홀(14)의 선폭이 점점 작아지고, 깊이는 점점 깊어지고 있다. 이로 인해 종래기술에 따른 반도체 장치의 콘택홀(14) 제조방법은 도 1의 (B)와 같이 콘택낫오픈(contact not open, X)이 발생하는 문제점이 있다. 또한, 콘택홀(14)과 도전패턴(12) 사이에 오정렬(mis align, Y)이 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 콘택낫오픈이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 도전패턴과 콘택홀 사이에 오정렬이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 제조방법은, 도전패턴을 덮는 제1절연막을 형성하는 단계; 상기 제1절연막을 선택적으로 식각하여 상기 도전패턴을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 희생플러그로 매립하는 단계; 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 상기 희생플러그를 노출시키는 제2콘택홀을 형성하는 단계; 상기 희생플러그를 제거하는 단계 및 상기 제1콘택홀 및 상기 제2콘택홀을 도전막으로 매립하여 콘택플러그를 형성하는 단계를 포함한다. 또한, 상기 제2절연막 상에 상기 콘택플러그와 연결된 금속배선을 형성하는 단계를 더 포함할 수 있다.
상기 콘택플러그는 주변회로영역의 금속배선용 콘택플러그를 포함할 수 있고, 상기 도전패턴은 비트라인을 포함할 수 있다.
상기 희생플러그는 폴리실리콘막을 포함할 수 있다.
상기 제2콘택홀의 선폭은 상기 제1콘택홀의 선폭과 동일하거나, 또는 더 크게 형성할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 제조방법은, 셀영역과 주변회로영역을 구비하는 기판상에 도전패턴을 형성하는 단계; 상기 도전패턴을 덮는 제1절연막을 형성하는 단계; 상기 제1절연막을 선택적으로 식각하여 상기 셀영역에 상기 기판을 노출시키는 스토리지노드콘택홀을 형성함과 동시에 상기 주변회로영역에 상기 도전패턴을 노출시키는 제1콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 및 제1콘택홀에 도전막을 매립하여 상기 셀영역에 스토리지노드콘택플러그를 형성함과 동시에 상기 주변회로영역에 희생플러그를 형성하는 단계; 상기 셀영역의 제1절연막 상에 상기 스토리지노드콘택플러그와 연결된 캐패시터를 형성하는 단계; 상기 제1절연막 상에 상기 캐패시터를 덮는 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 상기 희생플러그를 노출시키는 제2콘택홀을 형성하는 단계; 상기 희생플러그를 제거하는 단계 및 상기 제1콘택홀 및 상기 제2콘택홀에 도전막을 매립하여 콘택플러그를 형성하는 단계를 포함한다. 또한, 상기 제2절연막 상에 상기 콘택플러그와 연결된 금속배선을 형성하는 단계를 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 금속배선용 콘택홀을 제1콘택홀과 제2콘택홀로 나누어 형성함으로써, 금속배선용 콘택홀을 형성하기 위한 식각공정 마진을 증대시켜 콘택낫오픈을 방지함과 동시에 도전패턴과 금속배선용 콘택홀 사이의 오정렬을 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 콘택낫오픈(contact not open) 및 오정렬(misalign)을 방지할 수 있는 반도체 장치의 금속배선용 콘택홀 제조방법에 관한 것이다. 이를 위하여 본 발명은 콘택홀을 두 번의 식각공정을 통하여 형성하는 것을 기술적 원리로 한다. 특히, 본 발명의 기술적 원리를 고종횡비를 주변회로영역의 금속배선용 콘택홀(예컨대, M1C) 제조방법에 적용할 경우 우수한 효과를 기대할 수 있다.
이하, 본 발명의 실시예들에서는 주변회로영역의 금속배선용 콘택홀 제조방법에 본 발명의 기술적 원리를 적용한 경우를 예시하여 설명한다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 소정의 구조물이 구비된 기판(41) 상에 도전패턴(42)을 형성한다. 이때, 도전패턴(42)은 비트라인(Bit Line, BL)일 수 있다.
다음으로, 기판(41) 상에 도전패턴(42)을 덮는 제1절연막(43)을 형성한다. 제1절연막(43)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으 로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP), 스핀온절연막(Spin On Dielectric, SOD)등을 사용할 수 있다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있고, 산화질화막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
다음으로, 제1절연막(43) 상에 포토레지스트패턴(미도시)을 형성한 후, 포토레지스트패턴을 식각장벽(etch barrier)으로 제1절연막(43)을 식각하여 도전패턴(42)을 노출시키는 제1콘택홀(44)을 형성한다. 이때, 제1콘택홀(44)은 금속배선용 콘택홀의 일부로 작용한다. 따라서, 제1콘택홀(44)은 후속 금속배선용 콘택홀을 형성하기 위한 식각공정시 식각깊이를 감소시킴과 동시에 금속배선용 콘택홀과 도전패턴(42) 사이에 오정렬이 발생하는 것을 방지하는 역할을 수행한다.
도 2b에 도시된 바와 같이, 제1콘택홀(44)을 희생플러그(45)로 매립한다. 이때, 희생플러그(45)는 후속 공정간 제1콘택홀(44)의 측벽 및 도전패턴(42)의 상부면이 손상되는 것을 방지하는 역할을 수행하는 것으로, 폴리실리콘막으로 형성할 수 있다.
다음으로, 희생플러그(45)를 포함하는 제1절연막(43) 상에 제2절연막(46)을 형성한다. 제2절연막(46)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로 부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 또한, 제2절연막(46)은 제1절연막(43)과 동일 물질로 형성할 수도 있다.
다음으로, 제2절연막(46) 상에 포토레지스트패턴(미도시)을 형성한 후, 포토레지스트패턴을 식각장벽으로 제2절연막(46)을 식각하여 희생플러그(45)의 상부면을 노출시키는 제2콘택홀(47)을 형성한다. 여기서, 제2콘택홀(47)의 선폭(W2)은 적어도 제1콘택홀(44)의 선폭(W1)보다 크게 형성하는 것이 바람직하다. 즉, 제2콘택홀(47)의 선폭(W2)은 제1콘택홀(44)의 선폭(W1)과 동일하거나, 또는 더 크게 형성하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 제2콘택홀(47)로 인하여 노출된 희생플러그(45)를 제거한다. 희생플러그(45)는 건식식각법 또는 습식식각법을 사용하여 제거할 수 있으며, 희생플러그(45)를 제거하는 과정에서 제1콘택홀(44) 및 제2콘택홀(47)이 손상되는 것을 방지하기 위하여 희생플러그(45)에 대한 식각속도가 제1 및 제2절연막(43, 46)에 대한 식각속도보다 빠른 식각용액(또는 식각가스)를 사용하여 진행하는 것이 바람직하다.
예를 들어, 제1절연막(43) 및 제2절연막(46)을 산화막으로 형성하고, 희생플러그(45)를 폴리실리콘막으로 형성한 경우, 건식식각법으로는 CF4/O2 혼합가스 또는 SF6 가스를 사용하여 실시할 수 있다. 습식식각법으로는 질산(HNO3)과 불산(HF)이 혼합된 혼액용액을 사용하여 실시할 수 있다.
상술한 공정과정을 통하여 제1콘택홀(44) 및 제2콘택홀(47)로 이루어진 금속 배선용 콘택홀(48)을 콘택낫오픈 및 오정렬없이 형성할 수 있다.
도 2d에 도시된 바와 같이, 금속배선용 콘택홀(48)에 도전막을 매립하여 도전패턴(42) 즉, 비트라인과 금속배선을 연결하는 금속배선용 콘택플러그(49)를 형성한다. 금속배선용 콘택플러그(49)은 후속 공정을 통하여 형성될 금속배선과의 콘택저항을 고려하여 금속막 예컨대, 텅스텐막(W)으로 형성하는 것이 바람직하다.
한편, 폴리실리콘막으로 이루어진 희생플러그(45)을 제거하지 않고, 희생플러그(45) 상에 금속배선용 콘택홀(48)의 나머지를 금속막을 매립하여 금속배선용 콘택플러그(49)를 형성할 수도 있다. 즉, 금속배선용 콘택플러그(49)를 폴리실리콘막과 금속막이 적층된 적층막으로 형성할 수도 있다. 하지만, 폴리실리콘막은 금속막에 비하여 전도도가 낮고, 폴리실리콘막과 금속막이 접하는 계면에서의 저항으로 인하여 금속배선용 콘택플러그(49)의 저항이 증가할 우려가 있다. 금속배선용 콘택플러그(49)의 저항이 증가할 경우, 반도체 장치의 동작속도가 저하될 수 있다.
다음으로, 제2절연막(46) 상에 금속배선용 콘택플러그(49)와 연결된 금속배선(50)을 형성한다.
이와 같이, 본 발명은 금속배선용 콘택홀(48)을 제1콘택홀(44)과 제2콘택홀(47)로 나누어 형성함으로써, 금속배선용 콘택홀(48)을 형성하기 위한 식각공정 마진을 증대시켜 콘택낫오픈을 방지함과 동시에 도전패턴(42)과 금속배선용 콘택홀(48) 사이의 오정렬을 방지할 수 있다.
또한, 제1콘택홀(44)에 희생플러그(45)를 매립함으로써, 후속 공정간 제1콘택홀(44)의 측벽 및 도전패턴(42)의 상부면이 손상되는 것을 방지할 수 있다.
또한, 희생플러그(45)를 제거한 후, 제1 및 제2콘택홀(44, 47)에 동일 물질을 매립하여 금속배선용 콘택플러그(49)를 형성함으로써, 금속배선용 콘택플러그(49)의 저항을 감소시킬 수 있다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 셀영역 및 주변회로영역을 갖고, 소정의 구조물이 형성된 기판(21)상에 복수의 도전패턴(22)을 형성한다. 이때, 도전패턴(22)은 비트라인(Bit Line, BL)일 수 있다.
다음으로, 기판(11) 상에 도전패턴(22)을 덮는 제1절연막(23)을 형성한다. 제1절연막(23)은 산화막으로 형성할 수 있다. 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP), 스핀온절연막(Spin On Dielectric, SOD)등을 사용할 수 있다.
다음으로, 제1절연막(23) 상에 포토레지스트패턴(미도시)을 형성한 후, 포토레지스트패턴을 식각장벽(etch barrier)으로 제1절연막(23)을 식각하여 셀영역의 기판(21)을 노출시키는 스토리지노드콘택홀(24)을 형성한다.
다음으로, 포토레지스트패턴을 제거한다.
도 3b에 도시된 바와 같이, 제1절연막(23) 상에 포토레지스트패턴(미도시)을 형성한 후, 포토레지스트패턴을 식각장벽으로 제1절연막(23)을 식각하여 주변회로영역의 도전패턴(22) 상부면을 노출시키는 제1콘택홀(25)을 형성한다.
제1콘택홀(25)은 후속 공정을 통하여 형성될 금속배선용 콘택홀의 일부분으로 작용한다. 따라서, 제1콘택홀(25)은 후속 금속배선용 콘택홀을 형성하기 위한 식각공정시 식각깊이를 감소시킴과 동시에 금속배선용 콘택홀과 도전패턴(22) 사이에 오정렬이 발생하는 것을 방지하는 역할을 수행한다.
다음으로, 포토레지스트패턴을 제거한다.
한편, 스토리지노드콘택홀(24)을 형성함과 동시에 제1콘택홀(25)를 형성할 수도 있다. 또한, 제1콘택홀(25)을 먼저 형성한 후, 스토리지노드콘택홀(24)을 형성할 수도 있다.
다음으로, 스토리지노드콘택홀(24) 및 제1콘택홀(25)을 도전막 예컨대, 폴리실리콘막으로 매립하여 셀영역에 스토리지노드콘택플러그(SNC, 26)를 형성함과 동시에 주변회로영역에 희생플러그(27)를 형성한다. 이때, 희생플러그(27)는 후속 공정간 제1콘택홀(25)의 측벽 및 도전패턴(22)의 상부면이 손상되는 것을 방지하는 역할을 수행한다.
도 3c에 도시된 바와 같이, 제1절연막(23) 상에 식각정지막(28)을 형성한다. 이때, 식각정지막(28)은 후속 공정간 식각정지막(28) 하부에 형성된 구조물을 보호하는 역할을 수행하는 것으로 질화막으로 형성할 수 있다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
다음으로, 식각정지막(28) 상에 분리절연막(29)을 형성한다. 분리절연막(29)은 3차원 구조 예컨대, 실린더형 구조를 갖는 반도체 장치의 캐패시터 하부전극을 형성하기 위한 것으로, 산화막으로 형성할 수 있다.
다음으로, 분리절연막(29) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽으로 분리절연막(29) 및 식각정지막(28)을 순차적으로 식각하여 스토리지노드콘택플러그(26) 상부면을 노출시키는 오픈영역(미도시)을 형성한다.
다음으로, 오픈영역 내부에 캐패시터 스토리지노드(30)을 형성한 후, 습식딥아웃(wet dip out)공정을 실시하여 분리절연막(29)을 제거한다.
다음으로, 스토리지노드(30) 상에 유전막(31) 및 플레이트 전극(32)을 순차적으로 형성한다.
상술한 공정과정을 통하여 셀영역에 스토리지노드콘택플러그(26)와 연결된 캐패시터를 형성할 수 있다.
도 3d에 도시된 바와 같이, 기판(21) 상부에 캐패시터를 덮는 제2절연막(33)을 형성한다. 제2절연막(33)은 산화막으로 형성할 수 있다.
다음으로, 제2절연막(33) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽으로 제2절연막(33) 및 식각정지막(28)을 순차적으로 식각하여 희생플러그(27)의 상부면을 노출시키는 제2콘택홀(34)을 형성한다. 이때, 제2콘택홀(34)은 금속배선용 콘택홀(35)의 일부로 작용한다. 여기서, 제2콘택홀(34)의 선폭(W2)은 적어도 제1콘택홀(25)의 선폭(W1)보다 크게 형성하는 것이 바람직하다. 즉, 제2콘택홀(34)의 선폭(W2)은 제1콘택홀(25)의 선폭(W1)과 동일하거나, 또는 더 크게 형성하는 것이 바람직하다.
제2콘택홀(34)은 제1콘택홀(25)과 더불어서 금속배선용 콘택홀(35)로 작용한다. 이때, 종래에는 제2절연막(33), 식각정지막(28) 및 제1절연막(23)을 순차적으로 한번에 식각하여 금속배선용 콘택홀(35)을 형성하였기 때문에 콘택낫오픈 및 오정렬이 발생하는 문제점이 있었다. 하지만, 본 발명은 금속배선용 콘택홀(35)을 두 번의 식각공정을 통하여 제1콘택홀(25)과 제2콘택홀(34)로 나누어 형성하기 때문에 상술한 콘택낫오픈 및 오정렬을 방지할 수 있다.
다음으로, 제2콘택홀(34)로 인하여 노출된 희생플러그(27)를 제거한다. 희생플러그(27)는 건식식각법 또는 습식식각법을 사용하여 제거할 수 있으며, 희생플러그(27)를 제거하는 과정에서 제1콘택홀(25) 및 제2콘택홀(34)이 손상되는 것을 방지하기 위하여 희생플러그(27)에 대한 식각속도가 제1 및 제2절연막(23, 33)에 대한 식각속도보다 빠른 식각용액(또는 식각가스)를 사용하여 진행하는 것이 바람직하다.
예를 들어, 제1절연막(23) 및 제2절연막(33)을 산화막으로 형성하고, 희생플러그(27)를 폴리실리콘막으로 형성한 경우, 건식식각법으로는 CF4/O2 혼합가스 또는 SF6 가스를 사용하여 실시할 수 있다. 습식식각법으로는 질산(HNO3)과 불산(HF)이 혼합된 혼액용액을 사용하여 실시할 수 있다.
상술한 공정과정을 통하여 제1콘택홀(25) 및 제2콘택홀(34)로 이루어진 금속 배선용 콘택홀(35)을 콘택낫오픈 및 오정렬없이 형성할 수 있다.
도 3e에 도시된 바와 같이, 금속배선용 콘택홀(35)에 도전막을 매립하여 금속배선용 콘택플러그(36)을 형성한다. 금속배선용 콘택플러그(36)은 후속 공정을 통하여 형성될 금속배선과의 콘택저항을 고려하여 금속막 예컨대, 텅스텐막(W)으로 형성하는 것이 바람직하다.
한편, 폴리실리콘막으로 이루어진 희생플러그(27)을 제거하지 않고, 희생플러그 상에 나머지 금속배선용 콘택홀(35)에 금속막을 매립하여 금속배선용 콘택플러그(36)를 형성할 수도 있다. 즉, 금속배선용 콘택플러그(36)를 폴리실리콘막과 금속막이 적층된 적층막으로 형성할 수도 있다. 하지만, 폴리실리콘막은 금속막에 비하여 전도도가 낮고, 폴리실리콘막과 금속막이 접하는 계면에서의 저항으로 인하여 금속배선용 콘택플러그(36)의 저항이 증가할 우려가 있다. 금속배선용 콘택플러그(36)의 저항이 증가할 경우, 반도체 장치의 동작속도가 저하될 수 있다.
다음으로, 제2절연막(33) 상에 금속배선용 콘택플러그(36)과 연결된 금속배선(37)을 형성한다.
이와 같이, 본 발명은 금속배선용 콘택홀(35)을 제1콘택홀(25)과 제2콘택홀(34)로 나누어 형성함으로써, 금속배선용 콘택홀(35)을 형성하기 위한 식각공정 마진을 증대시켜 콘택낫오픈을 방지함과 동시에 도전패턴(22)과 금속배선용 콘택홀(35) 사이의 오정렬을 방지할 수 있다.
또한, 제1콘택홀(25)에 희생플러그(27)를 매립함으로써, 후속 공정간 제1콘택홀(25)의 측벽 및 도전패턴(22)의 상부면이 손상되는 것을 방지할 수 있다.
또한, 희생플러그(27)를 제거한 후, 제1 및 제2콘택홀(25, 34)에 동일 물질을 매립하여 금속배선용 콘택플러그(36)를 형성함으로써, 금속배선용 콘택플러그(36)의 저항을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체 장치의 콘택홀을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21, 41 : 기판 22, 42 : 도전패턴
23, 43 : 제1절연막 24 : 스토리지노드콘택홀
25, 44 : 제1콘택홀 26 : 스토리지노드콘택플러그
27, 45 : 희생플러그 28 : 식각정지막
29 : 분리절연막 30 : 스토리지노드
31 : 유전막 32 : 플레이트 전극
33, 46 : 제2절연막 34, 47 : 제2콘택홀
35, 48 : 금속배선용 콘택홀 36, 49 : 금속배선용 콘택플러그

Claims (11)

  1. 도전패턴을 덮는 제1절연막을 형성하는 단계;
    상기 제1절연막을 선택적으로 식각하여 상기 도전패턴을 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀을 희생플러그로 매립하는 단계;
    상기 제1절연막 상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 선택적으로 식각하여 상기 희생플러그를 노출시키는 제2콘택홀을 형성하는 단계;
    상기 희생플러그를 제거하는 단계; 및
    상기 제1콘택홀 및 상기 제2콘택홀을 도전막으로 매립하여 콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 제2절연막 상에 상기 콘택플러그와 연결된 금속배선을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 콘택플러그는 주변회로영역의 금속배선용 콘택플러그를 포함하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 도전패턴은 비트라인을 포함하는 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 희생플러그는 폴리실리콘막을 포함하는 반도체 장치 제조방법.
  6. 제1항에 있어서,
    상기 제2콘택홀의 선폭은 상기 제1콘택홀의 선폭과 동일하거나, 또는 더 크게 형성하는 반도체 장치 제조방법.
  7. 셀영역과 주변회로영역을 구비하는 기판상에 도전패턴을 형성하는 단계;
    상기 도전패턴을 덮는 제1절연막을 형성하는 단계;
    상기 제1절연막을 선택적으로 식각하여 상기 셀영역에 상기 기판을 노출시키는 스토리지노드콘택홀을 형성함과 동시에 상기 주변회로영역에 상기 도전패턴을 노출시키는 제1콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀 및 제1콘택홀에 도전막을 매립하여 상기 셀영역에 스토리지노드콘택플러그를 형성함과 동시에 상기 주변회로영역에 희생플러그를 형성하는 단계;
    상기 셀영역의 제1절연막 상에 상기 스토리지노드콘택플러그와 연결된 캐패시터를 형성하는 단계;
    상기 제1절연막 상에 상기 캐패시터를 덮는 제2절연막을 형성하는 단계;
    상기 제2절연막을 선택적으로 식각하여 상기 희생플러그를 노출시키는 제2콘택홀을 형성하는 단계;
    상기 희생플러그를 제거하는 단계; 및
    상기 제1콘택홀 및 상기 제2콘택홀에 도전막을 매립하여 콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  8. 제7항에 있어서,
    상기 제2절연막 상에 상기 콘택플러그와 연결된 금속배선을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  9. 제7항에 있어서,
    상기 도전패턴은 비트라인을 포함하는 반도체 장치 제조방법.
  10. 제7항에 있어서,
    상기 희생플러그는 폴리실리콘막을 포함하는 반도체 장치 제조방법.
  11. 제7항에 있어서,
    상기 제2콘택홀의 선폭은 상기 제1콘택홀의 선폭과 동일하거나, 또는 더 크게 형성하는 반도체 장치 제조방법.
KR1020080080982A 2008-08-19 2008-08-19 반도체 장치 제조방법 KR20100022348A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080080982A KR20100022348A (ko) 2008-08-19 2008-08-19 반도체 장치 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080080982A KR20100022348A (ko) 2008-08-19 2008-08-19 반도체 장치 제조방법

Publications (1)

Publication Number Publication Date
KR20100022348A true KR20100022348A (ko) 2010-03-02

Family

ID=42174931

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080080982A KR20100022348A (ko) 2008-08-19 2008-08-19 반도체 장치 제조방법

Country Status (1)

Country Link
KR (1) KR20100022348A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11776841B2 (en) 2020-12-03 2023-10-03 Imec Vzw Buried power rail contact formation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11776841B2 (en) 2020-12-03 2023-10-03 Imec Vzw Buried power rail contact formation

Similar Documents

Publication Publication Date Title
KR100640639B1 (ko) 미세콘택을 포함하는 반도체소자 및 그 제조방법
KR102400320B1 (ko) 포토마스크 레이아웃, 미세 패턴 형성 방법 및 반도체 장치의 제조 방법
CN112750752B (zh) 深沟槽隔离结构的形成方法及半导体器件的形成方法
KR20120028509A (ko) 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR20130134139A (ko) 반도체 소자 및 그 형성 방법
KR20130008691A (ko) 반도체 장치 및 그 제조 방법
JP4860189B2 (ja) 半導体メモリ素子の金属配線形成方法
KR20090025778A (ko) 반도체 소자의 콘택홀 형성 방법
KR20100092241A (ko) 반도체 소자의 제조방법.
KR19990077699A (ko) 에칭에 대한 가드 셀
KR100927777B1 (ko) 메모리 소자의 제조방법
KR20100022348A (ko) 반도체 장치 제조방법
KR102051961B1 (ko) 메모리 장치 및 이의 제조 방법
KR100629269B1 (ko) 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그형성방법들
JP5100981B2 (ja) ランディングプラグコンタクトホールのマスク及びこれを用いたプラグ形成方法
KR20120003692A (ko) 매립게이트를 구비한 반도체 장치 제조방법
KR101133710B1 (ko) 반도체 장치 제조방법
KR101099515B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20100004648A (ko) 반도체 장치의 캐패시터 제조방법
KR101093621B1 (ko) 반도체 장치 제조방법
KR20230016854A (ko) 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
KR100744002B1 (ko) 반도체 소자의 제조방법
KR20100026224A (ko) 반도체 장치 제조방법
KR20000042874A (ko) 반도체 소자의 제조방법
KR20230042963A (ko) 카본 함유의 콘택-펜스를 포함한 반도체 소자

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid