KR101093621B1 - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 인접한 스토리지노드 사이의 간격을 확보함과 동시에 스토리지노드와 스토리지노드콘택 사이의 콘택저항을 감소시킬 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판 상부에 복수의 비트라인 및 상기 비트라인을 덮는 층간절연막을 형성하는 단계; 상기 층간절연막을 일부 식각하여 상기 층간절연막 위로 돌출된 복수의 절연패턴을 형성하는 단계; 상기 절연패턴의 일측 측벽에 상기 절연패턴보다 낮은 높이를 갖는 스페이서를 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 비트라인 사이의 상기 기판을 노출시키는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀에 도전물질을 매립하여 스토리지노드콘택을 형성하는 단계; 및 상기 스토리지노드콘택 상에 스토리지노드를 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 절연패턴 및 절연패턴 일측 측벽에 형성된 스페이서를 통해 스토리지노드와 스토리지노드콘택 사이에 오정렬이 발생하는 것을 방지할 수 있는 효과가 있다.
스토리지노드콘택, 스토리지노드

Description

반도체 장치 제조방법{METHOD FOR MANUFCTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 스토리지노드(Storage Node, SN)와 스토리지노드콘택(Storage Node Contact, SNC) 사이의 콘택저항을 감소시킬 수 있는 반도체 장치 제조방법에 관한 것이다.
최근, 반도체 장치의 집적도가 증가함에 따라 디램에서 캐패시터 간의 간격이 급격히 감소하여 캐패시터 형성공정 난이도가 급격히 증가하고 있다. 이에 따라, 캐패시터 사이의 간격을 확보하기 위하여 스토리지노드콘택(Storage Node Contact, SNC)을 통해 활성영역의 일측 및 타측 가장자리의 접합영역(또는 랜딩플러그)에 연결되는 스토리지노드(Storage Node, SN)를 각각 워드라인(Word Line) 방향으로 일측은 왼쪽으로 타측은 오른쪽으로 시프트(shift)시키는 기술을 도입 및 적용하고 있다. 즉, 스토리지노드를 지그재그로 배열시켜 이웃하는 캐패시터 사이의 간격을 확보하고 있다.
하지만, 종래기술은 스토리지노드를 시프트시켜 스토리지노드를 지그재그로 배열함에 따라 스토리지노드가 시프트한 만큼 스토리지노드와 스토리지노드콘택 사이에 오정렬(misalign)이 발생하여 이들 사이의 콘택저항이 증가하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 인접한 스토리지노드 사이의 간격을 확보함과 동시에 스토리지노드와 스토리지노드콘택 사이의 콘택저항을 감소시킬 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판 상부에 복수의 비트라인 및 상기 비트라인을 덮는 층간절연막을 형성하는 단계; 상기 층간절연막을 일부 식각하여 상기 층간절연막 위로 돌출된 복수의 절연패턴을 형성하는 단계; 상기 절연패턴의 일측 측벽에 상기 절연패턴보다 낮은 높이를 갖는 스페이서를 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 비트라인 사이의 상기 기판을 노출시키는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀에 도전물질을 매립하여 스토리지노드콘택을 형성하는 단계; 및 상기 스토리지노드콘택 상에 스토리지노드를 형성하는 단계를 포함한다.
상기 절연패턴을 형성하는 단계는, 상기 층간절연막 상에 스토리지노드 예정영역을 오픈하는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각장벽으로 상기 층간절연막을 일부 식각하는 단계를 포함할 수 있다.
상기 절연패턴의 일측 측벽에 상기 절연패턴보다 낮은 높이를 갖는 스페이서 를 형성하는 단계는, 상기 절연패턴을 포함하는 구조물 표면을 따라 스페이서용 절연막을 형성하는 단계; 상기 스페이서용 절연막을 선택적으로 식각하여 상기 절연패턴 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 일부 식각하여 상기 스페이서의 높이를 상기 절연패턴보다 낮게 형성하는 단계; 상기 절연패턴 및 상기 절연패턴의 일측 측벽에 형성된 상기 스페이서를 덮는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴으로 인해 노출된 상기 스페이서를 제거하는 단계를 포함할 수 있다.
상기 층간절연막을 형성하는 단계는, 상기 비트라인을 덮는 제1절연막을 형성하는 단계; 및 상기 제1절연막 상에 상기 제1절연막보다 동일한 식각제에 대한 식각속도가 빠른 제2절연막을 형성하는 단계를 포함할 수 있다. 이때, 상기 절연패턴을 형성하는 단계는, 상기 제2절연막을 선택적으로 식각하여 형성할 수 있다.
상기 스페이서는 상기 층간절연막에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 구체적으로, 상기 층간절연막은 산화막을 포함할 수 있고, 상기 스페이서는 질화막을 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 절연패턴 및 절연패턴 일측 측벽에 형성된 스페이서를 통해 스토리지노드와 스토리지노드콘택 사이에 오정렬이 발생하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 스토리지노드 예정영역을 오픈하는 마스크를 사용하여 절연 패턴을 형성함으로써, 스토리지노드와 스토리지노드콘택 사이의 콘택면적을 증가시킬 수 있으며, 이를 통해 이들 사이의 콘택저항을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 절연패턴 일측 측벽에 형성되는 스페이서의 높이를 절연패턴의 높이보다 낮게 형성함으로서, 스토리지노드와 스토리지노드콘택 사이의 콘택저항을 보다 효과적으로 감소시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
후술할 본 발명은 인접한 스토리지노드(Storage Node, SN) 사이의 간격을 확보함과 동시에 스토리지노드와 스토리지노드콘택(Storage Node Contact, SNC) 사이의 콘택저항을 감소시킬 수 있는 반도체 장치의 제조방법을 제공한다. 구체적으로, 본 발명은 스토리지노드를 시프트(Shift)시켜 이웃하는 스토리지노드 사이의 간격을 확보하고, 시프트된 스토리지노드와의 오정렬을 방지할 수 있는 스토리지노드콘택 형성방법을 제공한다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시한 바와 같이, 소자분리막(미도시)에 의해 정의된 활성영역(미 도시), 소자분리막과 활성영역을 동시에 가로지르는 워드라인(Word Line, 미도시), 랜딩플러그와 같은 소정의 구조물이 형성된 기판(101) 상부에 복수의 비트라인(Bit Line, 102)을 형성한다.
다음으로, 기판(101) 상부에 비트라인(102)을 덮는 층간절연막(200)을 형성한다. 이때, 층간절연막(200)은 비트라인(102)을 덮는 제1절연막(103)과 제1절연막(103) 상에 형성된 제2절연막(104)이 적층된 구조로 형성할 수 있다.
층간절연막(200)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP), 스핀온절연막(Spin On Dielectric, SOD)등을 사용할 수 있다.
여기서, 층간절연막(200)을 구성하는 제1 및 제2절연막(103, 104)은 동일한 산화막 식각제(식각가스 또는 식각용액)에 대하여 서로 다른 식각속도(또는 식각선택비)를 갖는 물질로 형성하는 것이 바람직하다. 구체적으로, 제2절연막(104)은 제1절연막(103)보다 동일한 산화막 식각제에 대한 식각속도가 더 빠른 산화막으로 형성하는 것이 바람직하다. 이를 위해, 제1절연막(103)은 막내 불순물을 함유하지 않는 언도프드(Un-doped) 산화막으로 형성하고, 제2절연막(104)은 불순물을 함유하는 도프드(doped) 산화막으로 형성할 수 있다. 언도프드 산화막으로는 TEOS, USG, SOG, SOD, HDP 등을 사용할 수 있고, 도프드 산화막으로는 BPSG, PSG 등을 사용할 수 있다. 참고로, 동일한 산화막 식각제에 대해 언도프드 산화막보다 도프드 산화막의 식각속도가 더 빠르다.
도 1b에 도시된 바와 같이, 층간절연막(200) 상에 인접한 스토리지노드 사이의 간격을 확보하기 위하여 스토리지노드 예정영역을 오픈하는 개구부를 갖는 제1감광막패턴(105)을 형성한 후에 제1감광막패턴(105)을 식각장벽(etch barrier)으로 층간절연막(200)을 일부 식각하여 층간절연막(200) 위로 돌출된 복수의 절연패턴(104A)을 형성한다. 구체적으로, 제1감광막패턴(105)을 식각장벽으로 제2절연막(104)을 식각하여 절연패턴(104)을 형성할 수 있다. 이때, 절연패턴(104)은 후속 공정을 통해 형성될 스토리지노드콘택 사이를 절연(또는 분리)하는 역할을 수행한다.
여기서, 층간절연막(200)을 동일한 산화막 식각제에 대하여 서로 다른 식각속도를 갖는 제1 및 제2절연막(103, 104)으로 형성함에 따라 절연패턴(104A) 형성공정시 비트라인(102)이 노출 또는 손상되는 것을 방지할 수 있다.
이하, 절연패턴(104A)을 포함하는 층간절연막(200)의 도면부호를 '200A'로 변경하여 표기한다.
도 1c에 도시된 바와 같이, 제1감광막패턴(105)을 제거하고, 절연패턴(104A)을 포함하는 구조물 표면을 따라 스페이서용 절연막(106)을 형성한다. 이때, 스페이서용 절연막(106)은 층간절연막(200A)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 따라서, 스페이서용 절연막(106)은 질화막으로 형성하는 것 이 바람직하며, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
도 1d에 도시된 바와 같이, 스페이서용 절연막(106)을 선택적으로 식각하여 절연패턴(104A) 양측벽에 절연패턴(104A)보다 낮은 높이를 갖는 스페이서(106A)를 형성한다.
절연패턴(104A)보다 낮은 높이를 갖는 스페이서(106A)는 전면식각공정 예컨대, 에치백(etchback) 공정을 통해 스페이서용 절연막(106)을 식각하여 절연패턴(104A) 양측벽에 스페이서(106A)를 형성한 후에 연속해서 과도식각(over etch)을 실시하거나, 또는 인산용액을 이용하여 스페이서(106A)의 높이를 감소시키는 일련의 공정과정을 통해 형성할 수 있다.
여기서, 스페이서(106A)를 절연패턴(104A)의 높이보다 낮게 형성하는 이유는 후속 공정을 통해 형성될 스토리지노드콘택과 스토리지노드 사이의 콘택면적을 확보하기 위함이다. 구체적으로, 후속 공정을 통해 절연패턴(104A) 사이에 도전물질을 매립하여 스토리지노드콘택을 형성하기 때문에 스페이서(106A)가 절연패턴(104A)과 동일한 높이를 가질 경우 스페이서(106A)의 두께만큼 스토리지노드콘택의 상부선폭이 감소하게 된다.
한편, 절연패턴(104A)보다 낮은 높이를 갖는 스페이서(106A)를 형성하는 과정에서 스페이서(106A) 사이의 제1절연막(103)이 일부 식각될 수도 있다.
도 1e에 도시된 바와 같이, 절연패턴(104A) 및 절연패턴(104A) 일측 측벽에 형성된 스페이서(106A)를 덮는 제2감광막패턴(107)을 형성한다. 이때, 제2감광막패 턴(107)은 비트라인(102) 사이의 기판(101) 상부를 오픈하는 개구부(107A)를 가지며, 제2감광막패턴(107)의 개구부(107A)는 활성영역의 일측 및 타측 가장자리의 접합영역 상에 형성된 랜딩플러그의 상부를 오픈한다.
다음으로, 제2감광막패턴(107)을 식각장벽으로 노출된 절연패턴(104A) 타측 측벽의 스페이서(106A)을 제거하여 절연패턴(104A) 일측 측벽에만 스페이서(106A)를 잔류시킨다. 이때, 절연패턴(104A)의 타측 측벽에 형성된 스페이서(106A)는 인산용액을 이용한 습식식각법을 사용하여 제거할 수 있다.
도 1f에 도시된 바와 같이, 제2감광막패턴(107)을 식각장벽으로 절연패턴(104A) 및 절연패턴(104A) 일측 측벽의 스페이서(106A) 사이의 나머지 층간절연막(200A) 즉, 제1절연막(103)을 식각하여 비트라인(102) 사이의 기판(101) 표면을 노출시키는 스토리지노드콘택홀(108)을 형성한다.
도 1g에 도시된 바와 같이, 제2감광막패턴(107)을 제거한 후에 스토리지노드콘택홀(108)에 도전물질을 매립하여 스토리지노드콘택(109)을 형성한다.
다음으로, 스토리지노드콘택(109) 상에 스토리지노드(110)를 형성한다. 스토리지노드(110)은 실린더형(cylinder type)으로 형성할 수 있다. 이외에도, 스토리지노드(110)는 필라형(pillar type), 콘케이브형(concave type) 등의 다양한 형태로 형성할 수 있다.
이후, 도면에 도시하지는 않았지만, 스토리지노드(110) 상에 유전막 및 상부전극를 순차적으로 형성하여 캐패시터를 완성할 수 있다.
이와 같이, 본 발명은 절연패턴(104A) 및 절연패턴(104A) 일측 측벽에 형성 된 스페이서(106A)를 통해 스토리지노드(110)와 스토리지노드콘택(109) 사이에 오정렬이 발생하는 것을 방지할 수 있다.
또한, 본 발명은 스토리지노드(110) 예정영역을 오픈하는 마스크를 사용하여 절연패턴(104A)을 형성함으로써, 스토리지노드(110)와 스토리지노드콘택(109) 사이의 콘택면적을 증가시킬 수 있으며, 이를 통해 이들 사이의 콘택저항을 감소시킬 수 있다.
또한, 본 발명은 절연패턴(104A) 일측 측벽에 형성되는 스페이서(106A)의 높이를 절연패턴(104A)의 높이보다 낮게 형성함으로서, 스토리지노드(110)와 스토리지노드콘택(109) 사이의 콘택저항을 보다 효과적으로 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명
101 : 기판 102 : 비트라인
103 : 제1절연막 104 : 제2절연막
104A : 절연패턴 105 : 제1감광막패턴
106 : 스페이서용 절연막 106A : 스페이서
107 : 제2감광막패턴 108 : 스토리지노드콘택홀
109 : 스토리지노드콘택 110 : 스토리지노드
200, 200A : 층간절연막

Claims (7)

  1. 기판 상부에 복수의 비트라인 및 상기 비트라인을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막을 일부 식각하여 상기 층간절연막 위로 돌출된 복수의 절연패턴을 형성하는 단계;
    상기 절연패턴의 일측 측벽에 상기 절연패턴보다 낮은 높이를 갖는 스페이서를 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 비트라인 사이의 상기 기판을 노출시키는 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀에 도전물질을 매립하여 스토리지노드콘택을 형성하는 단계; 및
    상기 스토리지노드콘택 상에 스토리지노드를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 절연패턴을 형성하는 단계는,
    상기 층간절연막 상에 스토리지노드 예정영역을 오픈하는 감광막패턴을 형성하는 단계; 및
    를 포함하는 반도체 장치 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 절연패턴의 일측 측벽에 상기 절연패턴보다 낮은 높이를 갖는 스페이서를 형성하는 단계는,
    상기 절연패턴을 포함하는 구조물 표면을 따라 스페이서용 절연막을 형성하는 단계;
    상기 스페이서용 절연막을 선택적으로 식각하여 상기 절연패턴 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 일부 식각하여 상기 스페이서의 높이를 상기 절연패턴보다 낮게 형성하는 단계;
    상기 절연패턴 및 상기 절연패턴의 일측 측벽에 형성된 상기 스페이서를 덮는 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴으로 인해 노출된 상기 스페이서를 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 비트라인을 덮는 제1절연막을 형성하는 단계; 및
    상기 제1절연막 상에 상기 제1절연막보다 동일한 식각제에 대한 식각속도가 빠른 제2절연막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 절연패턴을 형성하는 단계는,
    상기 제2절연막을 선택적으로 식각하여 형성하는 반도체 장치 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스페이서는 상기 층간절연막에 대하여 높은 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 층간절연막은 산화막을 포함하고, 상기 스페이서는 질화막을 포함하는 반도체 장치 제조방법.
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