JP2021044542A - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
JP2021044542A
JP2021044542A JP2020140191A JP2020140191A JP2021044542A JP 2021044542 A JP2021044542 A JP 2021044542A JP 2020140191 A JP2020140191 A JP 2020140191A JP 2020140191 A JP2020140191 A JP 2020140191A JP 2021044542 A JP2021044542 A JP 2021044542A
Authority
JP
Japan
Prior art keywords
region
impurity region
impurity
semiconductor substrate
imaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020140191A
Other languages
English (en)
Inventor
佐藤　好弘
Yoshihiro Sato
好弘 佐藤
柴田　聡
Satoshi Shibata
聡 柴田
良太 境田
Ryota Sakaida
良太 境田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JP2021044542A publication Critical patent/JP2021044542A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/32—Organic image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K30/00—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation
    • H10K30/30—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation comprising bulk heterojunctions, e.g. interpenetrating networks of donor and acceptor material domains
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

【課題】暗電流に起因するＳＮ比の低下を抑制する。【解決手段】本開示の撮像装置は、複数の画素を含む撮像領域と、撮像領域の外側に位置する周辺領域と、撮像領域と周辺領域との間に位置する遮断領域とを有する。複数の画素のそれぞれは、光電変換層、光電変換層で生成された電荷を収集する画素電極、および、画素電極に電気的に接続された第１不純物領域を有する。周辺領域には、複数の画素を駆動する回路が設けられている。遮断領域は、撮像領域と周辺領域との間に位置する第１導電型の第２不純物領域、および、第２不純物領域に接続された複数の第１コンタクトプラグを有する。【選択図】図１

Description

本開示は、撮像装置に関する。
ＣＭＯＳイメージセンサに代表される半導体撮像素子が広く用いられている。半導体撮像素子は、複数の画素が形成された半導体基板を含む。半導体撮像素子の半導体基板は、例えば下記の特許文献１、２に記載されているように、一般に、複数の画素のアレイを含む撮像領域と、撮像領域の外側に位置する周辺領域とを有する。周辺領域には、画素を駆動するための回路が形成される。
半導体撮像素子の各画素は、光電変換により得られる信号電荷を一時的に保持するための電荷蓄積領域を有する。この電荷蓄積領域は、半導体基板に形成された不純物領域をその一部に含む。画素に蓄積された信号電荷は、ソースフォロアなどの読出し回路により、蓄積された電荷量に応じたアナログ信号の形で外部に読み出される。したがって、画像を表現する信号電荷とは異なる電荷が電荷蓄積領域に流入すると、ＳＮ比が低下し、得られる画像に劣化が生じる。電荷蓄積領域へのこのような意図しない電荷の流入は、暗電流とも表現される。
暗電流の原因の１つとして、アナログ動作する画素を含む撮像領域と、デジタル信号に基づいて動作する回路を含む周辺領域との間における電荷の移動が知られている。下記の特許文献１、２は、ｐ型基板にｎ型のサイドウォール構造を形成した構成を開示している。ｎ型のサイドウォール構造は、画素のアレイを取り囲み、画素のアレイと、周辺領域に形成された回路とを電気的に分離する機能を有している。
特開２０１９−０２９３９９号公報 米国特許出願公開第２００７／００２９５９０号明細書
撮像装置の分野では、ノイズ低減の要求がある。
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
それぞれが、光電変換層、前記光電変換層で生成された電荷を収集する画素電極、および、前記画素電極に電気的に接続された第１不純物領域を有する複数の画素を含む撮像領域と、前記撮像領域の外側に位置し、前記複数の画素を駆動する回路が設けられている周辺領域と、前記撮像領域と前記周辺領域との間に位置する第１導電型の第２不純物領域、および、前記第２不純物領域に接続された複数の第１コンタクトプラグを有する遮断領域とを備える撮像装置。
包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示の実施形態によれば、暗電流などに起因するＳＮ比の低下が抑制された撮像装置が提供される。
本開示のある実施形態による撮像装置の例示的な構成を模式的に示す図である。 図１に示す撮像装置１００Ａの例示的な回路構成を模式的に示す図である。 撮像領域Ｒ１および周辺領域Ｒ２と、これらの間に位置する遮断領域２００Ａとを示す模式的な断面図である。 遮断領域２００Ａを半導体基板１３０の法線方向から見たときの外観の一例を示す模式的な平面図であり、ｐ型領域６４ｂの配置の例を説明するための図である。 遮断領域２００Ａを半導体基板１３０の法線方向から見たときの外観の他の一例を示す模式的な平面図であり、ｐ型領域６４ｂの配置の例を説明するための図である。 遮断領域の形状の他の例を示す模式的な平面図である。 本開示の他のある実施形態による撮像装置の例示的な構成を模式的に示す図である。 図７に示す撮像装置１００Ｃに関する模式的な断面図である。 本開示のさらに他のある実施形態による撮像装置に関する模式的な断面図である。 本開示の実施形態による撮像装置の変形例を示す模式的な断面図である。 本開示の実施形態による撮像装置の他の変形例を示す模式的な断面図である。 本開示の実施形態による撮像装置のさらに他の変形例を示す模式的な断面図である。
本開示の一態様の概要は、以下のとおりである。
［項目１］
それぞれが、光電変換層、光電変換層で生成された電荷を収集する画素電極、および、画素電極に電気的に接続された第１不純物領域を有する複数の画素を含む撮像領域と、
撮像領域の外側に位置し、複数の画素を駆動する回路が設けられている周辺領域と、
撮像領域と周辺領域との間に位置する第１導電型の第２不純物領域、および、第２不純物領域に接続された複数の第１コンタクトプラグを有する遮断領域と
を備える撮像装置。
項目１の構成によれば、複数の画素を含む撮像領域と撮像領域の外側の周辺領域との間に、第２不純物領域および第２不純物領域に接続された複数の第１コンタクトプラグを有する遮断領域を配置しているので、例えば、第１不純物領域の形成された半導体基板の内部に生じた余分な電荷を遮断領域を介して排出することが可能である。したがって、信号電荷を一時的に保持する画素中の第１不純物領域と、周辺回路との間の静電的なカップリングを抑制でき、デジタルクロックを供給する信号線などをノイズ源とする暗電流を有利に抑制することができる。
［項目２］
遮断領域は、
周辺領域と第２不純物領域との間に位置する第２導電型の第３不純物領域と、
第３不純物領域に設けられた複数の第２コンタクトプラグと
を含む、項目１に記載の撮像装置。
［項目３］
第３不純物領域は、平面視において撮像領域を環状に取り囲んでいる、項目２に記載の撮像装置。
［項目４］
遮断領域は、
周辺領域と第３不純物領域との間に位置する第１導電型の第４不純物領域と、
第４不純物領域に設けられた複数の第３コンタクトプラグと
を含む、項目２または３に記載の撮像装置。
項目４の構成によれば、撮像領域に形成された回路と周辺回路との間の半導体基板を介した電気的な結合をより効果的に抑制可能である。
［項目５］
第１不純物領域、第２不純物領域および第３不純物領域を有する半導体基板をさらに備え、
半導体基板は、半導体基板の内部において第１不純物領域よりも深い位置にある第２導電型の不純物層をさらに有し、
第３不純物領域は、半導体基板の表面に垂直な断面においてそれぞれが表面から不純物層に達する２つの部分を含む、項目２から４のいずれかに記載の撮像装置。
項目５の構成によれば、複数の第２コンタクトプラグをウェルコンタクトとして機能させることができ、複数の第２コンタクトプラグを介して第２導電型の不純物層の電位を制御できる。また、画素の電荷蓄積領域として機能する複数の第１不純物領域への余計な電荷の移動をより効果的に抑制できる。
［項目６］
半導体基板は、不純物層を貫通する第１導電型の複数の第５不純物領域をさらに有する、項目５に記載の撮像装置。
項目６の構成によれば、不純物層によって隔てられた構造の間を第５不純物領域を介して電気的に接続することが可能になる。
［項目７］
複数の第５不純物領域は、複数の第１コンタクトプラグの下方に位置する１以上の不純物領域であって、一端が第２不純物領域に接続された１以上の不純物領域を含む、項目６に記載の撮像装置。
項目７の構成によれば、遮断領域の第２不純物領域と、半導体基板中の複数の第５不純物領域を含む電気的経路を利用して、複数の第１不純物領域の形成されたウェルの電位を制御することが可能になる。
［項目８］
遮断領域は、複数の第１コンタクトプラグと第２不純物領域との間に位置する第１カーボン含有層を有する、項目５から７のいずれかに記載の撮像装置。
項目８の構成によれば、特にニッケルに対するカーボンによるゲッタリングを利用して、遮断領域中のシリサイド層から撮像領域へのニッケルの拡散を抑制することが可能である。
［項目９］
遮断領域は、平面視において撮像領域と複数の第１コンタクトプラグとの間に位置する素子分離を含む、項目８に記載の撮像装置。
［項目１０］
第１カーボン含有層の、半導体基板の深さ方向に関するカーボン濃度のピークは、素子分離の下端よりも浅い位置にある、項目９に記載の撮像装置。
項目１０の構成によれば、遮断領域中に配置したシリサイド層からニッケルが拡散される範囲を最小限に留め得る。
［項目１１］
遮断領域は、複数の第１コンタクトプラグと第１カーボン含有層との間に位置する第１シリサイド層を有する、項目８から１０のいずれかに記載の撮像装置。
項目１１の構成によれば、複数の第１コンタクトプラグと第２不純物領域との間のコンタクト抵抗が低減される。
［項目１２］
第１シリサイド層は、ニッケルを含有する、項目１１に記載の撮像装置。
項目１２の構成によれば、より低い抵抗率を示すシリサイドを形成できる。
［項目１３］
各画素は、第１不純物領域に電気的に接続された第５コンタクトプラグをその一部に含む導電部を有し、
導電部は、第２シリサイド層を含み、
画素電極は、導電部を介して第１不純物領域に電気的に接続される、項目５から１２のいずれかに記載の撮像装置。
［項目１４］
導電部は、第２シリサイド層と第１不純物領域との間に位置する第２カーボン含有層を含む、項目１３に記載の撮像装置。
項目１４の構成によれば、第５コンタクトプラグがシリサイドを含む場合であっても、第５コンタクトプラグを介した第１不純物領域へのニッケルなどの拡散を第２カーボン含有層によって抑制することが可能になる。
［項目１５］
半導体基板は、第１不純物領域と第５コンタクトプラグとの間に位置する第３カーボン含有層を有する、項目１３または１４に記載の撮像装置。
項目１５の構成によれば、第５コンタクトプラグがシリサイドを含む場合であっても、第５コンタクトプラグを介した第１不純物領域へのニッケルなどの拡散を第３カーボン含有層によって抑制することが可能になる。
［項目１６］
第２不純物領域は、平面視において撮像領域を環状に取り囲んでいる、項目１から１５のいずれかに記載の撮像装置。
項目１６の構成によれば、画素の電荷蓄積領域と周辺領域に形成された回路との間における電荷の移動をより効果的に抑制し得る。
［項目１７］
第１導電型は、Ｐ型である、項目１から１６のいずれかに記載の撮像装置。
項目１７の構成によれば、遮断領域の第２不純物領域において、多くの金属に対してゲッタリング効果を発揮させることが可能になるので、画素の電荷蓄積領域への金属不純物の拡散を抑制して、金属不純物の拡散に起因する画質の劣化を抑制する効果が期待できる。
［項目１８］
複数の画素を有する撮像装置であって、
複数の不純物領域が設けられた半導体基板と、
半導体基板に支持された光電変換層と、
半導体基板と光電変換層との間に位置する複数の画素電極と
を備え、
各画素は、
光電変換層の一部と、
複数の画素電極のうちの１つと、
複数の不純物領域のうちの１つと、
複数の不純物領域のうちの１つに電気的に接続されたコンタクトプラグと
を有し、
半導体基板は、不純物領域とコンタクトプラグとの間に位置するカーボン含有層を有する、撮像装置。
項目１８の構成によれば、コンタクトプラグがシリサイドを含む場合であっても、コンタクトプラグを介した不純物領域へのニッケルなどの拡散をカーボン含有層によって抑制することが可能になる。
［項目１９］
各画素の画素電極は、コンタクトプラグを介して不純物領域に電気的に接続されている、項目１８に記載の撮像装置。
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
以下の説明において、実質的に同じ機能を有する構成要素については共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。撮像装置の各種の要素に関し、図面に表れた寸法および外観などは、実際の撮像装置における寸法および外観と異なり得る。すなわち、添付の各図は、あくまでも本開示の理解のための模式図であり、実際の撮像装置に対する縮尺などが必ずしも厳密に反映されたものではない。
（撮像装置の実施形態）
図１は、本開示のある実施形態による撮像装置の例示的な構成を模式的に示す。図１に示す撮像装置１００Ａは、例えば複数の行および列に配列された複数の画素１１０を有する。図１に例示する構成において、画素１１０は、ｍ行ｎ列に配列され、概ね矩形状の撮像領域Ｒ１を形成している。ここで、ｍ、ｎは、独立して１以上の整数を表す。
後述するように、本開示の実施形態では、これらの画素１１０のそれぞれは、半導体基板１３０に支持された光電変換構造と、半導体基板１３０に形成され、光電変換構造に電気的に接続された読出し回路とを有する。すなわち、以下では、いわゆる「積層型」と呼ばれる撮像装置を例にとって本開示の実施形態を説明する。後に図面を参照して詳しく説明するように、複数の画素１１０のそれぞれは、半導体基板１３０に設けられた不純物領域であって、光電変換構造によって生成された信号電荷を一時的に保持する電荷蓄積領域の一部として機能する不純物領域を含む。
撮像装置１００Ａは、さらに、複数の画素１１０を駆動する周辺回路１２０Ａを有する。図１に示す例において、周辺回路１２０Ａは、垂直走査回路１２２と、水平信号読出し回路１２４と、電圧供給回路１２６と、制御回路１２８とを含む。本開示の実施形態では、これらの回路の一部または全部が、各画素の読出し回路と同様に半導体基板１３０に形成される。図１に模式的に示すように、周辺回路１２０Ａは、半導体基板１３０のうち、複数の画素１１０を含む撮像領域Ｒ１の外側に位置する周辺領域Ｒ２に位置する。
撮像装置１００Ａは、さらに、撮像領域Ｒ１と周辺領域Ｒ２との間に設けられた遮断領域２００Ａを有する。図１に模式的に示すように、遮断領域２００Ａは、半導体基板１３０に形成された不純物領域１３１と、不純物領域１３１上に設けられた複数のコンタクトプラグ２１１とを含む。不純物領域１３１は、典型的には、ｐ型の拡散領域である。
複数のコンタクトプラグ２１１は、不純物領域１３１上に設けられることにより、半導体基板１３０の不純物領域１３１に電気的に接続されている。後述するように、複数のコンタクトプラグ２１１は、図１において不図示の電源が接続されることにより、不純物領域１３１に所定の電圧を供給可能に構成されている。すなわち、撮像装置１００Ａの動作時、不純物領域１３１は、コンタクトプラグ２１１を介して所定の電圧が印加された状態にある。
また、遮断領域２００Ａは、素子分離２２０を有する。素子分離２２０は、例えばＳＴＩ（shallow trench isolation）プロセスによって半導体基板１３０に形成された構造である。素子分離２２０は、半導体基板１３０のうち、少なくとも、複数の画素１１０のうち撮像領域Ｒ１の最外周に位置する画素と、デジタルクロックに基づいて動作する垂直走査回路１２２などのデジタル回路との間に位置する部分を有する。ここでは、素子分離２２０は、撮像領域Ｒ１の最外周に位置する画素１１０と垂直走査回路１２２との間、および、撮像領域Ｒ１の最外周に位置する画素１１０と水平信号読出し回路１２４との間に位置している。後述するように、素子分離２２０は、上面視において撮像領域Ｒ１を取り囲むように半導体基板１３０に設けられ得る。
デジタルクロックに基づいて動作する回路を含む周辺回路を、光電変換により得られる信号電荷を一時的に保持する不純物領域の設けられた半導体基板に形成した構成では、デジタルクロックに基づいて動作する回路は、入力のパルスの立ち上がりおよび立ち下がりごとにノイズを発生させるノイズ源となり得る。より具体的には、ＣＭＯＳロジック回路に代表されるデジタル回路にデジタルクロックを供給する信号線の電位は、デジタルクロックによって変動する。デジタルクロックに起因する信号線の電位の変動は、基板電位を変動させ、その結果、半導体基板の内部のウェルに余計な電荷を生じさせる要因となり得る。信号電荷を保持する画素中の不純物領域に、基板電位の変動に起因する余計な電荷が流入すると、ＳＮ比が低下し、得られる画像に劣化が生じてしまう。
これに対し、図１に示す撮像装置１００Ａでは、複数のコンタクトプラグ２１１が設けられることによりグラウンドなどの電源に接続可能に構成された不純物領域１３１を含む遮断領域２００Ａを、複数の画素１１０を含む撮像領域Ｒ１とデジタル回路との間に配置している。撮像装置１００Ａの動作時、遮断領域２００Ａの不純物領域１３１の電位は、複数のコンタクトプラグ２１１に所定の電圧源を接続することにより固定可能である。例えば複数のコンタクトプラグ２１１を介して遮断領域２００Ａの不純物領域１３１の電位を接地とすることが可能である。このとき、遮断領域２００Ａは、半導体基板１３０の内部に生じた余分な電荷を排出する低インピーダンスの経路として機能する。すなわち、信号電荷を保持する画素中の不純物領域と、周辺回路１２０Ａとの間の静電的なカップリングを抑制でき、デジタルクロックを供給する信号線をノイズ源とする暗電流を有利に抑制することが可能である。
ここで、周辺回路１２０Ａを構成する各回路の詳細を説明する。垂直走査回路１２２は、複数のアドレス信号線３４との接続を有する。これらアドレス信号線３４は、複数の画素１１０の各行に対応して設けられている。各アドレス信号線３４は、対応する行に属する１以上の画素に接続されている。垂直走査回路１２２は、アドレス信号線３４への行選択信号の印加により、画素１１０からの、後述する垂直信号線３５への信号の読出しのタイミングを制御する。垂直走査回路１２２は、行走査回路とも呼ばれる。なお、垂直走査回路１２２に接続される信号線は、アドレス信号線３４に限定されない。垂直走査回路１２２には、複数の画素１１０の行ごとに複数の種類の信号線が接続され得る。
図１に模式的に示すように、撮像装置１００Ａは、複数の垂直信号線３５も有する。垂直信号線３５は、複数の画素１１０の列ごとに設けられる。各垂直信号線３５は、対応する列に属する１以上の画素に接続されている。これらの垂直信号線３５は、水平信号読出し回路１２４に接続されている。水平信号読出し回路１２４は、画素１１０から読み出された信号を図１において不図示の出力線に順次に出力する。水平信号読出し回路１２４は、列走査回路とも呼ばれる。
制御回路１２８は、撮像装置１００Ａの例えば外部から与えられる指令データ、クロックなどを受け取って撮像装置１００Ａ全体を制御する。制御回路１２８は、典型的には、タイミングジェネレータを有し、垂直走査回路１２２、水平信号読出し回路１２４および後述の電圧供給回路１２６などに駆動信号を供給する。図１中、制御回路１２８から延びる矢印は、制御回路１２８からの出力信号の流れを模式的に表現している。制御回路１２８は、例えば１以上のプロセッサを含むマイクロコントローラによって実現され得る。制御回路１２８の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。
本開示の実施形態において、周辺回路１２０Ａは、撮像領域Ｒ１中の各画素１１０に電気的に接続された電圧供給回路１２６を含む。電圧供給回路１２６は、電圧線３８を介して画素１１０に所定の電圧を供給する。電圧供給回路１２６は、特定の電源回路に限定されず、バッテリーなどの電源から供給された電圧を所定の電圧に変換する回路であってもよいし、所定の電圧を生成する回路であってもよい。電圧供給回路１２６は、上述の垂直走査回路１２２の一部であってもよい。図１において模式的に示すように、周辺回路１２０Ａを構成するこれらの回路は、撮像領域Ｒ１の外側の周辺領域Ｒ２に配置される。
なお、画素１１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００Ａに含まれる画素１１０の数は、１つであってもよい。この例では、各画素１１０の中心が正方格子の格子点上に位置しているが、例えば、各画素１１０の中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１１０を配置してもよい。例えば画素１１０を１次元に配列してもよく、この場合、撮像装置１００Ａをラインセンサとして利用し得る。
図２は、図１に示す撮像装置１００Ａの例示的な回路構成を模式的に示す。図２では、図面が過度に複雑となることを避けるために、複数の画素１１０のうち、２行２列に配列された４つの画素１１０を取り出して示している。これら画素１１０の各々は、半導体基板１３０に支持された光電変換構造１０と、光電変換構造１０に電気的に接続された読出し回路２０とを含む。後に図面を参照して詳しく説明するように、光電変換構造１０は、半導体基板１３０の上方に配置された光電変換層を含む。
各画素１１０の光電変換構造１０は、電圧供給回路１２６に接続された電圧線３８との接続を有することにより、撮像装置１００Ａの動作時に電圧線３８を介して所定の電圧を印加可能に構成されている。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００Ａの動作時に電圧線３８に例えば１０Ｖ程度の正電圧が印加され得る。以下では、信号電荷として正孔を利用する場合を例示する。
図２に例示する構成において、読出し回路２０は、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６を含む。信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６は、典型的には、半導体基板１３０に形成された電界効果トランジスタである。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳＦＥＴを用いた例を説明する。
図２において模式的に示すように、信号検出トランジスタ２２のゲートは、光電変換構造１０に電気的に接続されている。動作時に、電圧線３８を介して電圧供給回路１２６から各画素１１０の光電変換構造１０に所定の電圧を印加することにより、信号電荷として例えば正孔を電荷蓄積ノードＦＤに蓄積することができる。ここで、電荷蓄積ノードＦＤは、信号検出トランジスタ２２のゲートを光電変換構造１０に接続するノードである。電荷蓄積ノードＦＤは、光電変換構造１０によって生成された電荷を一時的に保持する機能を有する。後に図面を参照して説明するように、電荷蓄積ノードＦＤは、半導体基板１３０に形成された不純物領域をその一部に含む。
図２に示すように、各画素１１０の信号検出トランジスタ２２のドレインは、電源配線３２に接続される。電源配線３２は、撮像装置１００Ａの動作時に信号検出トランジスタ２２に例えば３．３Ｖ程度の電源電圧ＶＤＤを供給する。他方、信号検出トランジスタ２２のソースは、アドレストランジスタ２４を介して垂直信号線３５に接続される。信号検出トランジスタ２２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、電荷蓄積ノードＦＤに蓄積された信号電荷の量に応じた信号電圧を出力する。
信号検出トランジスタ２２と垂直信号線３５との間に接続されたアドレストランジスタ２４のゲートには、アドレス信号線３４が接続される。垂直走査回路１２２は、アドレス信号線３４への行選択信号の印加により、アドレストランジスタ２４のオンおよびオフを制御する。すなわち、垂直走査回路１２２は、行選択信号の制御により、選択した画素１１０の信号検出トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。なお、アドレストランジスタ２４の配置は、図２に示す例に限定されず、信号検出トランジスタ２２のドレインと電源配線３２との間であってもよい。
垂直信号線３５の各々には、負荷回路４５およびカラム信号処理回路４７が接続される。負荷回路４５は、信号検出トランジスタ２２とともにソースフォロア回路を形成する。カラム信号処理回路４７は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換などを行う。カラム信号処理回路４７は、行信号蓄積回路とも呼ばれる。水平信号読出し回路１２４は、複数のカラム信号処理回路４７から水平共通信号線４９に信号を順次読み出す。カラム信号処理回路４７は、水平信号読出し回路１２４の一部であり得る。負荷回路４５およびカラム信号処理回路４７は、上述の周辺回路１２０Ａの一部であり得る。
この例では、読出し回路２０は、信号検出トランジスタ２２およびアドレストランジスタ２４に加えてリセットトランジスタ２６を含んでいる。リセットトランジスタ２６のドレインおよびソースの一方は、電荷蓄積ノードＦＤに接続され、ドレインおよびソースの他方は、リセット電圧線３９に接続される。リセット電圧線３９は、図２において不図示のリセット電圧供給回路との接続を有することにより、撮像装置１００Ａの動作時に各画素１１０のリセットトランジスタ２６に所定のリセット電圧Ｖrefを供給可能とされている。リセット電圧Ｖrefとしては、例えば０Ｖまたは０Ｖ付近の電圧が選ばれる。上述の電圧供給回路１２６と同様に、リセット電圧供給回路は、所定のリセット電圧Ｖrefをリセット電圧線３９に印加可能であればよく、その具体的な構成は、特定の電源回路に限定されない。リセット電圧供給回路は、垂直走査回路１２２の一部であってもよい。電圧供給回路１２６およびリセット電圧供給回路は、独立した別個の回路であってもよいし、単一の電圧供給回路の形で撮像装置１００Ａに配置されてもよい。リセット電圧供給回路も、上述の周辺回路１２０Ａの一部であり得る。
リセットトランジスタ２６のゲートには、リセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１１０の行ごとに設けられ、ここでは、垂直走査回路１２２に接続されている。上述したように、垂直走査回路１２２は、アドレス信号線３４に行選択信号を印加することによって、信号の読出しの対象となる画素１１０を行単位で選択することができる。同様に、垂直走査回路１２２は、リセット信号線３６を介してリセットトランジスタ２６のゲートにリセット信号を印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。
（画素および遮断領域）
図３は、撮像領域Ｒ１および周辺領域Ｒ２と、遮断領域２００Ａとを含む断面を模式的に示す。ここでは、複数の画素１１０を代表して遮断領域２００Ａの近くに位置する２つの画素の断面が示されている。
まず、撮像領域Ｒ１に注目する。撮像領域Ｒ１には、光電変換層１２が設けられる。光電変換層１２は、半導体基板１３０によって支持される。光電変換層１２上には、透光性の対向電極１３が配置される。図３に示すように、光電変換層１２および対向電極１３のそれぞれは、典型的には、複数の画素１１０にわたって半導体基板１３０の上方に連続して設けられる。
画素１１０は、撮像領域Ｒ１を構成する単位構造であり、光電変換層１２の一部および対向電極１３の一部と、画素電極１１とを有する光電変換構造１０を含む。光電変換構造１０の画素電極１１は、光電変換層１２と半導体基板１３０との間に位置し、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。図３に模式的に示すように、各画素１１０の画素電極１１は、画素ごとに空間的に分離されることにより、隣接する他の画素の画素電極１１から電気的に分離されている。
光電変換構造１０の光電変換層１２は、有機材料、または、アモルファスシリコンなどの無機材料から形成される。光電変換層１２は、対向電極１３を介して入射した光を受けて、光電変換により正および負の電荷を生成する。すなわち、光電変換構造１０は、光を電荷に変換する機能を有する。光電変換層１２は、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
光電変換構造１０の対向電極１３は、ＩＴＯなどの透明導電性材料から形成される電極である。なお、本明細書における「透光性」の用語は、光電変換層１２が吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。図３において図示が省略されているが、対向電極１３は、上述の電圧線３８との接続を有する。撮像装置１００Ａの動作時、電圧線３８の電位を制御して対向電極１３の電位を画素電極１１の電位よりも例えば高くすることにより、光電変換で生成された正および負の電荷のうち正の電荷を画素電極１１によって選択的に収集することができる。複数の画素１１０にわたって連続した単一の層の形で対向電極１３を形成することにより、電圧線３８を介して複数の画素１１０の対向電極１３に一括して所定の電位を印加することが可能である。
複数の画素１１０のそれぞれは、さらに、半導体基板１３０の一部を含む。図３に模式的に示すように、半導体基板１３０は、その表面近くに、第１不純物領域としての複数の不純物領域６０ｎを有する。不純物領域６０ｎは、上述の読出し回路２０に含まれるリセットトランジスタ２６のドレイン領域およびソース領域の一方として機能する。また、半導体基板１３０は、リセットトランジスタ２６のドレイン領域およびソース領域の他方である不純物領域６１ｎも有している。図３に模式的に示すように、不純物領域６１ｎは、ポリシリコンプラグなどを介して、上述のリセット電圧線３９に接続される。ここでは、不純物領域６０ｎおよび不純物領域６１ｎは、ｎ型の導電型を有する。これら複数の不純物領域６０ｎ、６１ｎは、典型的には、ｎ型の拡散領域である。
このことから理解されるように、半導体基板１３０には、複数の画素１１０に対応して複数の読出し回路２０が形成される。各画素の読出し回路２０は、半導体基板１３０に設けられた素子分離２２１によって他の画素の読出し回路２０から電気的に分離される。
図３に示すように、光電変換構造１０と半導体基板１３０との間には、半導体基板１３０を覆う層間絶縁層９０が位置する。層間絶縁層９０は、一般に、複数層の絶縁層と、複数層の配線とを含む。層間絶縁層９０中に配置された複数層の配線層は、アドレス信号線３４およびリセット信号線３６などをその一部に有する配線層、垂直信号線３５、電源配線３２およびリセット電圧線３９などをその一部に有する配線層などを含み得る。層間絶縁層９０中の絶縁層の数および配線層の数は、この例に限定されず、任意に設定可能である。
層間絶縁層９０の内部には、半導体基板１３０に形成された読出し回路２０に光電変換構造１０の画素電極１１を電気的に接続する導電構造８９が設けられる。図３に模式的に示すように、導電構造８９は、層間絶縁層９０中に配置された配線およびビアを含む。これらの配線およびビアは、典型的には、銅もしくはタングステンなどの金属、または、金属窒化物もしくは金属酸化物などの金属化合物から形成される。導電構造８９は、上述の不純物領域６０ｎに接続されたコンタクトプラグも含む。不純物領域６０ｎに接続されたコンタクトプラグは、典型的には、ポリシリコンプラグであり、導電性を高めるためにリンなどの不純物がドープされている。なお、図３では図示が省略されているが、導電構造８９は、信号検出トランジスタ２２のゲート電極との間にも電気的接続を有する。
半導体基板１３０に注目する。半導体基板１３０は、支持基板１４０と、支持基板１４０上に形成された１以上の半導体層とを含む。図３に示す例では、半導体基板１３０は、支持基板１４０上に設けられたｎ型の不純物層６２を有する。以下では、支持基板１４０として、ｐ型シリコン基板を例示する。支持基板１４０は、不純物層６２と比較して低い電気抵抗率を有し得る。なお、半導体基板１３０は、ＳＯＩ（silicon-on-insulator）基板、または、エピタキシャル成長などにより表面に半導体層が設けられた基板などであってもよい。
図３に例示する構成においてまず撮像領域Ｒ１に注目する。半導体基板１３０は、支持基板１４０上のｎ型半導体層６２ａｎと、ｎ型半導体層６２ａｎ上のｐ型半導体層６３ｐとを有する。支持基板１４０とｐ型半導体層６３ｐとの間に位置するｎ型半導体層６２ａｎは、上述の不純物層６２の一部である。撮像装置１００Ａの動作時、不純物層６２の電位は、図３において不図示のウェルコンタクトを介して制御される。撮像領域Ｒ１に位置するｎ型半導体層６２ａｎをその一部に含む不純物層６２を半導体基板１３０の内部に設けることにより、信号電荷を蓄積する電荷蓄積領域への支持基板１４０または周辺回路からの少数キャリアの流入を抑制できる。
図３に例示する構成において、半導体基板１３０は、ｐ型半導体層６３ｐ上に位置するｐ型半導体層６６ｐと、ｐ型半導体層６６ｐ中に形成されたｐ型不純物領域６５ｐとをさらに有している。この例では、導電構造８９との接続を有する上述の不純物領域６０ｎは、ｐ型不純物領域６５ｐ中に設けられている。不純物領域６０ｎと、ｐウェルとしてのｐ型不純物領域６５ｐとの間のｐｎ接合によって形成される接合容量は、画素電極１１によって収集される信号電荷の少なくとも一部を蓄積する容量として機能する。すなわち、不純物領域６０ｎは、信号電荷を一時的に保持する電荷蓄積領域の少なくとも一部を構成する。他方、不純物領域６１ｎは、ｐ型半導体層６６ｐ中に設けられている。ここでは、ｐ型不純物領域６５ｐにおける不純物濃度は、ｐ型半導体層６６ｐにおける不純物濃度よりも低い。
また、半導体基板１３０は、不純物層６２を貫通するようにして半導体基板１３０中に設けられた複数のｐ型領域６４を有する。ｐ型領域６４は、比較的に高い不純物濃度を有する。半導体基板１３０の内部にｐ型領域６４を設けることにより、不純物層６２を介して隔てられた導電型の共通する２つの領域を電気的に接続することが可能になる。
ここでは、複数のｐ型領域６４は、半導体基板１３０の法線方向から見たときに撮像領域Ｒ１中に位置する複数のｐ型領域６４ａと、遮断領域２００Ａの複数のコンタクトプラグ２１１の下方に位置する１以上のｐ型領域６４ｂとを含む。ｐ型領域６４ａは、ｎ型半導体層６２ａｎを貫通するようにしてｐ型半導体層６３ｐと支持基板１４０との間に形成され、ｐ型半導体層６３ｐと支持基板１４０とを電気的に接続する機能を有する。他方、ｐ型領域６４ｂは、その一端が遮断領域２００Ａの不純物領域１３１に達することにより不純物領域１３１に電気的に接続され、不純物領域１３１と支持基板１４０とを電気的に接続している。
したがって、ここでは、ｐ型領域６４ｂ、支持基板１４０およびｐ型領域６４ａを介して遮断領域２００Ａの不純物領域１３１からｐ型半導体層６３ｐに至る電気的な経路が半導体基板１３０中に形成される。上述したように、遮断領域２００Ａの不純物領域１３１には複数のコンタクトプラグ２１１が接続されており、これらコンタクトプラグ２１１は、グラウンドなどの不図示の電源に接続可能に構成されている。例えば複数のコンタクトプラグ２１１を介して遮断領域２００Ａの不純物領域１３１の電位を接地とすることが可能である。遮断領域２００Ａの複数のコンタクトプラグ２１１に適当な電源を接続することにより、不純物領域１３１、ｐ型領域６４ｂ、支持基板１４０およびｐ型領域６４ａを含む電気的経路を利用して、ｐ型半導体層６３ｐを介してｐ型不純物領域６５ｐおよびｐ型半導体層６６ｐの電位を制御することができる。
なお、図３に示す例では、不純物領域１３１のうち半導体基板１３０の表面付近に位置する部分に、相対的に不純物濃度が高くされた不純物領域１３１ａが形成されている。コンタクトプラグ２１１は、典型的には、金属から形成される。不純物領域１３１のうち不純物濃度が相対的に高い不純物領域１３１ａを設け、不純物領域１３１ａに複数のコンタクトプラグ２１１を接続することにより、複数のコンタクトプラグ２１１と不純物領域１３１との間のコンタクト抵抗低減の効果が得られる。
さらに、この例では、複数のコンタクトプラグ２１１と不純物領域１３１との間にシリサイド層１３１ｓを形成している。不純物領域１３１ａのうち半導体基板１３０の表面近傍にシリサイド層１３１ｓを設けて複数のコンタクトプラグ２１１を接続することにより、コンタクト抵抗をより低減することができる。
次に、半導体基板１３０の周辺領域Ｒ２に注目する。上述したように、周辺領域Ｒ２には、複数の画素１１０を駆動するための回路および複数の画素１１０から読み出された信号を処理するための回路が形成されている。周辺領域Ｒ２は、例えば、マルチプレクサなどのロジック回路を構成する複数のトランジスタ２５および２７を含む。図３に模式的に示すように、ここでは、不純物層６２の他の一部であるｎ型半導体層６２ｂｎが支持基板１４０上に形成されており、ｎ型半導体層６２ｂｎ上にウェルとしてのｎ型不純物領域８１ｎとｐ型不純物領域８２ｐとが形成されている。トランジスタ２５のドレイン領域およびソース領域は、ｐ型不純物領域８２ｐ中に位置し、トランジスタ２７のドレイン領域およびソース領域は、ｎ型不純物領域８１ｎ中に位置する。なお、ｎ型半導体層６２ｂｎは、支持基板１４０の一部が介在することにより、撮像領域Ｒ１の全周にわたってｎ型半導体層６２ａｎからは分離されている。ｎ型半導体層６２ｂｎには、不図示の電源が接続されることにより所定の電圧が供給される。
図３に例示する構成では、周辺領域Ｒ２に位置するトランジスタ２５および２７などの周辺トランジスタのドレイン領域上およびソース領域上にもシリサイド層ｓｒを形成している。図示するように、周辺トランジスタのドレイン領域およびソース領域には、コンタクトプラグｃｐが接続される。周辺トランジスタにシリサイド層ｓｒを形成してコンタクトプラグｃｐを接続することにより、コンタクト抵抗低減の効果が得られる。さらにここでは、周辺トランジスタのゲート電極上にもシリサイド層ｓｇを形成している。シリサイド層ｓｇの形成により、ゲート電極に接続される不図示のコンタクトプラグまたは配線とゲート電極との間のコンタクト抵抗を低減できる。このように、シリサイド層を設ける場所は、遮断領域２００Ａに限られない。
図４および図５は、半導体基板１３０の法線方向から見たときの遮断領域２００Ａの例示的な外観を模式的に示す。これらの例では、半導体基板１３０に帯状に形成された不純物領域１３１に沿って複数のコンタクトプラグ２１１を３列に配置している。
図３から理解されるように、ｐ型領域６４ｂは、半導体基板１３０において遮断領域２００Ａの複数のコンタクトプラグ２１１の下方に位置する。図４に示す例では、ｐ型領域６４ｂは、遮断領域２００Ａの不純物領域１３１に沿って半導体基板１３０の内部に帯状に形成されている。もちろん、ｐ型領域６４ｂの形状および配置は、この例に限定されず、図５に例示するように、半導体基板１３０の内部において複数のコンタクトプラグ２１１の下方の複数箇所に設けられてもよい。なお、不純物領域１３１は、半導体基板１３０の内部において、撮像領域Ｒ１と周辺領域Ｒ２との間に位置する素子分離２２０の下方まで延びていてもよい。
再び図３を参照する。図３に示す例では、遮断領域２００Ａは、周辺領域Ｒ２との境界付近に位置するｎ型不純物領域８３ｎをさらに含む。ｎ型不純物領域８３ｎは、不純物層６２のうちｎ型半導体層６２ｂｎ上に位置し、ｎ型半導体層６２ｂｎとの間に電気的接続を有する。ｎ型不純物領域８３ｎにコンタクトプラグが設けられてもよい。ｎ型不純物領域８３ｎに接続されたコンタクトプラグに適当な電源を接続することにより、ｎ型不純物領域８３ｎおよびｎ型半導体層６２ｂｎの電位を制御することが可能になる。
支持基板１４０の上方に位置する不純物層および不純物領域のそれぞれは、典型的には、支持基板１４０上にエピタキシャル成長で得た半導体層への不純物のイオン注入によって形成される。なお、ｐ型領域６４のうち撮像領域Ｒ１に位置するｐ型領域６４ａは、平面視において画素中の素子分離に重ならない位置に形成され得る。
本実施形態において、撮像領域Ｒ１と周辺領域Ｒ２との間には、遮断領域２００Ａが形成されている。上述したように、遮断領域２００Ａは、撮像領域Ｒ１と周辺領域Ｒ２との間に位置する素子分離２２０と、複数のコンタクトプラグ２１１が配置された不純物領域１３１とを含んでいる。遮断領域２００Ａが少なくとも不純物領域１３１を含むことにより、不純物領域１３１中のドーパントを利用して、いわゆるゲッタリング効果を発揮させ得る。例えば、光電変換層を支持する半導体基板のうち画素の配置された領域に金属不純物が拡散すると、画質の低下が生じることが知られている。不純物領域１３１中のドーパントをゲッタリングセンターとして機能させることにより、電荷蓄積領域への金属不純物の拡散を抑制して、金属不純物の拡散に起因する画質の低下を回避し得る。
シリコン基板に対するｐ型ドーパントの例は、ホウ素であり、ｎ型ドーパントの例は、リン、ヒ素、アンチモンである。これらのうち、ｐ型ドーパントは、殆どの金属に対してゲッタリング効果を発揮し得ることが知られており、したがって不純物領域１３１のドーパントとして好適である。本開示の典型的な実施形態では、遮断領域２００Ａの不純物領域１３１の導電型としてｐ型が選ばれる。例えばｐ型の不純物がドープされた不純物領域１３１を含む遮断領域２００Ａを撮像領域Ｒ１と周辺領域Ｒ２との間に配置することにより、撮像領域Ｒ１への金属不純物の拡散を効果的に抑制し得る。すなわち、画素１１０の電荷蓄積領域への金属不純物の拡散を抑制して、金属不純物の拡散に起因する画質の劣化を抑制することができる。不純物領域１３１のドーパントにｐ型の不純物を選択することによるゲッタリング効果の発揮は、周辺回路のコンタクトなどにシリサイド層を形成した場合に特に有効である。
図６は、遮断領域の形状の他の例を示す。図１に示す撮像装置１００Ａと比較して、図６に示す撮像装置１００Ｂは、遮断領域２００Ａに代えて、矩形状に撮像領域Ｒ１を取り囲む遮断領域２００Ｂを有する。上述の遮断領域２００Ａと比較して、遮断領域２００Ｂの不純物領域１３１は、平面視において撮像領域Ｒ１を環状に切れ目なく取り囲んでいる。図６に模式的に示すように、この例においてもやはり不純物領域１３１に複数のコンタクトプラグ２１１が接続される。なお、この例では、遮断領域２００Ｂの素子分離２２０も不純物領域１３１の内側において撮像領域Ｒ１を環状に切れ目なく取り囲んでいる。このような構成においては、素子分離２２０により、撮像領域Ｒ１と、周辺領域Ｒ２との境界が画定されるといってよい。
ここでは、周辺領域Ｒ２に設けられた周辺回路１２０Ｂは、垂直走査回路１２２、水平信号読出し回路１２４、電圧供給回路１２６および制御回路１２８に加えて、第２の垂直走査回路１２９と、第２の水平信号読出し回路１２７とを含んでいる。垂直走査回路１２９は、撮像領域Ｒ１を間に挟んで垂直走査回路１２２と反対側に配置されている。図示するように、垂直走査回路１２９にも、複数の画素１１０の各行に対応して設けられたアドレス信号線３４が接続されている。同様に、水平信号読出し回路１２７は、撮像領域Ｒ１を間に挟んで水平信号読出し回路１２４と反対側に配置され、複数の画素１１０の各列に対応して設けられた垂直信号線３５が接続される。
例えば、垂直走査回路１２２は、撮像領域Ｒ１の左半分の画素の行選択動作を担い、垂直走査回路１２９は、撮像領域Ｒ１の右半分の画素の行選択動作を担う。また、水平信号読出し回路１２４は、撮像領域Ｒ１の下半分の画素から読み出された信号の処理を担い、水平信号読出し回路１２７は、撮像領域Ｒ１の上半分の画素から読み出された信号の処理を担う。このように、撮像領域Ｒ１を区画して複数の垂直走査回路および水平信号読出し回路によって信号の読出しを実行することにより、フレームレートの短縮などの動作の高速化を図ることができる。
図６に例示する構成において、垂直走査回路１２２、１２９、および、水平信号読出し回路１２４、１２７は、撮像領域Ｒ１の矩形状の四辺に沿って配置されている。換言すれば、この例では、垂直走査回路１２２と画素１１０の集合との間、垂直走査回路１２９と画素１１０の集合との間、水平信号読出し回路１２４と画素１１０の集合との間、および、水平信号読出し回路１２７と画素１１０の集合との間のいずれにも遮断領域２００Ｂが介在している。
複数の画素１１０のアレイを含む撮像領域Ｒ１を平面視において取り囲む形状で遮断領域２００Ｂを半導体基板１３０に形成することにより、画素の電荷蓄積領域と周辺領域Ｒ２に形成された回路との間における電荷の移動をより効果的に抑制し得る。なお、図６に示す例のように、周辺回路を構成する回路群が例えば矩形状の撮像領域Ｒ１を取り囲むように配置されている場合において、遮断領域が平面視において撮像領域Ｒ１を環状に切れ目なく取り囲むことは、本開示の実施形態において必須ではない。例えば、遮断領域が、それぞれが素子分離２２０および不純物領域１３１を含み、全体として撮像領域Ｒ１を取り囲むように配置された複数の部分を含んでいてもよい。このような構成においても、平面視において撮像領域Ｒ１を環状に切れ目なく取り囲むように遮断領域を設けた場合と同様の効果を期待できる。
図７は、本開示の他のある実施形態による撮像装置の例示的な構成を模式的に示す。図７に示す撮像装置１００Ｃは、図１に示す撮像装置１００Ａと比較して、遮断領域２００Ａに代えて遮断領域２００Ｃを有する。図６を参照しながら説明した遮断領域２００Ｂと同様に、遮断領域２００Ｃも撮像領域Ｒ１を取り囲むように半導体基板１３０形成されている。ただし、図７に模式的に示すように、遮断領域２００Ｃは、不純物領域１３１の外側に位置する不純物領域１３２をさらに有している。この例では、不純物領域１３２は、平面視において撮像領域Ｒ１を環状に切れ目なく取り囲んでいる。
不純物領域１３２は、不純物領域１３１と周辺領域Ｒ２との間に位置し、かつ、不純物領域１３１とは異なる導電型を有する。また、不純物領域１３１と同様、不純物領域１３２には、複数のコンタクトプラグ２１２が接続される。複数のコンタクトプラグ２１２は、不図示の電源に接続されることにより、撮像装置１００Ｃの動作時、所定の電圧の供給を受ける。すなわち、撮像装置１００Ｃの動作時、不純物領域１３２の電位は、一定の電位に保たれる。
図８は、撮像領域Ｒ１および周辺領域Ｒ２と、遮断領域２００Ｃとを含む断面を模式的に示す。なお、図面が過度に複雑となることを避けるために、図８では半導体基板１３０の上方の光電変換構造１０および層間絶縁層９０の図示を省略している。以降の他の図面においても、光電変換構造１０および層間絶縁層９０などの図示を省略することがある。
図８に模式的に示すように、遮断領域２００Ｃの例えばｎ型の不純物領域１３２は、半導体基板１３０の内部において例えばｐ型の不純物領域１３１よりも周辺領域Ｒ２の近くに位置する。図８に例示する構成において、不純物領域１３２は、相対的に不純物濃度の高くされた不純物領域１３２ａを含んでいる。複数のコンタクトプラグ２１２は、この不純物領域１３２ａに接続されることにより、コンタクト抵抗の低減が図られている。この例では、不純物領域１３２ａのうち半導体基板１３０の表面近傍にシリサイド層１３２ｓが設けられており、コンタクト抵抗のさらなる低減が図られている。
不純物領域１３２は、ここでは、電荷蓄積領域の少なくとも一部を構成する不純物領域６０ｎの下方に位置するｎ型半導体層６２ａｎに達している。このような構成によれば、不純物領域１３２とｎ型半導体層６２ａｎとを電気的に接続し得る。したがって、複数のコンタクトプラグ２１２に電圧を供給することにより、不純物領域１３２を介してｎ型半導体層６２ａｎの電位を制御することが可能である。すなわち、複数のコンタクトプラグ２１２をウェルコンタクトとして機能させ得る。なお、不純物領域１３２が平面視において切れ目なく環状に撮像領域Ｒ１を取り囲むような形状を有する場合、ｎ型半導体層６２ａｎを貫通するｐ型領域６４ｂは、図５に示す例のように、平面視において島状に半導体基板１３０の内部に形成される。
ここで、図８に表された断面は、図７に示す撮像領域Ｒ１の例えば右端付近を切断したときの構造に対応する。図７に例示する構成において、撮像領域Ｒ１の左端付近は、図８に示す構造を左右を反転させたものと概ね同様の断面構造を有する。すなわち、ここでは、遮断領域２００Ｃの不純物領域１３２は、半導体基板１３０の表面に垂直な断面において、それぞれが半導体基板１３０の表面からｎ型半導体層６２ａｎにまで延びる２つの部分を有するといえる。この例のように、半導体基板１３０の表面からｎ型半導体層６２ａｎに達する不純物領域１３２と、画素中の不純物領域６０ｎよりも深い位置にあるｎ型半導体層６２ａｎとによって複数の画素１１０の不純物領域６０ｎを半導体基板１３０の内部において取り囲んでもよい。このような構成によれば、電荷蓄積領域として機能する不純物領域６０ｎへの余計な電荷の移動をより効果的に抑制できる。
図９は、本開示のさらに他のある実施形態による撮像装置に関する断面を模式的に示す。図７および図８を参照しながら説明した撮像装置１００Ｃと比較して、図９に示す撮像装置１００Ｄは、遮断領域２００Ｃに代えて、遮断領域２００Ｄを有する。
図９に示すように、遮断領域２００Ｄは、内部にシリサイド層１３１ｓの設けられた不純物領域１３１ａを含む不純物領域１３１と、内部にシリサイド層１３２ｓの設けられた不純物領域１３２ａを含む不純物領域１３２に加えて、内部にシリサイド層１３３ｓの設けられた不純物領域１３３ａを含む第１導電型の不純物領域１３３を有する。不純物領域１３３ａの不純物濃度は、不純物領域１３３よりも高い。シリサイド層１３３ｓは、半導体基板１３０の表面近傍に位置し、複数のコンタクトプラグ２１３が接続されている。
複数のコンタクトプラグ２１１と同様に、複数のコンタクトプラグ２１３には所定の電圧を供給する電源が接続される。複数のコンタクトプラグ２１３を介して所定の電圧の供給を受けることにより、撮像装置１００Ｄの動作時、不純物領域１３３の電位は、一定の電位に制御される。この例では、ｐ型領域６４は、一端が不純物領域１３３に達するように半導体基板１３０の内部に形成されたｐ型領域６４ｃを含んでいる。図示するように、ｐ型領域６４ｃの他端は、支持基板１４０に達している。したがって、複数のコンタクトプラグ２１３に印加する電圧の制御により、ｐ型領域６４ｃ、支持基板１４０および撮像領域Ｒ１に位置する複数のｐ型領域６４ａによって形成される電気的経路を介して、撮像領域Ｒ１に位置する複数の不純物領域６０ｎの周囲に位置するウェルの電位を制御することができる。なお、この例では、図８などに示す例と比較して、不純物領域１３１の下方に位置するｐ型領域６４ｂの形成が省略されているが、ｐ型領域６４ｃに代えて、あるいは、ｐ型領域６４ｃに加えて、ｐ型領域６４ｂを半導体基板１３０中に配置してもよい。
図９に示すように、遮断領域２００Ｄのうち不純物領域１３３は、第２導電型の不純物領域１３２と、周辺領域Ｒ２との間に位置する。不純物領域１３３は、平面視において、図８に示す不純物領域１３２と同様に、例えば撮像領域Ｒ１を切れ目なく環状に取り囲むような形状を有する。第２導電型の不純物領域１３２の外側かつ周辺領域Ｒ２の内側にさらに第１導電型の不純物領域１３３を配置することにより、撮像領域Ｒ１に形成された読出し回路２０と、周辺回路１２０との間の半導体基板１３０を介した電気的な結合をより効果的に抑制可能である。
図１０は、本開示の実施形態による撮像装置の変形例を示す。図１０に示す撮像装置１００Ｅは、遮断領域２００Ｅを有する。図８に示す遮断領域２００Ｃと同様に、遮断領域２００Ｅは、第１導電型の不純物領域１３１および不純物領域１３１の外側に位置する第２導電型の不純物領域１３２を含んでいる。図９に例示する構成と比較して、第１導電型の不純物領域１３３を有しない構成の方が、撮像領域Ｒ１の形成されたチップの面積縮小の観点からは有利であり、この例のように第１導電型の不純物領域１３３を省略した構成を採用してもよい。
この例では、遮断領域２００Ｅは、複数のコンタクトプラグ２１１と不純物領域１３１との間に位置するカーボン含有層１４１を含んでいる。なお、この例では、複数のコンタクトプラグ２１２の下方にもカーボン含有層１４２が形成されている。カーボン含有層１４２は、複数のコンタクトプラグ２１２と不純物領域１３２との間に位置する。カーボン含有層１４１およびカーボン含有層１４２は、それぞれ、シリサイド層１３１ｓおよびシリサイド層１３２ｓの形成前に、イオン注入法などによって半導体基板１３０に形成することができる。
良く知られているように、シリサイド層は、典型的には、チタン、コバルト、ニッケル、白金、タングステンなどの金属と、シリコンとが反応した化合物から構成された層である。近年、より低い抵抗率を示すシリサイドを形成するための金属としてニッケルが多く採用されている。しかしながら、半導体プロセス中の各種の熱処理工程および成膜工程における加熱により、シリサイド中の金属が半導体基板に拡散することが知られている。特に、シリサイド中のニッケルは、熱処理を伴う工程において半導体基板中に容易に拡散する。半導体基板に拡散したニッケルが撮像領域に到達すると、結晶欠陥が誘発される結果、シリコンバンドギャップ内に欠陥準位を生じる。シリコンバンドギャップ内の欠陥準位は、欠陥準位を介したリークの原因となる。すなわち、暗電流によってＳＮ比が低下し、画質低下を引き起こす。
上述したように、不純物領域中のｐ型ドーパントは、殆どの金属に対してゲッタリング効果を発揮する。したがって、不純物領域１３１の形成のためのドーパントとしてｐ型のドーパントを選択し、撮像領域Ｒ１を取り囲むように不純物領域１３１を半導体基板１３０に形成することにより、遮断領域２００Ｅ中に配置されたシリサイド層１３１ｓ、１３２ｓおよび／または周辺領域Ｒ２に配置されたシリサイド層ｓｒからの撮像領域Ｒ１への金属不純物の拡散を抑制することができる。しかしながら、本発明者の検討によると、ドーパントによるゲッタリング効果は、ニッケルイオンなどの重金属のイオンに対して十分でないことがある。
これに対し、図１０に例示する構成では、シリサイド層１３１ｓ、１３２ｓの下方にカーボン含有層１４１、１４２を形成している。換言すれば、図１０に示す例において、シリサイド層１３１ｓは、複数のコンタクトプラグ２１１とカーボン含有層１４１との間に位置している。同様に、シリサイド層１３２ｓは、複数のコンタクトプラグ２１２とカーボン含有層１４２との間に位置している。遮断領域に形成されたシリサイド層の下方にカーボン含有層を配置することにより、ニッケルイオンに対するカーボンによるゲッタリングを利用して、遮断領域中のシリサイド層からの撮像領域Ｒ１へのニッケルの拡散を抑制することが可能である。また、周辺領域Ｒ２に形成されたシリサイド層からの撮像領域Ｒ１へのニッケルの拡散を抑制する効果も得られ、ニッケルイオンの拡散に起因する画質の劣化を効果的に回避し得る。
さらに、本発明者は、シリサイド層から拡散したニッケルがカーボン含有層とその周囲の不純物領域との境界付近に偏析する傾向があることを見出した。図１０に例示する構成において、遮断領域２００Ｅの素子分離２２０は、平面視において撮像領域Ｒ１と複数のコンタクトプラグ２１１の接続された不純物領域１３１との間に位置する部分を含む。さらに、この例では、カーボン含有層１４１およびカーボン含有層１４２は、少なくとも、素子分離２２０のうち撮像領域Ｒ１と複数のコンタクトプラグ２１１との間に位置する部分よりも深い位置には形成されていない。すなわち、本開示の典型的な実施形態において、例えばカーボン含有層１４１の、半導体基板１３０の深さ方向に関するカーボン濃度のピークは、素子分離２２０の下端よりも浅い位置にある。半導体基板１３０の法線方向に関して、カーボン濃度のピークを遮断領域の素子分離２２０の下端よりも浅い位置とすることにより、遮断領域中に配置したシリサイド層からニッケルが拡散される範囲を最小限に留め得る。
図１１は、本開示の実施形態による撮像装置の他の変形例を示す。図１１に例示する構成において、撮像領域Ｒ１に配置された各画素は、不純物領域６０ｎに接続されたコンタクトプラグ８０をその一部に含む導電部８８を有する。導電部８８は、上述の導電構造８９の一部である。したがって、光電変換構造１０の画素電極１１は、導電部８８を介して不純物領域６０ｎに電気的に接続される。ここでは、導電部８８は、コンタクトプラグ８０と、コンタクトプラグ８０の他端側に接続されたコンタクトパッド部８３とを含んでいる。上述したように、コンタクトプラグ８０は、ポリシリコンから形成されたプラグであり、コンタクトパッド部８３も、典型的にはポリシリコンから形成される。
図１１に例示する構成において、導電部８８のコンタクトパッド部８３は、少なくともその一部にシリサイド層を含む。コンタクトパッド部８３の上面側に接続されるプラグは、典型的には、銅などの金属から形成される。例えばコンタクトパッド部８３の上面にシリサイド層を設けておくことにより、コンタクトパッド部８３の上面側に接続されるプラグとコンタクトパッド部８３との間の接続抵抗を低減することができる。なお、この例では、不純物領域６１ｎに接続された導電部のコンタクトパッド部にもシリサイド層が形成されている。
さらに、図１１に例示する構成では、半導体基板１３０のうちコンタクトプラグ８０が接続される表面近傍にカーボン含有層５３が形成されている。この例のように、コンタクトプラグ８０と不純物領域６０ｎとの間にカーボン含有層５３を介在させることにより、導電部８８がその一部にシリサイドを含む場合であっても、コンタクトプラグ８０を介した不純物領域６０ｎへのニッケルなどの拡散をカーボン含有層５３によって抑制し得る。ここでは、半導体基板１３０のうち不純物領域６１ｎの上方にも同様にカーボン含有層５５が配置されており、したがって、不純物領域６１ｎへのニッケルなどの拡散も抑制される結果、不純物領域６１ｎへのニッケルの拡散に起因する画質の低下も抑制できる。
カーボン含有層５３およびカーボン含有層５５は、上述のカーボン含有層１４１などと同様に、イオン注入法によって形成可能である。あるいは、半導体基板１３０の表面を覆う絶縁層にコンタクトホールを設けるためのプラズマエッチングの工程において、エッチングガスとしてカーボンを含むガスを用いることにより、コンタクトホールの形成と並行してこれらのカーボン含有層を形成してもよい。この場合、カーボン含有層中のカーボンの濃度は、イオン注入法によって形成されたカーボン含有層と比較して低い値を示し得る。
なお、半導体基板１３０の表面付近に限定されず、導電部８８内に形成されたシリサイド層と、半導体基板１３０に形成された例えば不純物領域６０ｎとの間にカーボン含有層を配置することにより、同様のニッケルの拡散防止の効果を得ることができる。図１２は、本開示の実施形態による撮像装置のさらに他の変形例を示す。図１２に示す例では、例えば上面側にシリサイド層が設けられたコンタクトパッド部８３の下面側に、カーボン含有層５６が形成されている。
このような構成によっても、コンタクトパッド部８３に形成されたシリサイド層からのニッケルなどの拡散を、シリサイド層の下方に位置するカーボン含有層５６によって抑制することができる。したがって、例えば不純物領域６０ｎへのニッケルの拡散を抑制することができ、画質の劣化を防止し得る。カーボン含有層５６は、例えばイオン注入法により、導電部８８のうちシリサイド層と半導体基板１３０との間の位置に形成することができる。例えば、コンタクトプラグ８０の内部にカーボン含有層が形成されてもよい。
以上に説明したように、本開示の実施形態によれば、暗電流に起因するＳＮ比の低下が抑制された撮像装置が提供される。なお、半導体基板１３０中の不純物領域の導電型は、上述の各例に示した配置に限定されず、ｎ型とｐ型とを互いに入れ替えた構成も可能である。また、上述の信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６などの各トランジスタは、ＮチャンネルＭＯＳＦＥＴであってもよいし、ＰチャンネルＭＯＳＦＥＴであってもよい。これらのトランジスタの全てがＮチャンネルＭＯＳＦＥＴまたはＰチャンネルＭＯＳＦＥＴのいずれかに統一されている必要もない。画素中トランジスタの各々をＮチャンネルＭＯＳＦＥＴとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。
本開示の実施形態によれば、暗電流による影響を抑制して高画質の撮影が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
１０ 光電変換構造
１１ 画素電極
１２ 光電変換層
１３ 対向電極
２０ 読出し回路
２５、２７ トランジスタ
２６ リセットトランジスタ
３４ アドレス信号線
３５ 垂直信号線
５３、５５、５６ カーボン含有層
６０ｎ、６１ｎ 不純物領域
６２ 不純物層
６２ａｎ、６２ｂｎ ｎ型半導体層
６３ｐ ｐ型半導体層
６４、６４ａ〜６４ｃ ｐ型領域
６５ｐ ｐ型不純物領域
６６ｐ ｐ型半導体層
８０ コンタクトプラグ
８３ コンタクトパッド部
８８ 導電部
８９ 導電構造
１００Ａ〜１００Ｅ 撮像装置
１１０ 画素
１２０、１２０Ａ、１２０Ｂ 周辺回路
１２２、１２９ 垂直走査回路
１２４、１２７ 水平信号読出し回路
１３０ 半導体基板
１３１、１３１ａ 不純物領域
１３１ｓ、１３２ｓ、１３３ｓ シリサイド層
１３２、１３２ａ 不純物領域
１３３、１３３ａ 不純物領域
１４０ 支持基板
１４１、１４２ カーボン含有層
２００Ａ〜２００Ｅ 遮断領域
２１１〜２１３ コンタクトプラグ
２２０、２２１ 素子分離
Ｒ１ 撮像領域
Ｒ２ 周辺領域
ｓｇ、ｓｒ シリサイド層

Claims (19)

  1. それぞれが、光電変換層、前記光電変換層で生成された電荷を収集する画素電極、および、前記画素電極に電気的に接続された第１不純物領域を有する複数の画素を含む撮像領域と、
    前記撮像領域の外側に位置し、前記複数の画素を駆動する回路が設けられている周辺領域と、
    前記撮像領域と前記周辺領域との間に位置する第１導電型の第２不純物領域、および、前記第２不純物領域に接続された複数の第１コンタクトプラグを有する遮断領域と
    を備える撮像装置。
  2. 前記遮断領域は、
    前記周辺領域と前記第２不純物領域との間に位置する第２導電型の第３不純物領域と、
    前記第３不純物領域に設けられた複数の第２コンタクトプラグと
    を含む、請求項１に記載の撮像装置。
  3. 前記第３不純物領域は、平面視において前記撮像領域を環状に取り囲んでいる、請求項２に記載の撮像装置。
  4. 前記遮断領域は、
    前記周辺領域と前記第３不純物領域との間に位置する第１導電型の第４不純物領域と、
    前記第４不純物領域に設けられた複数の第３コンタクトプラグと
    を含む、請求項２または３に記載の撮像装置。
  5. 前記第１不純物領域、前記第２不純物領域および前記第３不純物領域を有する半導体基板をさらに備え、
    前記半導体基板は、前記半導体基板の内部において前記第１不純物領域よりも深い位置にある第２導電型の不純物層をさらに有し、
    前記第３不純物領域は、前記半導体基板の表面に垂直な断面においてそれぞれが前記表面から前記不純物層に達する２つの部分を含む、請求項２から４のいずれかに記載の撮像装置。
  6. 前記半導体基板は、前記不純物層を貫通する第１導電型の複数の第５不純物領域をさらに有する、請求項５に記載の撮像装置。
  7. 前記複数の第５不純物領域は、前記複数の第１コンタクトプラグの下方に位置する１以上の不純物領域であって、一端が前記第２不純物領域に接続された１以上の不純物領域を含む、請求項６に記載の撮像装置。
  8. 前記遮断領域は、前記複数の第１コンタクトプラグと前記第２不純物領域との間に位置する第１カーボン含有層を有する、請求項５から７のいずれかに記載の撮像装置。
  9. 前記遮断領域は、平面視において前記撮像領域と前記複数の第１コンタクトプラグとの間に位置する素子分離を含む、請求項８に記載の撮像装置。
  10. 前記第１カーボン含有層の、前記半導体基板の深さ方向に関するカーボン濃度のピークは、前記素子分離の下端よりも浅い位置にある、請求項９に記載の撮像装置。
  11. 前記遮断領域は、前記複数の第１コンタクトプラグと前記第１カーボン含有層との間に位置する第１シリサイド層を有する、請求項８から１０のいずれかに記載の撮像装置。
  12. 前記第１シリサイド層は、ニッケルを含有する、請求項１１に記載の撮像装置。
  13. 各画素は、前記第１不純物領域に電気的に接続された第５コンタクトプラグをその一部に含む導電部を有し、
    前記導電部は、第２シリサイド層を含み、
    前記画素電極は、前記導電部を介して前記第１不純物領域に電気的に接続される、請求項５から１２のいずれかに記載の撮像装置。
  14. 前記導電部は、前記第２シリサイド層と前記第１不純物領域との間に位置する第２カーボン含有層を含む、請求項１３に記載の撮像装置。
  15. 前記半導体基板は、前記第１不純物領域と前記第５コンタクトプラグとの間に位置する第３カーボン含有層を有する、請求項１３または１４に記載の撮像装置。
  16. 前記第２不純物領域は、平面視において前記撮像領域を環状に取り囲んでいる、請求項１から１５のいずれかに記載の撮像装置。
  17. 前記第１導電型は、Ｐ型である、請求項１から１６のいずれかに記載の撮像装置。
  18. 複数の画素を有する撮像装置であって、
    複数の不純物領域が設けられた半導体基板と、
    前記半導体基板に支持された光電変換層と、
    前記半導体基板と前記光電変換層との間に位置する複数の画素電極と
    を備え、
    各画素は、
    前記光電変換層の一部と、
    前記複数の画素電極のうちの１つと、
    前記複数の不純物領域のうちの１つと、
    前記複数の不純物領域のうちの前記１つに電気的に接続されたコンタクトプラグと
    を有し、
    前記半導体基板は、前記不純物領域と前記コンタクトプラグとの間に位置するカーボン含有層を有する、撮像装置。
  19. 各画素の前記画素電極は、前記コンタクトプラグを介して前記不純物領域に電気的に接続されている、請求項１８に記載の撮像装置。
JP2020140191A 2019-09-05 2020-08-21 撮像装置 Pending JP2021044542A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962896503P 2019-09-05 2019-09-05
US62/896,503 2019-09-05

Publications (1)

Publication Number Publication Date
JP2021044542A true JP2021044542A (ja) 2021-03-18

Family

ID=74851219

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020140191A Pending JP2021044542A (ja) 2019-09-05 2020-08-21 撮像装置

Country Status (2)

Country Link
US (2) US11545525B2 (ja)
JP (1) JP2021044542A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023276744A1 (ja) * 2021-06-30 2023-01-05 パナソニックＩｐマネジメント株式会社 撮像装置及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235835B2 (en) 2002-05-14 2007-06-26 Sony Corporation Semiconductor device and its manufacturing method, and electronic device
JP2004055903A (ja) * 2002-07-22 2004-02-19 Nikon Corp 受光装置、計測装置、露光装置、およびデバイス製造方法
US7205584B2 (en) 2003-12-22 2007-04-17 Micron Technology, Inc. Image sensor for reduced dark current
CN100433340C (zh) * 2003-12-31 2008-11-12 天津大学 与深亚微米射频工艺兼容的硅光电探测器
US7821046B2 (en) * 2007-04-27 2010-10-26 Aptina Imaging Corporation Methods, structures and sytems for an image sensor device for improving quantum efficiency of red pixels
JP2009071173A (ja) * 2007-09-14 2009-04-02 Panasonic Corp 半導体装置
WO2012147302A1 (ja) 2011-04-28 2012-11-01 パナソニック株式会社 固体撮像装置及びそれを用いたカメラシステム
WO2013076924A1 (ja) * 2011-11-22 2013-05-30 パナソニック株式会社 固体撮像装置
JP2013123000A (ja) 2011-12-12 2013-06-20 Sony Corp 固体撮像装置およびその製造方法
CN107833899B (zh) 2012-06-27 2021-11-19 松下知识产权经营株式会社 固体摄像装置
US9613916B2 (en) * 2015-03-12 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Protection ring for image sensors
JP2019029399A (ja) 2017-07-26 2019-02-21 パナソニックＩｐマネジメント株式会社 撮像装置
JP2020088293A (ja) * 2018-11-29 2020-06-04 キヤノン株式会社 光電変換装置、光電変換システム、移動体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023276744A1 (ja) * 2021-06-30 2023-01-05 パナソニックＩｐマネジメント株式会社 撮像装置及びその製造方法

Also Published As

Publication number Publication date
US20210074768A1 (en) 2021-03-11
US11545525B2 (en) 2023-01-03
US20230097421A1 (en) 2023-03-30

Similar Documents

Publication Publication Date Title
US10879301B2 (en) Solid-state imaging device
JP4976273B2 (ja) シーモスイメージセンサ及びその製造方法
JP6406585B2 (ja) 撮像装置
US20080197387A1 (en) Solid-State imaging device and camera
US20060240631A1 (en) Method for manufacturing a solid-state image capturing device and electric information device
JP3727639B2 (ja) 固体撮像装置
JP2005347759A (ja) 暗電流を減少させるためのイメージセンサー及びその製造方法
JP2009510777A (ja) 改善された収集のための光検出器及びｎ型層構造
US20230005981A1 (en) Solid-state image sensor and electronic device
US20230197762A1 (en) Complementary metal-oxide-semiconductor image sensor and method of making
US20140151753A1 (en) Solid-state imaging apparatus, manufacturing method thereof, and electronic information device
US20230097421A1 (en) Imaging device
JP7411916B2 (ja) 撮像装置
JP2001060680A (ja) 固体撮像素子およびその製造方法
JP2020057776A (ja) 撮像装置
WO2020170658A1 (ja) 撮像装置
JP2005191362A (ja) 固体撮像装置
CN115053348A (zh) 固态摄像元件和电子装置
US20080182354A1 (en) Methods of fabricating cmos image sensors
US20080048221A1 (en) Image sensor and manufacturing method thereof
JP7511187B2 (ja) 撮像装置
JP5487734B2 (ja) 固体撮像素子
US20230290793A1 (en) Imaging device
WO2023176150A1 (ja) 固体撮像装置
JP2011165905A (ja) 固体撮像素子及びその駆動方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230606

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240307

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240614