KR20070058835A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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Abstract

반도체 집적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 아날로그 회로 영역, 디지털 회로 영역, 이미지 센싱 회로 영역이 정의된 기판을 제공하고, 기판 상에 제1 절연막 및 제1 게이트 전극용 도전막을 형성하고, 디지털 회로 영역 상에 형성된 제1 절연막 및 제1 게이트 전극용 도전막을 제거하고, 아날로그 회로 영역 및 이미지 센싱 회로 영역의 제1 게이트 전극용 도전막의 상면 및 측면에 컨포말하게 블로킹막을 형성하고, 디지털 회로 영역의 기판 상면에 제2 절연막을 형성하고, 제2 절연막 상에 제2 게이트 전극용 도전막을 형성하고, 제1 및 제2 게이트 전극용 도전막, 제1 및 제2 절연막을 패터닝하여 제1 및 제2 게이트, 제1 및 제2 게이트 절연막을 형성하는 것을 포함한다.
반도체 집적 회로 장치, 이미지 센서

Description

반도체 집적 회로 장치의 제조 방법{Fabrication method for semiconductor integrated circuit device}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
10: 화소 배열부 20: 타이밍 제너레이터
30: 로우 디코더 40: 로우 드라이버
50: 상관 이중 샘플러 60: 아날로그 디지털 컨버터
70: 래치부 80: 컬럼 디코더
101: 반도체 기판 110: 소자 분리 영역
210: 제1 게이트 절연막 210a, 210b: 제1 절연막
212: 제2 게이트 절연막 212a: 제2 절연막
220: 제1 게이트 전극 222: 제2 게이트 전극
220a, 220b: 제1 게이트 전극용 도전막
222a, 222b: 제2 게이트 전극용 도전막
230: 블로킹막 240: 하드 마스크층
241, 242: 하드 마스크
본 발명은 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 이미지 재현 특성이 향상된 반도체 집적 회로 장치의 제조 방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
최근 시스템 LSI(System Large Scale Integration) 칩 기술의 진보에 수반하여, 이러한 이미지 센서를 구현하는 반도체 집적 회로 장치는 디지털 회로, 아날로그 회로 및 이미지 센싱 회로를 동일한 반도체 기판 내에 집적하는 반도체 집적 회로 소자로 개발되고 있다.
이미지 센서를 구성하는 트랜지스터를 형성할 때에는 게이트 산화막 및 게이트를 형성한 후, 불순물 이온을 주입하는 이온 주입 공정이 진행된다. 이 때, 디지털 회로 영역의 게이트 절연막의 두께가 얇아서 불순물 이온이 게이트 절연막을 통 과하여 반도체 기판으로 주입될 수 있다. 그러면, 주입된 불순물 이온의 영향으로 채널 영역의 문턱 전압이 변할 수 있다. 한편, 아날로그 회로 영역 및 이미지 센서 회로 영역의 게이트 절연막은 불순물 이온이 게이트 절연막을 통과하지 못할 정도의 두께로 형성되기 때문에 불순물 이온이 게이트 절연막을 통과하지 못한다.
한편, 아날로그 회로 영역 및 이미지 센싱 회로 영역의 게이트 절연막은 이물질이 들어가지 않은 순수한 실리콘 산화막이 요구된다. 아날로그 회로 영역 및 이미지 센싱 회로 영역의 게이트 절연막이 실리콘 산화막이 아닌 실리콘 질화막 등으로 형성될 경우, 댕글링 본드(dangling bond)가 증가하게 된다. 댕글링 본드가 형성되면 핫 캐리어가 게이트 전극에 트랩(trap)되는 인터페이스 트랩(interface trap)이 증가하게 되고, 인터페이스 트랩은 플릭커 노이즈(flicker noise)의 원인이 된다. 플릭커 노이즈는 이미지 센서의 노이즈로 나타나 화질을 열화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 이미지 재현 특성이 개선된 반도체 집적 회로 장치의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 아날로그 회로 영역, 디지털 회로 영역, 이미지 센싱 회로 영역이 정의된 기판을 제공하고, 상기 기판 상에 제1 절연막 및 제1 게이트 전극용 도전막을 형성하고, 상기 디지털 회로 영역 상에 형성된 제1 절연막 및 제1 게이트 전극용 도전막을 제거하고, 상기 아날로그 회로 영역 및 이미지 센싱 회로 영역의 제1 게이트 전극용 도전막의 상면 및 측면에 컨포말하게 블로킹막을 형성하고, 상기 디지털 회로 영역의 기판 상면에 제2 절연막을 형성하고, 상기 제2 절연막 상에 제2 게이트 전극용 도전막을 형성하고, 상기 제1 및 제2 게이트 전극용 도전막, 제1 및 제2 절연막을 패터닝하여 제1 및 제2 게이트, 제1 및 제2 게이트 절연막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 나아가, n형 또는 p형은 예시적인 것이며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들에 따른 이미지 센서는 CCD(Charge Coupled Device)와 CMOS 이미지 센서를 포함한다. 여기서, CCD는 CMOS 이미지 센서에 비해 잡음(noise)이 적고 화질이 우수하지만, 고전압을 요구하며 공정 단가가 비싸다. CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, 이하에서는 본 발명의 이미지 센서로 CMOS 이미지 센서를 예시하여 설명한다. 그러나, 본 발명의 기술적 사상은 그대로 CCD에도 적용될 수 있음은 물론이다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 집적 회로 장치를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 액티브 픽셀 센서 어레이(active pixel sensor array, APS arrray)(10), 타이밍 제너레이터(timing generator)(20), 로우 디코더(row decoder)(30), 로우 드라이버(row driver)(40), 상관 이중 샘플러(Correlated Double Sampler, CDS)(50), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC)(60), 래치부(latch)(70) 및 컬럼 디코더(column decoder)(80) 등을 포함한다.
액티브 픽셀 센서 어레이(10)은 2차원적으로 배열된 다수의 단위 화소를 포 함한다. 다수의 단위 화소들은 광학 영상을 전기 신호로 변환하는 역할을 한다. 액티브 픽셀 센서 어레이(10)는 로우 드라이버(40)로부터 화소 선택 신호(ROW), 리셋 신호(RST), 전하 전송 신호(TG) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(50)에 제공된다.
타이밍 제너레이터(20)는 로우 디코더(30) 및 컬럼 디코더(80)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
로우 드라이버(40)는 로우 디코더(30)에서 디코딩된 결과에 따라 다수의 단위 화소들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 센서 어레이(10)에 제공한다. 일반적으로 매트릭스 형태로 단위 화소가 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(50)는 액티브 픽셀 센서 어레이(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 기준 전압 레벨(이하, '잡음 레벨(noise level)')과 형성된 전기적 신호에 의한 전압 레벨(이하, '신호 레벨')을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(60)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(70)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(80)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.
이와 같은 반도체 집적 회로 장치는 아날로그 회로, 디지털 회로 및 이미지 센싱 회로로 구성될 수 있다. 예를 들어, 반도체 집적 회로 소자 중 상관 이중 샘플러(50)와 아날로그 디지털 컨버터(60)는 아날로그 회로로 구성되며, 타이밍 제너레이터(20), 로우 디코더(30), 로우 드라이버(40), 래치부(70) 및 컬럼 디코더(80)는 디지털 회로로 구성되며, 액티브 픽셀 센서 어레이(10)는 이미지 센싱 회로로 구성될 수 있다.
이하, 도 2 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도들이다.
도 2 및 도 3을 참조하면, 반도체 집적 회로 장치는 디지털 회로 영역, 아날로그 회로 영역 및 이미지 센싱 회로 영역으로 구분된다. A 영역은 디지털 회로 영역을 정의하고, B 영역은 아날로그 회로 영역, C 영역은 이미지 센싱 회로 영역을 정의한다. 도면에는 디지털 회로 영역(A)과 아날로그 회로 영역(B)이 인접하여 있는 것으로 도시되어 있으나, 디지털 회로 영역(A)은 이미지 센싱 회로 영역(C)과도 인접하여 정의될 수 있다.
우선, 기판(101)에 N형 및 P형 불순물을 주입하여, N형 웰 및 P형 웰을 형성한다. N형 웰 및 P형 웰은 디지털 회로 영역(A), 아날로그 회로 영역(B) 및 이미지 센싱 회로 영역(C)에 각각 형성될 수 있다.
이어서, 상기 기판(101) 전면에 제1 절연막(210a) 및 제1 게이트 전극용 도 전막(220a)을 형성한다(S10). 제1 절연막(210a)은 예를 들어, 실리콘 산화막으로 형성될 수 있다. 제1 절연막(210a)은 O2 가스를 공급하고 산화 공정을 진행하여 형성할 수 있으며, 약 60~80Å의 두께로 형성될 수 있다. 제1 게이트 전극용 도전막(220a)은 폴리 실리콘을 CVD(Chemical Vapor Deposition) 방법으로 증착하여 형성할 수 있다.
이어서, 도 2 및 도 4를 참조하면, 디지털 회로 영역(A)의 제1 절연막(도 3의 210a 참조) 및 제1 게이트 전극용 도전막(도 3의 220a 참조)을 제거한다(S20). 이 때, 사진 식각 공정을 통해 아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)의 상부에 포토레지스트 패턴을 형성한 후, 식각 공정을 통하여 디지털 회로 영역(A)의 제1 절연막(210a) 및 제1 게이트 전극용 도전막(220a)을 제거할 수 있다.
이어서, 도 2 및 도 5를 참조하면, 기판(101) 전면에 컨포말하게 블로킹막(230a)을 형성한다(S30). 즉, 디지털 회로 영역(A)의 노출된 기판(101) 상에, 아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)의 제1 게이트 전극용 도전막(220b)의 상부 및 측면에 컨포말하게 블로킹막(230a)을 형성한다. 블로킹막(230a)은 예를 들어, SiON으로 형성할 수 있다.
이어서, 도 2 및 도 6을 참조하면, 디지털 회로 영역(A)의 블로킹막(도 5의 230a 참조)을 제거한다(S40). 사진 식각 공정을 통해 아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)의 상부에 포토레지스트 패턴을 형성한 후, 식각 공정을 통하여 디지털 회로 영역(A)의 블로킹막(230a)을 제거할 수 있다.
이어서, 도 2 및 도 7을 참조하면, 디지털 회로 영역(A)에 제2 절연막(212a)을 형성한다(S50). 제2 절연막(212a)은 O2 가스와 함께 NO 가스 또는 N2O 가스를 공급하고 산화 공정을 진행하여 형성하며, 약 10~30Å의 두께로 형성할 수 있다. 제2 절연막(212a)은 실리콘 산질화막으로 형성될 수 있다. 이 때, 디지털 회로 영역(B)에는 블로킹막(230b)이 형성되어 있기 때문에, 실리콘 산질화막이 형성되지 않는다.
블로킹막(230b)을 형성하지 않으면, 제2 절연막(212a)은 제1 게이트 전극용 도전막(220b)의 상면 및 측면에도 형성되게 된다. 이러한 경우, 게이트 전극 및 게이트 절연막을 패터닝하기 위하여 식각 공정을 진행할 때에, 제1 게이트 전극용 도전막(220b)의 측면에 형성된 제2 절연막(212a)을 제거하기가 어려워진다. 제1 게이트 전극용 도전막(220b)의 측면에 형성된 제2 절연막(212a)은 높이가 높기 때문에, 게이트 전극 및 게이트 절연막을 패터닝하기 위하여 식각 공정은 건식 식각으로 진행할 때에, 완전히 제거하기 어렵다. 따라서, 제2 절연막(212a)의 일부가 잔류하게 되면, 제거되지 않은 제2 절연막(212a)은 파티클을 유발하게 되고, 불량을 일으킬 수 있다.
블로킹막(230b)을 형성한 후, 제2 절연막(212a)을 형성하는 산화 공정을 진행하면, 디지털 회로 영역(A)에는 제2 절연막(212a)이 형성되지 않는다. 따라서, 제1 게이트 전극용 도전막(220b)의 측면에 제2 절연막(212a)이 형성됨으로써, 파티클이 유발되는 것을 막을 수 있어, 공정 안정성이 높아질 수 있다.
이어서, 도 2 및 도 8을 참조하면, 기판(101) 전면에 제2 게이트 전극용 도전막(222a)을 형성한다(S60). 제2 게이트 전극용 도전막(222a)은 디지털 회로 영역(A) 의 제2 절연막(212a) 상부, 아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)의 블로킹막(230b) 상에 컨포말하게 형성된다. 제2 게이트 전극용 도전막(222a)은 폴리 실리콘을 CVD 방법으로 증착하여 형성할 수 있다.
이어서, 도 2 및 도 9를 참조하면, 아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)의 제2 게이트 전극용 도전막(도 8의 222a 참조)을 제거한다(S70). 즉, 블로킹막(230b) 상부에 형성된 제2 게이트 전극용 도전막(222a)을 제거한다. 아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)의 제2 게이트 전극용 도전막(222a)을 제거할 때는, 디지털 회로 영역(A)을 포토레지스트 등으로 가린 후, 이방성 식각에 의해서 제거할 수 있다. 또는, CMP(Chemical Mechanical Polishing) 방법에 의해, 아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)의 제2 게이트 전극용 도전막(222a)을 제거할 수도 있다.
이어서, 도 2 및 도 10을 참조하면, 제2 게이트 전극용 도전막(222b) 및 블로킹막(230b) 상면에 하드 마스크층(240)을 형성한다(S80). 즉, 디지털 회로 영역(A)의 제2 게이트 전극용 도전막(222b) 상면 및, 아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)의 블로킹막(230b) 상에 형성된다. 하드 마스크층(240)은 PE-SiN(Plasma Enhenced-SiN) 또는 LP-SiN(Low Pressure-SiN) 등으로 형성할 수 있다.
이어서, 도 2 및 도 11을 참조하면, 제1 및 제2 게이트 전극용 도전막(도 10의 220b, 222b 참조)과 제1 및 제2 절연막(도 10의 210b, 212a 참조)을 패터닝하여 제1 및 제2 게이트 전극(220, 222) 및 제1 및 제2 게이트 절연막(210, 212)을 형성한다(S90). 즉, 하드 마스크층(도 10의 240a 참조)을 패터닝하여 하드 마스크(241, 242)를 형성하고, 제1 하드 마스크(241)를 식각 마스크로 하여, 제1 게이트 전극용 도전막(220b) 및 제1 절연막(210b)을 패터닝하여 제1 게이트 전극(220) 및 제1 게이트 절연막(210)을 형성한다. 이 때, 제1 게이트 전극(220)의 상부에는 블로킹막(230)도 같이 패터닝된다. 동시에, 제2 하드 마스크(242)를 식각 마스크로 하여, 제2 게이트 전극용 도전막(222b) 및 제2 절연막(212a)을 패터닝하여 제2 게이트 전극(222) 및 제2 게이트 절연막(212)을 형성한다.
즉, 아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)에는 제1 게이트 전극(220) 및 제1 게이트 절연막(210)을 형성하고, 디지털 회로 영역(A)에는 제2 게이트 전극(222) 및 제2 게이트 절연막(212)을 형성한다.
아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)의 제1 게이트 절연막(210)을 실리콘 산화막으로 형성하면, 댕글링 본드(dangling bond)의 증가에 의한 플릭커 노이즈(flicker noise)가 발생하지 않아 이미지 재현 특성이 향상된 반도체 집적 회로 장치를 제조할 수 있다.
또한, 디지털 회로 영역(A)의 제2 게이트 절연막(212)을 실리콘 산질화막으로 형성하면 후속 공정인 이온 주입 공정에서 불순물 이온이 게이트 절연막을 뚫고 반도체 기판으로 주입되는 것을 막을 수 있다.
한편, 아날로그 회로 영역(B) 및 이미지 센서 회로 영역(C)의 제1 절연막(210b) 및 제1 게이트 전극용 도전막(220b) 상에 블로킹막(230b)을 형성한 후, 제2 절연막(212a)을 형성하는 산화 공정을 진행하면, 제1 게이트 전극용 도전막(220b)의 측면에 제2 절연막(212a)이 형성됨으로써, 파티클이 발생하는 것을 막을 수 있어, 공정 안정성이 높아질 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치의 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 플릭커 노이즈가 발생하지 않아 이미지 재현 특성이 향상된 반도체 집적 회로 장치를 제조할 수 있다.
둘째, 이온 주입 공정에서 불순물 이온이 디지털 회로 영역의 게이트 절연막을 뚫고 반도체 기판으로 주입되는 것을 막을 수 있다.
셋째, 파티클이 발생하는 것을 막을 수 있어, 공정 안정성이 높아질 수 있다.

Claims (6)

  1. 아날로그 회로 영역, 디지털 회로 영역, 이미지 센싱 회로 영역이 정의된 기판을 제공하고,
    상기 기판 상에 제1 절연막 및 제1 게이트 전극용 도전막을 형성하고,
    상기 디지털 회로 영역 상에 형성된 제1 절연막 및 제1 게이트 전극용 도전막을 제거하고,
    상기 아날로그 회로 영역 및 이미지 센싱 회로 영역의 제1 게이트 전극용 도전막의 상면 및 측면에 컨포말하게 블로킹막을 형성하고,
    상기 디지털 회로 영역의 기판 상면에 제2 절연막을 형성하고,
    상기 제2 절연막 상에 제2 게이트 전극용 도전막을 형성하고,
    상기 제1 및 제2 게이트 전극용 도전막, 제1 및 제2 절연막을 패터닝하여 제1 및 제2 게이트, 제1 및 제2 게이트 절연막을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 블로킹막은 SiON인 반도체 집적 회로 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 아날로그 회로 영역 및 이미지 센싱 회로 영역의 제1 게이트 전극용 도 전막의 상면 및 측면에 컨포말하게 블로킹막을 형성하는 것은,
    상기 기판 전면에 블로킹막을 컨포말하게 형성하고,
    상기 디지털 회로 영역에 형성된 블로킹막을 제거하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두꺼운 반도체 집적 회로 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 절연막은 산화막으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 절연막은 산질화막으로 형성되는 반도체 집적 회로 장치의 제조 방법.
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