TW201628177A - 影像感測裝置及半導體結構 - Google Patents
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Abstract
一種影像感測裝置，包含多個像素單元。每一像素單元包含光感測元件、第一電晶體和第二電晶體。第一電晶體耦接於光感測元件。第二電晶體，耦接於光感測元件和第一電晶體。第一電晶體包含具有第一寬度之第一閘極結構，第二電晶體包含具有第二寬度之第二閘極結構，其中第一閘極結構與第二閘極結構之間的距離實質上大於第一寬度和第二寬度。
Description
本發明是有關於一種影像感測裝置及半導體結構。
影像感測裝置，例如互補式金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)影像感測器(CMOS image sensor；CIS)，已被廣泛使用在各種電子產品上，例如數位相機、智慧型手機、平板電腦、車用錄影器和其他應用。由於小型化的趨勢，影像感測器中的電子元件和在影像感測裝置的每一像素單元中的電子元件之間的距離變得愈來愈小，因此達成高像素解析度。然而，元件的過度集中將導致如矽差排(silicon dislocations)和/或晶格缺陷(crystal defects)等缺陷，這些缺陷輪流引起漏電流(leakage currents)的產生而造成亮白像素(white pixel)問題，更嚴重者造成影像感測裝置中的亮白點(white spot)症狀。
本發明提出一種影像感測裝置，此影像感測裝置包含多個像素單元。每一像素單元包含光感測元件、第一電晶體和第二電晶體。第一電晶體耦接於光感測元件。第二電晶體耦接於光感測元件和第一電晶體。第一電晶體包含具有第一寬度的第一閘極結構。第二電晶體包含具有第二寬度的第二閘極結構，第一閘極結構與第二閘極結構之間的第一距離實質上大於第一寬度和第二寬度。
本發明另提出一種影像感測裝置，此影像感測裝置包含多個像素單元。每一像素單元包含多個光感測元件、第一電晶體和第二電晶體。第一電晶體耦接於此些光感測元件。第二電晶體耦接於此些光感測元件和第一電晶體。第一電晶體包含具有第一寬度的第一閘極結構。第二電晶體包含具有第二寬度的第二閘極結構，第一閘極結構與第二閘極結構之間的第一距離實質上大於第一寬度和第二寬度。
本發明另提出一種半導體結構，此半導體結構包含光感測元件、第一電晶體和第二電晶體。第一電晶體耦接於光感測元件。第二電晶體耦接於光感測元件和第一電晶體。第一電晶體包含具有第一寬度的第一閘極結構。第二電晶體包含具有第二寬度的第二閘極結構，第一閘極結構與第二閘極結構之間的第一距離實質上大於第一寬度和第二寬度。
100‧‧‧影像感測裝置
102‧‧‧像素區
102A‧‧‧像素單元
104‧‧‧邏輯區
110‧‧‧半導體基材
200、600‧‧‧像素電路
210、6101~6101‧‧‧光感測元件
220、6201~6201‧‧‧轉移電晶體
230、630‧‧‧重設電晶體
240、640‧‧‧源極隨耦電晶體
250、650‧‧‧列選擇電晶體
300‧‧‧半導體結構
310、320‧‧‧電晶體
311、321‧‧‧閘極介電層
312、322‧‧‧閘極結構
313、323‧‧‧介電層
314、324‧‧‧間隙壁
315、325‧‧‧源極/汲極區
330‧‧‧第二介電層
340‧‧‧第三介電層
VPD、VPD1~VPD1‧‧‧光擴散電壓
X1、X2‧‧‧寬度
Y‧‧‧距離
為了更完整了解實施例及其優點，現參照結合所附圖式所做之下列描述，其中：〔圖1〕繪示依據本發明一些實施例之影像感測裝置的示意圖；〔圖2〕繪示依據本發明一些實施例之〔圖1〕之每一像素單元之像素電路的電路圖；〔圖3〕繪示〔圖2〕之源極隨耦電晶體和列選擇電晶體的剖面視圖；〔圖4A〕至〔圖4D〕繪示依據本發明一些實施例之製造〔圖3〕所示之半導體結構的剖面視圖；〔圖5〕繪示矽差排數對局部圖案密度的圖表；以及〔圖6〕繪示依據本發明一些實施例之〔圖1〕之每一像素單元之像素電路的電路圖。
以下的揭露提供了許多不同的實施例或例子，以實現各種實施例之不同特徵。以下所描述之構件與安排的特定例子係用以簡化本揭露。當然這些例子僅供例示，並非用以作為限制。舉例而言，本揭露可能會在各例子中重複參考數字和/或文字。這樣的重複係基於簡單與清楚之目的，以其本身而言並非用以指定所討論之各實施例和/或配置之間的關係。
除非另有指定或者需要描述的操作，關於電子通訊等術語(例如「耦合」一詞)係指節點通過中間結構與另一節點直接或間接通訊的關係。
在此所使用的詞彙僅是用來描述特定實施例，並非用來限制所附之申請專利範圍。例如，除非特別限制，否則單數型式之「一」或「該」也可表示複數型式。
如「第一」、「第二」、「第三」和「第四」的詞彙用來描述不同的元件，雖然這些詞彙僅是用來區分一元件與另一元件。因此，在不背離所主張之標的的精神下，第一元件也可以稱為第二元件，其他同理可得。
本揭露之實施例導向提供一種影像感測裝置和半導體結構，其減少例如矽差排和/或晶格缺陷之缺陷。在半導體結構中，閘極結構之間的距離大於閘極結構的寬度，故可降低在製造製程中的不均衡機械應力。因此，由例如矽差排和/或晶格缺陷之缺陷所造成的漏電流可被避免。具此半導體結構的影像感測裝置可避免漏電流所引起的亮白像素。
請參照圖1，圖1繪示依據本發明一些實施例之影像感測裝置100的示意圖。影像感測裝置100為背照式(back-side illuminated；BSI)或前照式(front-side illuminated；FSI)互補式金屬氧化物半導體影像感測器，其包含半導體基材110和形成在半導體基材110上的電路(圖未繪示)。半導體基材110具有像素區102和圍繞像素區102的邏輯區104。像素區102包含像素單元102A，其回
應入射至像素單元102A之入射光而產生電荷。一些電路位於像素區102中，用以傳送由像素單元102A產生的電荷至邏輯區104。其他電路位於邏輯區104中，以處理來自像素區102的輸出訊號。半導體基材110包含但不限於半導體晶圓、絕緣層上覆矽(silicon-on-insulator；SOI)基材或磊晶(epitaxial)基材。在一些實施例中，半導體基材110包含元素半導體，例如矽、鍺或鑽石。在各實施例中，半導體基材110包含化合物半導體，例如碳化矽、砷化鎵、碳化鎵、磷化鎵、砷化銦或磷化銦，或是包含合金半導體，例如矽鍺合金、碳化矽鍺、磷砷化鎵或磷化鎵銦。
在本揭露中，像素單元102A的數量可以是例如百萬個。然而，在影像感測裝置中的像素單元數量可依據不同的應用而變化。
此外，每一像素單元102A可包含彩色濾光層(圖未繪示)和微透鏡(圖未繪示)，以過濾和引導入射線。彩色濾光層和微透鏡的特徵為本領域技術人員所熟知，故在此不詳加說明。
請參照圖2，圖2繪示圖1之每一像素單元102A之像素電路200的電路圖。在圖2中，像素電路200包含光感測元件210、轉移電晶體220、重設電晶體230、源極隨耦電晶體240、列選擇電晶體250和電流源IS。光感測元件210適於進行光電轉換，以將入射光轉換為電荷，且提供光擴散(photon diffusion)電壓VPD至轉移電晶體220。光感測
元件210的陽極耦接至接地電位GND，且光感測元件210的陰極耦接至轉移電晶體220的源極。
在一些實施例中，光感測元件210為光電二極體、釘扎光電二極體(pinned photodiode)、部分釘扎光電二極體(partially pinned photodiode)、光閘(photogate)或光電晶體(photo transistor)。
轉移電晶體220適於依據轉移電壓TX轉換光子誘發電荷。轉移電晶體220的源極耦接至光感測元件210。轉移電晶體220的閘極用以接收轉移電壓TX。轉移電晶體220的汲極耦接至重設電晶體230的源極和源極隨耦電晶體240的閘極，且其作為積聚在光感測元件210中所產生之電荷的浮置擴散區(floating diffusion region)FD。
重設電晶體230適於依據重設電壓RST以藉由重設在浮置擴散區FD中的浮置擴散電壓VFD來重設光感測元件210。重設電晶體230的源極耦接至轉移電晶體220的汲極和源極隨耦電晶體240的閘極。重設電晶體230的閘極用以接收重設電壓RST。重設電晶體230的汲極用以接收電壓源VDD。
源極隨耦電晶體240適於在不移除積聚的電荷下允許依據浮置擴散電壓VFD觀測光擴散電壓VPD。源極隨耦電晶體240的源極耦接至列選擇電晶體250的汲極。源極隨耦電晶體240的閘極耦接至轉移電晶體220的汲極和重設電晶體230的源極。源極隨耦電晶體240的汲極用以接收電壓源VDD。
列選擇電晶體250適於允許依據列選擇電壓DI讀取在陣列(例如圖1中所繪示之陣列)中的單一列像素單元。列選擇電晶體250的源極耦接至電流源IS且決定輸出電壓VOUT。列選擇電晶體250的閘極用以接收列選擇電壓DI。列選擇電晶體250的汲極耦接至源極隨耦電晶體240的源極。
請參照圖3，圖3繪示依據本發明一些實施例之半導體結構300的剖面視圖。半導體結構300為圖2所示之像素電路200的一部分。圖3繪示兩個電晶體310和320，且在一些實施例中，電晶體310和320分別為源極隨耦電晶體240和列選擇電晶體250。如圖3所示，電晶體310和320設置在半導體基材110上。電晶體310包含閘極介電層311、閘極結構312、介電層313、間隙壁314和源極/汲極區315。閘極介電層311和閘極結構312依序設置於半導體基材110上。閘極介電層311可包含介電材料，例如但不限於氧化矽、氮化矽、氮氧化矽、碳氧化矽、高介電係數材料和/或上述材料之組合。在一些實施例中，閘極介電層311具有介於大約5埃(Angstroms)至大約150埃的厚度。閘極結構312可包含例如但不限於多晶矽(polysilicon)、重度/輕度摻雜(heavily/lightly doped)多晶矽、未摻雜(undoped)多晶矽、非晶矽(amorphous silicon)、碳化矽、矽鍺合金、金屬、氧化金屬、金屬合金、單晶矽鍺或矽化物等材料。在一些實施例中，閘極結構312包含多晶矽，其具有介於大約800埃至大約2000埃的厚度。介電層
313形成於閘極介電層311和閘極結構312的側壁。介電層313可包含但不限於氧化物、氮化物、氮氧化物等材料和/或上述組合。間隙壁314形成於介電層313的外部側壁上。間隙壁314可包含但不限於氧化物、氮化物、氮氧化物等材料和/或上述組合。源極/汲極區315藉由離子佈植製程形成於半導體基材110中且相鄰於介電層313。源極/汲極區315的導電類型可為P型或N型。
相似地，電晶體320包含閘極介電層321、閘極結構322、介電層323、間隙壁324和源極/汲極區325。閘極介電層321和閘極結構322依序設置於半導體基材110上。閘極介電層321可包含介電材料，例如但不限於氧化矽、氮化矽、氮氧化矽、碳氧化矽、高介電係數材料和/或上述材料之組合。在一些實施例中，閘極介電層321具有介於大約5埃(Angstroms)至大約150埃的厚度。閘極結構322可包含例如但不限於多晶矽、重度/輕度摻雜多晶矽、未摻雜多晶矽、非晶矽、碳化矽、矽鍺合金、金屬、氧化金屬、金屬合金、單晶矽鍺或矽化物等材料。在一些實施例中，閘極結構322包含多晶矽，其具有介於大約800埃至大約2000埃的厚度。介電層323形成於閘極介電層321和閘極結構322的側壁。介電層323可包含但不限於氧化物、氮化物、氮氧化物等材料和/或上述組合。間隙壁324形成於介電層323的外部側壁上。間隙壁324可包含但不限於氧化物、氮化物、氮氧化物等材料和/或上述組合。源極/汲極區325藉由佈植製程形成於半導體基材110中且相鄰於介電層323。
源極/汲極區325的導電類型與源極/汲極區315相同。源極/汲極區315和325可視為結合的源極/汲極區315/325。
閘極結構312和322分別具有寬度X1和X2。寬度X1和X2可依據不同的設計標準決定。在本揭露中，閘極結構312與322之間的距離Y大於寬度X1和X2。舉例而言，若閘極結構312寬度X1和閘極結構322的寬度X2皆為0.14微米，則閘極結構312與322之間的距離Y大於0.14微米。
電晶體310和320不限於源極隨耦電晶體240和列選擇電晶體250。換言之，半導體結構300可另為包含轉移電晶體220和重設電晶體230的組合、轉移電晶體220和源極隨耦電晶體240的組合、轉移電晶體220和列選擇電晶體250的組合、重設電晶體230和源極隨耦電晶體240的組合或重設電晶體230列選擇電晶體250的組合。
請參照圖4A至圖4D，圖4A至圖4D繪示依據本發明一些實施例之製造圖3所示之半導體結構300的剖面視圖。
在圖4A中，提供半導體基材110。所形成的半導體基材110可包含但不限於半導體晶圓、絕緣層上覆矽基材或磊晶基材。在一些實施例中，所形成的半導體基材110更可包含元素半導體，例如矽、鍺或鑽石。在各實施例中，所形成的半導體基材110更可包含化合物半導體，例如碳化矽、砷化鎵、碳化鎵、磷化鎵、砷化銦或磷化銦，或是包含合金半導體，例如矽鍺合金、碳化矽鍺、磷砷化鎵或磷化鎵銦。接著，閘極介電層311和321可形成於半導體基材110
上，且閘極結構312和322分別形成於閘極介電層311和321上。為了形成閘極介電層311和321以及閘極結構312和322，可依序形成第一介電層(圖未繪示)和導電層(圖未繪示)於半導體基材110上，且接著圖案化第一介電層(圖未繪示)和導電層(圖未繪示)，使得閘極介電層311和321以及閘極結構312和322可被形成。
所形成的第一介電層(圖未繪示)可包含介電材料，例如但不限於氧化矽、氮化矽、氮氧化矽、碳氧化矽、高介電係數材料和/或上述材料之組合，且可藉由沉積製程形成，例如化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、上述組合或類似者。
所形成的導電層(圖未繪示)可包含但不限於例如但不限於多晶矽、重度/輕度摻雜多晶矽、未摻雜多晶矽、非晶矽、碳化矽、矽鍺合金、金屬、氧化金屬、金屬合金、單晶矽鍺或矽化物等材料，且可藉由沉積製程形成，例如化學氣相沉積、物理氣相沉積、低壓化學氣相沉積(low pressure CVD；LPCVD)、上述組合或類似者。
上述圖案化可藉由進行微影製程(photolithography process)和蝕刻製程來完成。在微影製程中，光罩形成於導電層上，其用以定義閘極介電層311和321級閘極結構312和322所在的區域。微影製程可藉由使用旋轉塗佈(spin-on coating)，化學氣相沉積、電
漿輔助化學氣相沈積(plasma enhanced CVD；PECVD)、高密度電漿化學氣相沈積(high density plasma CVD；HDPCVD)、物理氣相沉積、原子層沉積、上述組合或類似製程來進行。進行微影製程後，接著進行蝕刻製程，以移除第一介電層(圖未繪示)和導電層(圖未繪示)之未被光罩覆蓋的多餘部分。蝕刻製程可包含溼蝕刻、乾蝕刻、反應離子蝕刻(reactive ion etching)和/或化學蝕刻。
閘極介電層311和321以及閘極結構312和322在蝕刻製程後形成，其中閘極結構312與322之間的距離Y大於閘極結構312的寬度X1和閘極結構322的寬度X2。
在圖4B中，於半導體基材110及閘極結構312和322上依序形成第二介電層330和第三介電層340。第二介電層330係順應性形成而覆蓋半導體基材110的露出表面及閘極結構312和322。所形成的第二介電層330可包含介電材料，例如但不限於氧化矽、氮化矽、氮氧化矽，碳氧化矽，高介電係數材料和/或上述材料之組合，且第二介電層330可藉由使用沉積製程而形成，例如化學氣相沉積、物理氣相沉積、原子層沉積、上述組合或類似者。所形成的第三介電層340覆蓋第二介電層330。相似地，所形成的第二介電層330和第三介電層340可包含介電材料，例如但不限於氧化矽、氮化矽、氮氧化矽、碳氧化矽、高介電係數材料和/或上述材料之組合，且可藉由沉積製程形成，例如化學氣相沉積、物理氣相沉積、原子層沉積、上述組合或類似者。
在圖4C中，藉由使用蝕刻製程來回蝕刻第二介電層330和第三介電層340，以移除第二介電層330和第三介電層340的多餘部分，留下在閘極介電層311和閘極結構312的側邊上的介電層313、在閘極介電層321和閘極結構322的側邊上的介電層323、在介電層313的外部側邊上的間隙壁314和在介電層323的外部側邊上的間隙壁324。在一些實施例中，蝕刻製程為非等向性蝕刻製程，其可包含溼蝕刻、乾蝕刻、反應離子蝕刻、電漿蝕刻或其他適當的蝕刻製程。
在圖4D中，藉由使用佈植製程來形成源極/汲極區315和325於半導體基材110中。佈植製程可包含離子佈植製程或擴散製程。源極/汲極區315和325導電類型可為P型或N型。
對圖4D中所繪示的半導體結構而言，因為閘極結構312與322之間的距離Y大於閘極結構312的寬度X1和閘極結構322的寬度，故可降低由在第二介電層330和第三介電層340上所進行的蝕刻製程或由後續製程所產生的不均衡機械應力。後續的製程可包含例如沉積、蝕刻和/或化學機械研磨(chemical mechanical polishing；CMP)等製程，其用於在閘極結構312和322及源極/汲極區315和325的上方形成接觸蝕刻停止層(contact etch stop layer；CESL)、層間介電層(inter-layer dielectric layer；ILD layer)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)薄膜、接觸孔(contact hole)和/或接觸插
塞(contact plug)，使得從電晶體310至電晶體320或從電晶體320電晶體310的漏電流可被避免。
請參照圖1、圖3和圖5，圖5繪示矽差排數對影像感測裝置100之每一像素單元102A之局部圖案密度的圖表。局部圖案密度代表每一像素單元102A中電晶體(包含轉移電晶體220、重設電晶體230、源極隨耦電晶體240和列選擇電晶體250)所占的區域，且局部圖案密度隨著源極隨耦電晶體240與列選擇電晶體250之間的距離Y增加而減少。圖5繪示四個座標點A1、A2、A3和A4，且在座標點A1、A2、A3和A4中，座標點A1的距離Y為最大。所有座標點A1、A2、A3和A4遵守上述源極隨耦電晶體240與列選擇電晶體250之間的距離大於源極隨耦電晶體240之閘極結構的寬度和列選擇電晶體250之閘極結構的寬度之實施例。由圖5可知，每一座標點A1、A2、A3和A4的矽差排數少於100，且矽差排數隨著局部圖案密度的減少而減少。因此，可避免影像感測裝置100因矽差排所產生的漏電流，且可提升影像感測裝置100的亮白像素(white pixel)表現。
此外，在圖5中，矽差排與R平方值(R-squared value)的線性度為0.9905，其顯示局部圖案密度與矽差排數之間具有接近完美的線性關係。
半導體結構300亦可應用至每一像素單元具有多重光感測單元的影像感測裝置中。請參照圖6，圖6繪示圖1之每一像素單元102A之像素電路600的電路圖。在圖6中，像素電路600包含光感測元件6101~6101、轉移電晶體
6201~6201、重設電晶體630、源極隨耦電晶體640、列選擇電晶體650和電流源IS。光感測元件6101~6101適於進行光電轉換，以將入射光轉換為電荷，且分別提供光擴散電壓VPD1~VPD1至轉移電晶體6201~6201。光感測元件6101~6101的陽極耦接至接地電位GND。光感測元件6101~6101的陰極分別耦接至轉移電晶體6201~6201的源極。舉例而言，光感測元件6101的陽極和陰極分別耦接至接地電位GND和轉移電晶體6201的源極，光感測元件6102的陽極和陰極分別耦接至接地電位GND和轉移電晶體6202的源極，光感測元件6103的陽極和陰極分別耦接至接地電位GND和轉移電晶體6203的源極，依此類推。
在一些實施例中，光感測元件6101~6101為光電二極體、釘扎光電二極體、釘扎光電二極體、光閘極、光電晶體或上述元件之組合。
轉移電晶體6201~6201適於依據轉移電壓TX1~TX1轉換光子誘發電荷。轉移電晶體6201~6201的源極分別耦接至光感測元件6101~6101。轉移電晶體6201~6201的閘極分別用以接收轉移電壓TX1~TX1。轉移電晶體6201~6201的汲極耦接至重設電晶體630的源極和源極隨耦電晶體640的閘極。轉移電晶體6201~6201的連接作為積聚在光感測元件6101~6101中所產生之電荷的浮置擴散區FD。
重設電晶體630適於依據重設電壓RST以藉由重設在浮置擴散區FD中的浮置擴散電壓VFD來重設光感測
元件6101~6101。重設電晶體630的源極耦接至轉移電晶體6201~6201的汲極和源極隨耦電晶體640的閘極。重設電晶體630的閘極用以接收重設電壓RST。重設電晶體630的汲極用以接收電壓源VDD。
源極隨耦電晶體640適於在不移除積聚的電荷下允許依據浮置擴散電壓VFD觀測光擴散電壓VPD1-VPD1。源極隨耦電晶體640的源極耦接至列選擇電晶體650的汲極。源極隨耦電晶體640的閘極耦接至轉移電晶體6201~6201的汲極和重設電晶體630的源極。源極隨耦電晶體640的汲極用以接收電壓源VDD。
列選擇電晶體650適於允許依據列選擇電壓DI讀取在陣列(例如圖1中所繪示之陣列)中的單一列像素單元。列選擇電晶體650的源極耦接至電流源IS且決定輸出電壓VOUT。列選擇電晶體650的閘極用以接收列選擇電壓DI。列選擇電晶體650的汲極耦接至源極隨耦電晶體640的源極。
應注意的是，在半導體結構300中，閘極結構312與322之間的距離Y大於閘極結構312的寬度X1和閘極結構322的寬度，其可應用至其他類型的影像感測裝置，例如(charge coupled device；CCD)影像感測器和3D堆疊式互補式金屬氧化物半導體影像感測器。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不
脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
110‧‧‧半導體基材
300‧‧‧半導體結構
310、320‧‧‧電晶體
311、321‧‧‧閘極介電層
312、322‧‧‧閘極結構
313、323‧‧‧介電層
314、324‧‧‧間隙壁
315、325‧‧‧源極/汲極區
X1、X2‧‧‧寬度
Y‧‧‧距離
Claims (10)
- 一種影像感測裝置，包含：複數個像素單元，其中每一該些像素單元包含：一光感測元件；一第一電晶體，耦接於該光感測元件；以及一第二電晶體，耦接於該光感測元件和該第一電晶體；其中該第一電晶體包含具有一第一寬度之一第一閘極結構，該第二電晶體包含具有一第二寬度之一第二閘極結構，該第一閘極結構與該第二閘極結構之間的一第一距離實質上大於該第一寬度和該第二寬度。
- 如申請專利範圍第1項所述之影像感測裝置，其中每一該些像素單元之該第一電晶體係一源極隨耦(source follower)電晶體，且每一該些像素單元之該第二電晶體係一列選擇(row select)電晶體。
- 如申請專利範圍第1項所述之影像感測裝置，其中每一該些像素單元更包含：一第三電晶體，耦接於該光感測元件和該第一電晶體；以及一第四電晶體，耦接於該光感測元件和該第三電晶體。
- 如申請專利範圍第3項所述之影像感測裝置，其中，在每一該些像素單元中，該第三電晶體包含具有一第三寬度之一第三閘極結構，且該第四電晶體包含具有一第四寬度之一第四閘極結構，其中該第一閘極結構與該第三閘極結構之間的一第二距離實質上大於該第一寬度和該第三寬度，該第一閘極結構與該第四閘極結構之間的一第三距離實質上大於該第一寬度和該第四寬度，該第二閘極結構與該第三閘極結構之間的一第四距離實質上大於該第二寬度和該第三寬度，該第二閘極結構與該第四閘極結構之間的一第五距離實質上大於該第二寬度和該第四寬度，該第三閘極結構與該第四閘極結構之間的一第六距離實質上大於該第三寬度和該第四寬度。
- 如申請專利範圍第3項所述之影像感測裝置，其中每一該些像素單元之該第一電晶體係一源極隨耦電晶體，每一該些像素單元之該第二電晶體係一列選擇電晶體，每一該些像素單元之該第三電晶體係一重設(reset)電晶體，且每一該些像素單元之該第四電晶體係一轉移(transfer)電晶體。
- 如申請專利範圍第1項所述之影像感測裝置，其中該些像素單元係互補式金屬氧化半導體(complementary metal-oxide semiconductor；CMOS)像素單元。
- 如申請專利範圍第6項所述之影像感測裝置，其中該影像感測裝置係一三維堆疊式互補式金屬氧化半導體影像感測器(CMOS image sensor；CIS)。
- 如申請專利範圍第1項所述之影像感測裝置，其中該些像素單元係電荷耦合元件(charge coupled device；CCD)像素單元。
- 一種影像感測裝置，包含：複數個像素單元，其中每一該些像素單元包含：複數個光感測元件；一第一電晶體，耦接於該些光感測元件；以及一第二電晶體，耦接於該些光感測元件和該第一電晶體；其中該第一電晶體包含具有一第一寬度之一第一閘極結構，該第二電晶體包含具有一第二寬度之一第二閘極結構，該第一閘極結構與該第二閘極結構之間的一第一距離實質上大於該第一寬度和該第二寬度。
- 一種半導體結構，包含：一光感測元件；一第一電晶體，耦接於該光感測元件；以及一第二電晶體，耦接於該光感測元件和該第一電晶體； 其中該第一電晶體包含具有一第一寬度之一第一閘極結構，該第二電晶體包含具有一第二寬度之一第二閘極結構，該第一閘極結構與該第二閘極結構之間的一第一距離實質上大於該第一寬度和該第二寬度。
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