DE10131709A1 - Verfahren und Anlage zur Herstellung einseitiger Buried-Straps - Google Patents
Verfahren und Anlage zur Herstellung einseitiger Buried-StrapsInfo
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 230000000873 masking effect Effects 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000005240 physical vapour deposition Methods 0.000 claims description 38
- 238000000151 deposition Methods 0.000 claims description 27
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 16
- 230000008021 deposition Effects 0.000 claims description 14
- 239000002245 particle Substances 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000005477 sputtering target Methods 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 description 34
- 150000002500 ions Chemical class 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 206010067482 No adverse event Diseases 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physical Vapour Deposition (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Zum Erzeugen einseitiger Buried-Straps in Deep-Trench-Strukturen ist vorgesehen, dass mittels eines PVD-Verfahrens Maskierungsmaterial unter einem Winkel (alpha) schräg in der Vertiefung (7) abgeschieden wird, wodurch auf dem Buried-Strap (13) einseitig im Bodenbereich der Vertiefung ein Maskierungskeil (17) erzeugt wird, und dass der Maskierungskeil als Maske bei einem nachfolgenden anisotropen, selektiv zum Maskierungskeil (17) durchgeführten Ätzschritt zum einseitigen Entfernen des Buried-Straps (13) dient.
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterstruktur sowie eine entsprechend hergestellte Halbleiterstruktur und eine Anlage zu deren Herstellung sowie zur Durchführung des Verfahrens.
- Allgemein bekannt ist bei DRAMs die Herstellung eines einseitigen Kontaktes zwischen einem DRAM-Zell-Transistor und der Speicherelektrode eines Trench-Kondensators. Dieser Kontakt zwischen der Kondensator-Elektrode und dem Source-/Drain- Gebiet des Zell-Transistors wird auch als Buried-Strap bezeichnet. Die Erzeugung dieses Buried-Straps ist bei einem vertikalen Transistor besonders problematisch und insbesondere, wenn die entsprechenden Speicherzellen eine minimale Chipfläche belegen. Diese minimale Chipfläche ist dann gegeben, wenn die Zellfläche in Einheiten der minimalen durch die Lithographie herstellbaren Strukturgröße F dem Zelltyp entsprechend minimal gewählt ist. Hierdurch entstehen im vertikalen Transistor hohe Aspektverhältnisse (AV > 1 : 5), welche bei geringer werdendem F zusätzlich noch erhöht werden, da die Transistorlänge bzw. die Tiefe des Buried-Straps nicht ohne weiteres verkleinert werden kann.
- Bei planaren Transistoren wird der Buried-Strap gemäß dem Stand der Technik mittels Lithographie strukturiert. Dies ist bei den angesprochenen hohen Aspektverhältnissen der vertikalen Transistoren oder ähnlichen Deep-Trench-Halbleiterstrukturen nicht durchführbar. Eine schräge Implantation zur einseitigen Dotierung ist ebenfalls problematisch, da sich bei den gegebenen hohen Aspektverhältnissen Probleme mit der Streuung der Dotierungs-Ionen und deren Diffusion bei der Aktivierung ergeben.
- Weiterhin ist aus Ronald A. Powell und Stephen Rossnagel, "Thin Films": PVD (Physical Vapor Deposition) for Microelectronics: Sputter Deposition applied to Semiconductor Manufactoring, Academic Press, San Diego CA, USA 1999, p.191-195 allgemein bekannt das sogenannte Long-Throw-PVD-Verfahren als ein Verfahren in der Mikroelektronik zur Deposition von Diffusionssperren wie Ti oder TiN. Üblich ist es, dabei einen Abstand zwischen der Magnetron-Kathode und der Waferoberfläche von etwa um 30 cm zu wählen.
- Ebenso ist das Collimated-PVD-Verfahren ein bekanntes Verfahren in der Mikroelektronik zur Deposition von Diffusionssperren wie Ti oder TiN (Powell/Rossnagel p. 195-212). Bei Collimated-PVD werden Atome durch den als Richtungsfilter wirkenden Kollimator, der aus in einem Array angeordneten rohrförmigen Elementen gebildet ist, auf die Waferoberfläche gebündelt. Dabei sind in der Literatur Aspektverhältnisse für den Kollimator von 0,5 bis 4 grundsätzlich bekannt.
- Weiterhin ist das I-PVD-Verfahren (Ionized Magnetron Sputter Deposition) zur Deposition von Diffusionssperren wie Ti und TiN sowie Ta und TaN bekannt (Powell/Rossnagel p. 241-249). Im Unterschied zu den obigen PVD-Verfahren sind 80% der deponierenden Teilchen ionisiert. Diese werden durch eine Spannung gerichtet auf der Waferoberfläche abgeschieden. Dabei ist es üblich, die Bias-Spannung direkt am Wafer anzulegen.
- Aufgabe der vorliegenden Erfindung ist es, ein Verfahren und eine Anlage bereitzustellen, mit denen in Deep-Trench-Strukturen einseitig Buried-Straps erzeugt werden können.
- Erfindungsgemäß ist dies bei einem Verfahren mit den Merkmalen des Patentanspruches 1 erreicht. Zur erfindungsgemäßen Strukturierung des Buried-Straps wird eine Maske verwendet, die selbstjustiert auf einer Seite am Boden des Trenches erzeugt wird. Zur Erzeugung der Maske werden erfindungsgemäß Verfahren eingesetzt, welche auf der gerichteten Abscheidung eines geeigneten Materials beruhen. Die einseitige Lage der Maske im Trench wird durch das Kippen des zu bearbeitenden Wafers gegen die Hauptrichtung der Abscheidung um den Verkippungswinkel α erzeugt. Dabei wird die Schattenbildung in der Trench-Struktur durch die gerichtete Abscheidung vorteilhaft genutzt. Die erzeugte Maske kann in der lateralen Abmessung wesentlich kleiner sein als die minimale lithographisch herzustellende Strukturgröße F, z. B. F/2. Die Maske kann dabei ohne Verwendung eines teuren Lithographie-Schrittes erzeugt werden. Die erzeugte Maske ist zudem frei von Justagefehlern, wie sie in der Lithographie auftreten, weil sie selbstjustiert zur Trench-Struktur erzeugt wird. Es können erfindungsgemäß modifizierte Abscheideverfahren eingesetzt werden, die in der Silizium-Technologie grundsätzlich schon seit langem bekannt sind, wie modifizierte Physical Vapor Deposition (PVD) und Ionized Physical Vapor Deposition (I-PVD). Wesentlich bei den erfindungsgemäßen Anlagen ist jeweils, dass die Winkelaufweitung δ, d. h. die Abweichung von der Hauptrichtung, der deponierenden Teilchen kleiner als ±5°, insbesondere kleiner als ±2° ist, und dass der Wafer in der Anlage kippbar angeordnet ist.
- Vorteilhafter Weise wird das Verfahren mit einer I-PVD-Anlag durchgeführt, weil ein damit durchgeführter Prozess im Vergleich zu Collimated-PVD oder Long-Throw-PVD insbesondere eine höhere Ausbeute aufweist. Gemäß einer bevorzugten Ausführungsform ist zwischen einem Magnetron-Plasma und der Oberfläche des Wafers eine Gitterelektrode angeordnet, wobei zwischen der Gitterelektrode und einem Wafertisch eine Gitterspannung angelegt ist. Durch diese Maßnahme kann auch bei dem aus der Horizontalen gekipptem Wafer bzw. Wafertisch der Wert der Winkelaufweitung der von der Gitterelektrode auf den Wafer zu bewegten deponierenden Ionen auf den erforderlichen Wert begrenzt werden; die Schrägstellung des Wafers relativ zur Gitterelektrode hat keine nachteiligen Auswirkungen. Ein Wert der Gitterweite von um 100 µm stellt einen guten Kompromiss zwischen ausreichender Richtwirkung der Elektrode einerseits und guten Durchlasseigenschaften bezüglich der Ionen andererseits dar.
- In den weiteren abhängigen Ansprüchen finden sich weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens und der entsprechenden PVD-Anlagen.
- Nachfolgend sind zwei Ausführungsbeispiele des erfindungsgemäßen Verfahrens und drei Ausführungsbeispiele der erfindungsgemäßen Anlagen beschrieben; es zeigen:
- Fig. 1a-h ausschnittsweise vereinfachte Darstellungen von mit dem Verfahren gemäß dem ersten Ausführungsbeispiel prozessierten Deep-Trench-Kondensatoren während verschiedener Prozessschritte,
- Fig. 2a-c ausschnittsweise vereinfachte Darstellungen von mit dem Verfahren gemäß dem zweiten Ausführungsbeispiel prozessierten Deep-Trench-Kondensatoren, und
- Fig. 3a-c stark schematisiert drei Ausführungsbeispiele der erfindungsgemäß modifizierten PVD-Anlagen.
- In Fig. 1a, b ist ein Ausschnitt eines Wafers mit einer Halbleiterschaltung mit DRAM-Speicherzellen gezeigt, die alle Verfahrensschritte einschließlich der Erzeugung von Buried- Straps 13 zur späteren Kontaktierung einer Kondensator-Elektrode mit einem Source-/Drain-Gebiet des Zell-Transistors (nicht gezeigt) gesehen haben. Dabei stellt Fig. 1a ausschnittsweise eine Schnittdarstellung entlang der Schnittlinie in Fig. 1b dar, die eine Draufsicht auf den Wafer mit zahlreichen Speicherzellen bzw. Vertiefungen 7 zeigt.
- Der DT-Kondensator 1 weist einen Poly-Silizium-Kern 3 auf, der von einem Collar-Oxid 5 umgeben ist, und ist im Bodenbereich einer Vertiefung 7 bzw. eines Grabens/Trenches mit ellipsenförmiger Grundfläche angeordnet. Die Vertiefung 7 ist dabei in einem Si-Substrat 9 ausgebildet, das von einer dünnen Si3N4-Maske 11 bedeckt ist. Durch einen nasschemischen isotropen Ätzvorgang wurde das Collar-Oxid 7 gegenüber der Oberseite des Poly-Si-Kerns 3 etwas zurückgezogen und der Buried-Strap 13 mit undotiertem amorphem Silizium in an sich bekannter Weise ringförmig erzeugt. In einem nachfolgenden Verfahrensschritt wurde gemäß Fig. 1a, b eine SiO2 -Deckschicht 15 auf dem Boden der Vertiefung oberhalb des Buried- Straps 13 abgeschieden. Dabei betragen ein Abstand 1 der Oberseite der Si3N4-Maske 11 zur Oberseite der Oxid-Deckschicht 15 etwa 1 µm, die kurze bzw. die lange Seite der Trench-Ellipse betragen b = 0,2 bzw. 0,4 µm (F = 0,2 µm) sowie eine Grundfläche der Speicherzelle 8F2.
- Gemäß Fig. 1c, d wird der Wafer in einer nachfolgend beschriebenen erfindungsgemäß ausgebildeten PVD-Anlage (Fig. 3a-c) geringfügig um einen Verkippungswinkel α aus der Horizontalen gekippt. Dann wird ein gerichteter Strahl deponierender Teilchen unter dem Verkippungswinkel α zur Normalen der Vertiefung 7 auf die Scheibe bzw. den Wafer gerichtet. Dabei wird als Abscheidungsmaterial amorphes Silizium verwendet. Dadurch erfolgt auf der Si3N4-Maske 11 und in der Vertiefung 7 auf der einen Seite des DT-Kondensators 1 am Boden und an den Seitenwänden des Trenches 7 eine Si-Abscheidung 16, wohingegen im gegenüberliegenden Strahlungsschatten im Trench keine Si-Abscheidung erfolgt. Insbesondere wird im Trench 7 auf der Oxid-Deckschicht 15 die Si-Abscheidung als ein Maskierungskeil 17 abgeschieden. Gemäß Fig. 1c ist der Verkippungswinkel α so gewählt, dass die SiO2-Deckschicht 15 etwa zur Hälfte der Breite b der Vertiefung 7 mit dem Maskierungskeil 17 bedeckt ist. Um eine nachteilig zu geringe oder zu umfangreiche laterale Erstreckung des Maskierungskeils 17 zu vermeiden, wird der Verkippungswinkel α deshalb bevorzugt etwa zu α = arctan((b/2)/l) eingestellt. Dadurch ist sichergestellt, dass trotz Fertigungsschwankungen und Einstell-Ungenauigkeiten sowie einer unvermeidbaren Winkelaufweitung δ, also der Abweichung von der idealen Hauptrichtung, der deponierenden Teilchen weder zu wenig noch zu viel Bodenfläche bedeckt wird. Es ist weiterhin sicherzustellen, dass die Winkelaufweitung δ der deponierenden Teilchen kleiner als 10° bzw. ±5°, insbesondere kleiner als 5° ist.
- Erfindungsgemäß ergibt sich also eine Schicht amorphem Siliziums, die den Boden des Trenches 7 keilförmig bedeckt (Fig. 1c). Die Maske 17 für den nachfolgenden anisotropen Ätzschritt (Fig. 1e) ist dabei dann geeignet dimensioniert, wenn der Boden bzw. die Oxid-Deckschicht 15 zu einem Anteil von 30-70%, idealerweise von etwa 50%, bedeckt ist. Zur nachträglichen Einstellung des Bedeckungsanteils der Oxid-Deckschicht 15 und zur Entfernung des amorphen Siliziums an den Seitenwänden kann in einem nachfolgenden Prozessschritt ein geeigneter isotroper Ätzschritt durchgeführt werden. Vor dem Abscheiden des amorphen Siliziums kann zur Vereinfachung der nachfolgenden Verfahrensschritte ein Nitrid-Interface abgeschieden werden (nicht gezeigt).
- In den folgenden Verfahrensschritten wird gemäß Fig. 1e, f mit einer hochselektiven anisotropen Ätzung (Pfeil) der Teil die Oxid-Deckschicht 15 entfernt, der nicht von dem Maskierungskeil 17 bedeckt ist. Anschließend werden in einem weiteren selektiven anisotropen Ätzschritt (Pfeil in unterbrochenen Linien) der a-Si-Maskierungskeil 17 oberhalb der Oxid-Deckschicht 15, und seitlich daneben der zuvor freigelegte Teil des a-Si-Buried-Straps 13 sowie ein Abschnitt des Poly-Si-Kerns 3 im Bereich der zuvor entfernten Oxid-Deckschicht 15 entfernt. Dadurch ist der Buried-Strap 13 einseitig vollständig entfernt, das Collar-Oxid 5 bleibt unverändert stehen.
- Nachfolgend wird die vorhandene Vertiefung 7 zunächst mittels TEOS-Verfahren mit einer Oxid-Schicht 19 gefüllt, in dieser Schicht ein tiefer Graben erzeugt und dieser Graben mit undotiertem amorphen Silizium als Kern 23 gefüllt (Fig. 1 g, h). Die weiteren zur Erzeugung der gewünschten Deep-Trench-Halbleiterstruktur erforderlichen Prozessschritte sind gemäß dem bekannten Stand der Technik durchzuführen und deshalb nicht gezeigt.
- Gemäß dem zweiten Ausführungsbeispiel (Fig. 2a-c) wird in Abwandlung zu dem in den Fig. 1a-h gezeigten Ausführungsbeispiel des Verfahrens zur einseitigen Entfernung des Buried-Straps 13 als Material für den Maskierungskeil 17 Al2O3 verwendet. Deshalb kann gemäß Fig. 2a auch auf das Abscheiden der SiO2-Deckschicht 15 im Boden der Vertiefung 7 verzichtet werden. Entsprechend der Darstellung in Fig. 1c wird auch beim zweiten Ausführungsbeispiel nach dem Verkippen des Wafers um den Verkippungswinkel α der Maskierungskeil 17 aus Al2O3 auf dem Trenchboden und der nicht abgeschatteten Seitenwand sowie auf der gesamten Waferoberfläche abgeschieden (Fig. 2b). Nachfolgend wird die Al2O3-Schicht ebenfalls, wie oben für das amorphe Si beschrieben, geeignet zurückgeätzt. Im nächsten Verfahrensschritt wird mit einem anisotropen und selektiven Ätzvorgang der unmaskierte Abschnitt des Buried-Straps 13 vollständig sowie der entsprechende Abschnitt des Poly-Si-Kerns 3 entfernt (Fig. 2c). Daran anschließend werden in einem nächsten Ätzschritt der Maskierungskeil 17 aus dem Trench und alle anderen Al2O3- Schichten vollständig vom Wafer entfernt (nicht gezeigt).
- Der kritische und erfindungsgemäß realisierte Prozessschritt ist die Erzeugung einer einseitigen und selbstjustierten Maskenstruktur aus amorphem Silizium, TiN, Al2O3 oder einem anderen geeigneten Material. Nachfolgend werden drei verschiedene Anlagen bzw. Verfahren zur Realisierung dieses Prozessschrittes angegeben: Collimated-PVD (Fig. 3a), Long- Throw-PVD (Fig. 3b) und gerichtete Abscheidung mit Hilfe einer ausgedehnten Ionenquelle bzw. modifiziertes I-PVD (Fig. 3c).
- Das Collimated-PVD-Verfahren kann beispielsweise durch Verwendung eines Silizium-Targets zum Sputtern von amorphem Silizium eingesetzt werden. Die PVD-Anlage weist in an sich bekannter Weise insbesondere eine Magnetron-Kathode 25 mit einem Sputtertarget 27 auf und beabstandet davon einen Wafertisch 29, auf dem ein Si-Wafer 31 liegt. Dazwischen ist ein Kollimator 33 als Richtungsfilter angeordnet. Um die erfindungsgemäße Strukturierung erreichen zu können, ist dabei ein speziell dimensionierter Kollimator 33 erforderlich. Das Aspektverhältnis (AV) - das Verhältnis von Öffnungsdurchmesser zu Länge - des Kollimators beträgt 1 : 5, wodurch die erfindungsgemäß erforderlich geringe Winkelaufweitung δ der deponierenden Teilchen von bevorzugt 5° erreicht wird; zudem ist es erforderlich, dass der Wafertisch 29 um den Verkippungswinkel α im Bereich von etwa 4-8° verkippbar ausgeführt ist (Fig. 3a).
- Das Long-Throw-PVD-Verfahren kann durch die Verwendung eines Silizium-Targets auch zum Sputtern von amorphem Si oder mit anderen Targets und entsprechenden Atmosphären für geeignete andere Materialien eingesetzt werden. Um die Long-Throw-PVD- Anlage zur erfindungsgemäßen Strukturierung einsetzen zu können, ist ein im Vergleich zum Stand der Technik vergrößerter Abstand a des Sputtertargets 27 bzw. des Magnetronplasmas zur Oberfläche des Wafers 31 erforderlich. Der Abstand a muss mehr als 2 m betragen, damit die erfindungsgemäße Winkelaufweitung δ der deponierenden Teilchen von bevorzugt 5° erreicht wird; zudem ist es auch hier erforderlich, dass der Wafertisch 29 um den Verkippungswinkel α im Bereich von etwa 4-8° verkippbar ausgeführt ist (Fig. 3b).
- Auch das I-PVD-Verfahren kann zum Sputtern von amorphem Si oder alternativ zum Sputtern von beispielsweise TiN oder Al2O3 eingesetzt werden. Im Unterschied zu den beiden vorhergehenden PVD-Verfahren sind beim I-PVD 80% der deponierten Teilchen ionisiert. Um I-PVD zur erfindungsgemäßen Strukturierung einzusetzen, ist es deshalb erforderlich, zwischen dem Magnetron-Plasma 35 und der Oberfläche des Wafers 31 eine Gitterelektrode 37 anzuordnen, die transparent für die deponierenden Ionen ist. Es eignet sich z. B. eine Platte mit Bohrungen oder ein Drahtnetz mit einer Gitterweite w, die zwischen 10 µm und 1 mm liegt, idealerweise bei etwa 100 µm (Fig. 3c). Die Gitterelektrode 37 ist wenige cm von der Waferoberfläche beabstandet angeordnet, um einerseits möglichst nahe am Wafer 31 zu liegen. Andererseits muss auch beim Verkippen des Wafers relativ zur Gitterelektrode 37 ein Berühren der Waferoberfläche durch die Elektrode sicher ausgeschlossen sein. An der Gitterelektrode 37 wird eine Bias-Spannung U im Bereich von 20-2000 V angelegt. Dadurch werden die deponierenden Ionen in Vorwärtsrichtung auf die gekippte Waferoberfläche zu beschleunigt und halten die erfindungsgemäß begrenzte Winkelaufweitung δ, die auf etwa 5° begrenzt ist (Fig. 3c). Die I-PVD-Anlage weist im Bereich des Plasmas 35 eine bekannte Ionisationsspule 39 mit DC-Erdung auf. Der Wafertisch 29 ist um den Verkippungswinkel α verkippbar ausgeführt. Der ideale Verkippungswinkel α richtet sich auch bei dem I-PVD nach dem Aspektverhältnis des Trenches, auf dessen Boden die Maske 17 strukturiert werden soll. Für ein AV des Trenches 7 von 1 : 5, führen Werte für α zwischen 4° und 8° auch beim I-PVD-Verfahren zu guten Ergebnissen. Bezugszeichenliste 1 Deep-Trench-Kondensator
3 Poly-Si-Kern
5 Collar-Oxid
7 Vertiefung
9 Si-Substrat
11 Si3N4-Maske
13 Buried-Strap
15 SiO2-Deckschicht
16 Si-Abscheidung
17 Maskierungskeil
19 Oxidschicht
23 Kern
25 Magnetron-Kathode
27 Sputtertarget
29 Wafertisch
31 Wafer
33 Kollimator
35 Magnetron-Plasma
37 Gitterelektrode
39 Ionisationsspule
α Verkippungswinkel
δ Winkelaufweitung
a Abstand beim Long-Throw-PVD
b Breite der Vertiefung 9
l Tiefe der Vertiefung 9
U Gitterspannung
w Gitterweite
Claims (14)
1. Verfahren zum Herstellen einer Halbleiterstruktur mit
einem einseitigen Buried-Strap (13) in einer Vertiefung (7),
dadurch gekennzeichnet, dass
mittels eines PVD-Verfahrens Maskierungsmaterial unter einem
Winkel (α) schräg in der Vertiefung (7) abgeschieden wird,
wodurch auf dem Buried-Strap (13) einseitig im Bodenbereich
der Vertiefung ein Maskierungskeil (17) erzeugt wird, und
dass der Maskierungskeil als Maske bei einem nachfolgenden
anisotropen, selektiv zum Maskierungskeil (17) durchgeführten
Ätzschritt zum einseitigen Entfernen des Buried-Straps (13)
dient.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass
eine Winkelaufweitung (δ) der deponierenden Teilchen kleiner
als ±5°, insbesondere kleiner als ±2° ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch
gekennzeichnet, dass der Wert des Verkippungswinkels (α) etwa zwischen
4° und 8° beträgt.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch
gekennzeichnet, dass als Maskierungsmaterial amorphes
Silizium verwendet wird, und dass vor dem Abscheiden des amorphem
Siliziums auf dem Boden der Vertiefung (7) eine selektiv zum
amorphen Silizium ätzbare Deckschicht (15) oberhalb des
Buried-Straps (13), insbesondere aus SiO2, abgeschieden wird.
5. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, dass als das Maskierungsmaterial
Al2O3 verwendet wird.
6. PVD-Anlage zur Abscheidung von Material auf einem Wafer,
dadurch gekennzeichnet, dass
die PVD-Anlage eine Winkelaufweitung (δ) der deponierenden
Teilchen von kleiner als ±5°, insbesondere kleiner als ±2°
aufweist, und dass der Wafer (31) in der Anlage kippbar
angeordnet ist.
7. PVD-Anlage nach Anspruch 6, dadurch gekennzeichnet, dass
die PVD-Anlage als Collimated-PVD-Anlage ausgebildet ist mit
einem Aspektverhältnis des Kollimators (33) von mindestens
1 : 2,5, vorzugsweise 1 : 5, und dass der Wafer (31) in der
Anlage kippbar angeordnet ist.
8. PVD-Anlage nach Anspruch 6, dadurch gekennzeichnet, dass
die PVD-Anlage als Long-throw-PVD-Anlage ausgebildet ist mit
einem Abstand (a) zwischen einem Sputtertarget (27) und der
Waferoberfläche von mindestens 2 m, vorzugsweise 3 m, und
dass der Wafer (31) in der Anlage kippbar angeordnet ist.
9. PVD-Anlage nach Anspruch 6, dadurch gekennzeichnet, dass
die PVD-Anlage als I-PVD-Anlage ausgebildet ist, und dass der
Wafer (31) in der Anlage kippbar gelagert ist.
10. I-PVD-Anlage nach Anspruch 9, dadurch gekennzeichnet,
dass zwischen einem Magnetron-Plasma (35) und der Oberfläche
des Wafers (31) eine Gitterelektrode (37) angeordnet ist.
11. I-PVD-Anlage nach Anspruch 10, dadurch gekennzeichnet,
dass zwischen der Gitterelektrode (37) und einem Wafertisch
(29) eine Gitterspannung (U) angelegt ist, deren Wert
insbesondere zwischen 20-200 V beträgt.
12. I-PVD-Anlage nach Anspruch 10 oder 11, dadurch
gekennzeichnet, dass eine Gitterweite (w) der Gitterelektrode (37)
zwischen 10 µm und 1 mm, insbesondere um etwa 100 µm beträgt.
13. I-PVD-Anlage nach einem der Ansprüche 10 bis 12, dadurch
gekennzeichnet, dass ein Abstand zwischen der Gitterelektrode
(37) und der Waferoberfläche einige cm beträgt.
14. Wafer mit Vertiefungen (7), insbesondere mit einem Deep-
Trench-Kondensator mit einem vertikalen Transistor, mit
buried straps (13),
dadurch gekennzeichnet, dass
die buried straps (13) mit dem Verfahren nach Anspruch 1
hergestellt sind, und dass deshalb die buried straps (13)
jeweils an der gleichen Seite der Vertiefung (7) einseitig auf
dem Wafer (31) angeordnet sind.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10131709A DE10131709B4 (de) | 2001-06-29 | 2001-06-29 | Verfahren zur Herstellung einseitiger Buried-Straps |
TW091113883A TWI246165B (en) | 2001-06-29 | 2002-06-25 | Method and installation for fabricating buried straps on one side |
US10/186,656 US6579758B2 (en) | 2001-06-29 | 2002-07-01 | Method and installation for fabricating one-sided buried straps |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10131709A DE10131709B4 (de) | 2001-06-29 | 2001-06-29 | Verfahren zur Herstellung einseitiger Buried-Straps |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10131709A1 true DE10131709A1 (de) | 2003-01-30 |
DE10131709B4 DE10131709B4 (de) | 2006-10-26 |
Family
ID=7690121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10131709A Expired - Fee Related DE10131709B4 (de) | 2001-06-29 | 2001-06-29 | Verfahren zur Herstellung einseitiger Buried-Straps |
Country Status (3)
Country | Link |
---|---|
US (1) | US6579758B2 (de) |
DE (1) | DE10131709B4 (de) |
TW (1) | TWI246165B (de) |
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KR101129030B1 (ko) | 2010-07-09 | 2012-03-23 | 주식회사 하이닉스반도체 | 그림자 효과를 이용한 식각 배리어 형성 방법 및 이를 이용한 수직형 트랜지스터의 편측 콘택 형성 방법 |
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- 2001-06-29 DE DE10131709A patent/DE10131709B4/de not_active Expired - Fee Related
-
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- 2002-06-25 TW TW091113883A patent/TWI246165B/zh not_active IP Right Cessation
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Also Published As
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US6579758B2 (en) | 2003-06-17 |
DE10131709B4 (de) | 2006-10-26 |
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OP8 | Request for examination as to paragraph 44 patent law | ||
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|
Q171 | Divided out to: |
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|
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
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8339 | Ceased/non-payment of the annual fee |