CN105990347A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中，半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括SRAM区域，所述SRAM区域包括第一PMOS区域和第一NMOS区域；在第一PMOS区域的半导体衬底上形成第一栅极结构，所述第一栅极结构包括第一功函数层；在第一NMOS区域的半导体衬底上形成第二栅极结构，所述第二栅极结构包括第二功函数层；所述第一功函数层与所述第二功函数层的材料相同。采用本发明减小后续形成的半导体结构产生的失配几率，提高了后续形成的半导体结构的良率。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及半导体结构及其形成方法。
背景技术
静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。
一个静态随机存储器包括多个静态随机存储器单元(以下简称SRAM单元)，该多个SRAM单元按照阵列排列，一个SRAM单元包括六个晶体管(6-T)电性连接，具体包括两个上拉晶体管、两个下拉晶体管和两个传输晶体管。其中，上拉晶体管为PMOS晶体管，下拉晶体管和传输晶体管为NMOS晶体管。
现有技术中，参考图1～图13，一个SRAM单元中的半导体结构的形成方法如下，该半导体结构为栅极结构相连的P型鳍式场效应晶体管和N型鳍式场效应晶体管。
结合参考图1至图3，提供半导体衬底，所述半导体衬底包括SRAM区域，所述SRAM区域包括第一PMOS区域A和第一NMOS区域B。第一PMOS区域A用于形成第一P型鳍式场效应晶体管，第一NMOS区域B用于形成第一N型鳍式场效应晶体管。第一PMOS区域A具有第一鳍部11a，所述第一NMOS区域B具有第二鳍部11b。
第一PMOS区域A的半导体衬底包括具有至少两个分立的凸起结构的硅衬底101a和位于凸起结构之间的绝缘层102a，绝缘层102a低于所述凸起结构。高于绝缘层102a的凸起结构为第一鳍部11a。
第一NMOS区域B的半导体衬底包括具有至少两个分立的凸起结构的硅衬底101b和位于凸起结构之间的绝缘层102b，绝缘层102b低于所述凸起结构。高于绝缘层102b的凸起结构为第二鳍部11b。
接着，对第一鳍部11a进行第一离子注入，在所述第一鳍部11a内形成第一阈值电压注入区(图未示)。
接着，对所述第二鳍部11b进行第二离子注入，在所述第二鳍部11b内形成第二阈值电压注入区(图未示)。
接着，形成横跨第一鳍部11a的第一多晶硅栅极结构12a。第一多晶硅栅极结构12a包括第一栅氧层121a和位于第一栅氧层121a上的多晶硅栅极层122a。其中，第一栅氧层121a的材料为氧化硅。
形成横跨第二鳍部11b的第二多晶硅栅极结构12b。第二多晶硅栅极结构12b包括第二栅氧层121b和位于第二栅氧层121b上的多晶硅栅极层122b。其中，第二栅氧层121b的材料为氧化硅。
接着，参考图4和图5，在第一多晶硅栅极结构12a的周围形成第一侧墙13a。在第二多晶硅栅极结构12b的周围形成第二侧墙13b。
接着，继续参考图4，在第一侧墙13a两侧的第一鳍部11a内形成第一源极和第一漏极14a，在第一源极和第一漏极14a上分别形成第一金属硅化物层15a。在第二侧墙13b两侧的第二鳍部11b内形成第二源极和第二漏极14b，在第二源极和第二漏极上分别形成第二金属硅化物层15b。
接着，参考图6和图7，在第一PMOS区域A的半导体衬底、第一金属硅化物层15a、第一多晶硅栅极结构12a和第一侧墙13a的顶部形成第一介质层16a，第一介质层16a与第一多晶硅栅极结构12a相平。在第一NMOS区域B的半导体衬底、第二金属硅化物层15b、第二多晶硅栅极结构12b和第二侧墙13b的顶部形成第二介质层16b，第二介质层16b与第二多晶硅栅极结构12b相平。
接着，参考图8和图9，去除第一多晶硅栅极结构12a，在第一介质层16a内形成第一栅极结构凹槽，第一栅极结构凹槽底部露出第一鳍部11a。去除第二多晶硅栅极结构12b，在第二介质层16b内形成第二栅极结构凹槽，第二栅极结构凹槽底部露出第二鳍部11b。
接着，继续参考图8和图9，在第一介质层16a、第一栅极结构凹槽的底部和侧壁形成第一叠层结构17a。所述第一叠层结构17a包括第一界面层(interfacelayer)(图未示)、位于第一界面层上的第一高k栅介质层(图未示)。第一界面层的材料为氧化硅。
在第二介质层16b、第二栅极结构凹槽的底部和侧壁形成第二叠层结构17b。所述第二叠层结构17b包括第二界面层(interface layer)(图未示)、位于第二界面层上的第二高k栅介质层(图未示)。第二界面层的材料为氧化硅。
接着，参考图10和图11，在第一叠层结构17a上形成第一功函数材料层181在下、第二功函数材料层182在上的叠层。在第二叠层结构17b上形成第二功函数材料层182。其中第一功函数材料层181的材料为TiN，第二功函数材料层182的材料为TiAl。
接着，参考图12和图13，在PMOS区域A上的第二功函数材料层182上形成第一铝层，去除高于第一介质层16a的第一叠层结构17a、第一功函数材料层181、第二功函数材料层182和第一铝层。剩余的第一铝层为第一铝栅极层19a，与剩余的第一功函数材料层181、第二功函数材料层182、剩余的第一叠层结构17a形成第一铝栅极结构。其中，剩余的第一功函数材料层181与剩余的第二功函数材料层182叠层为第一功函数层。
在NMOS区域B上的第二功函数材料层182上形成第二铝层，去除高于第二介质层16b的第二叠层结构17b、第二功函数材料层182和第二铝层。剩余的第二铝层为第二铝栅极层19b，与剩余的第二功函数材料层182、剩余的第二叠层结构17b形成第二铝栅极结构。其中，剩余的第二功函数材料层182为第二功函数层。
然而，采用现有技术的方法形成的半导体结构的性能不佳。
发明内容
本发明解决的问题是：采用现有技术的方法形成的半导体结构的性能不佳。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供半导体衬底，所述半导体衬底包括SRAM区域，所述SRAM区域包括第一PMOS区域和第一NMOS区域；
在第一PMOS区域的半导体衬底上形成第一栅极结构，所述第一栅极结构包括第一功函数层；
在第一NMOS区域的半导体衬底上形成第二栅极结构，所述第二栅极结构包括第二功函数层；
所述第一功函数层与所述第二功函数层的材料相同。
可选的，所述第一功函数层为第一功函数材料层在下、第二功函数材料层在上的叠层或为第二功函数材料层，所述第一功函数材料层的材料为TiN或TiSiN，所述第二功函数材料层的材料为TiAl或TiCAl。
可选的，所述第一功函数层和第二功函数层的厚度为大于等于30埃且小于等于60埃或者为大于等于10埃且小于等于30埃。
可选的，形成所述第一栅极结构之前，还包括对所述第一PMOS区域的半导体衬底进行第一离子注入，在所述第一PMOS区域的半导体衬底内形成第一阈值电压注入区，或者，
形成所述第二栅极结构之前，还包括对所述第一NMOS区域的半导体衬底进行第二离子注入，在所述第一NMOS区域内的半导体衬底内形成第二阈值电压注入区。
可选的，形成所述第一栅极结构之前，还包括对所述第一PMOS区域的半导体衬底进行第一离子注入，在所述第一PMOS区域的半导体衬底内形成第一阈值电压注入区；
形成所述第二栅极结构之前，还包括对所述第一NMOS区域的半导体衬底进行第二离子注入，在所述第一NMOS区域内的半导体衬底内形成第二阈值电压注入区。
可选的，所述半导体衬底还包括逻辑区域，所述逻辑区域包括第二PMOS区域和第二NMOS区域；
在所述第二PMOS区域的半导体衬底上形成第三栅极结构，所述第三栅极结构包括第三功函数层；
在所述第二NMOS区域的半导体衬底上形成第四栅极结构，所述第四栅极结构包括第四功函数层，所述第四功函数层与所述第三功函数层的材料不同。
可选的，所述第一功函数层、第二功函数层和第三功函数层的材料相同。
可选的，所述第三功函数层为第一功函数材料层在下、第二功函数材料层在上的叠层。
可选的，所述第一功函数层、第二功函数层和第四功函数层的材料相同。
可选的，所述第四功函数层为第二功函数材料层。
可选的，所述第一PMOS区域具有第一鳍部，所述第一NMOS区域具有第二鳍部；
对所述第一鳍部进行第一离子注入，在所述第一鳍部内形成第一阈值电压注入区；
对所述第二鳍部进行第二离子注入，在所述第二鳍部内形成第二阈值电压注入区；
所述第一栅极结构横跨所述第一鳍部，所述第二栅极结构横跨所述第二鳍部。
可选的，所述第二PMOS区域具有第三鳍部，所述第二NMOS区域具有第四鳍部；
所述第三栅极结构横跨所述第三鳍部，所述第四栅极结构横跨所述第四鳍部。
为解决上述问题，本发明提供一种半导体结构，包括：
具有SRAM区域的半导体衬底，所述SRAM区域包括第一PMOS区域和第一NMOS区域；
位于所述第一PMOS区域的半导体衬底上的第一栅极结构，所述第一栅极结构包括第一功函数层；
位于所述第一NMOS区域的半导体衬底上的第二栅极结构，所述第二栅极结构包括第二功函数层；
所述第一功函数层与所述第二功函数层的材料相同。
可选的，所述第一功函数层为第一功函数材料层在下、第二功函数材料层在上的叠层或为第二功函数材料层，所述第一功函数材料层的材料为TiN或TiSiN，所述第二功函数材料层的材料为TiAl或TiCAl。
可选的，所述第一PMOS区域的半导体衬底内具有第一阈值电压注入区或者所述第二PMOS区域的半导体衬底内具有第二阈值电压注入区。
可选的，所述第一PMOS区域的半导体衬底内具有第一阈值电压注入区和所述第二PMOS区域的半导体衬底内具有第二阈值电压注入区。
可选的，所述半导体衬底还包括逻辑区域，所述逻辑区域包括第二PMOS区域和第二NMOS区域，
位于所述第二PMOS区域的半导体衬底上的第三栅极结构，所述第三栅极结构包括第三功函数层；
位于所述第二NMOS区域的半导体衬底上形成第四栅极结构，所述第四栅极结构包括第四功函数层，所述第四功函数层与所述第三功函数层的材料不同。
可选的，所述第一功函数层、第二功函数层和第三功函数层的材料相同。
可选的，所述第一功函数层、第二功函数层和第四功函数层的材料相同。
与现有技术相比，本发明的技术方案具有以下优点：
第一PMOS区域A的功函数层与第一NMOS区域B的功函数层材料相同，这样，第一PMOS区域A的功函数层与第一NMOS区域B的功函数层就不会发生相互扩散的现象。减小后续形成的半导体结构产生的失配几率，从而减小了后续形成的P型鳍式场效应晶体管的阈值电压浮动差值和几率，同时也减小了后续形成的N型鳍式场效应晶体管的阈值电压浮动差值和几率，进而提高了后续形成的SRAM的良率。
附图说明
图1是现有技术中的第一PMOS区域和第一NMOS区域的半导体衬底及在其上的第一多晶硅栅极结构和第二多晶硅栅极结构的立体结构示意图；
图2是沿图1的AA方向和BB方向的剖面结构示意图；
图3是沿图1的CC方向的剖面结构示意图；
图4、图6、图8、图10和图12是继图2的步骤之后形成的现有技术的半导体结构的沿图1的AA方向和BB方向的剖面流程结构示意图；
图5、图7、图9、图11和图13是继图3的步骤之后形成的现有技术的半导体结构的沿图1的CC方向的剖面流程结构示意图，且分别与图4、图6、图8、图10和图12相对应；
图14包括图14(a)和图14(b)，其中，图14(a)为具有SRAM区域的半导体衬底及在其上的第一多晶硅栅极结构和第二多晶硅栅极结构的立体结构示意图；图14(b)为具有逻辑区域的半导体衬底及在其上的第三多晶硅栅极结构和第四多晶硅栅极结构的立体结构示意图；
图15包括图15(a)和图15(b)，其中，图15(a)是沿图14(a)的E1E1方向和F1F1方向的剖面结构示意图；图15(b)是沿图14(b)的E2E2方向和F2F2方向的剖面结构示意图；
图16包括图16(a)和图16(b)，其中，图16(a)是沿图14(a)的G1G1方向的剖面结构示意图；图16(b)是沿图14(b)的G2G2方向的剖面结构示意图；
图17至图34分别对应包括图17(a)、图17(b)至图34(a)、图34(b)，其中，图17(a)、图19(a)、图21(a)、图23(a)、图25(a)、图27(a)、图29(a)、图31(a)和图33(a)是继图15(a)的步骤之后形成本发明的实施例一中的半导体结构沿图14(a)的E1E1方向和F1F1方向的剖面流程结构示意图；
其中，图18(a)、图20(a)、图22(a)、图24(a)、图26(a)、图28(a)、图30(a)、图32(a)和图34(a)是继图16(a)的步骤之后形成本发明的实施例一中的半导体结构沿图14(a)的G1G1方向的剖面流程结构示意图；其中，图17(b)、图19(b)、图21(b)、图23(b)、图25(b)、图27(b)、图29(b)、图31(b)和图33(b)是继图15(a)的步骤之后形成本发明的实施例二中的半导体结构沿图14(b)的E2E2方向和F2F2方向的剖面流程结构示意图；
其中，图18(b)、图20(b)、图22(b)、图24(b)、图26(b)、图28(b)、图30(b)、图32(b)和图34(b)是继图16(b)的步骤之后形成本发明的实施例二中的半导体结构沿图14(b)的G2G2方向的剖面流程结构示意图。
具体实施方式
经过发现和分析，采用现有技术的方法形成的半导体结构的性能不佳的原因如下：
结合参考图11和图13，PMOS区域A的第一功函数层为第一功函数材料层181与第二功函数材料层182的叠层。NMOS区域B的第二功函数层为第二功函数材料层182。其中第一功函数材料层181的材料为TiN，第二功函数材料层182的材料为TiAl。因此，PMOS区域A的第一功函数层与NMOS区域B的第二功函数层不同，而且PMOS区域A的第一功函数层与NMOS区域B的第二功函数层会发生相互扩散的现象。这样，PMOS区域A的第一功函数层与NMOS区域B的第二功函数层相互影响，产生严重的失配(Vt mismatch)现象，会使后续形成的P型鳍式场效应晶体管的阈值电压浮动差值大、浮动几率也大，也会使后续形成的N型鳍式场效应晶体管的阈值电压浮动差值大、浮动几率也大，从而影响后续形成的半导体结构的性能，进而影响后续形成的SRAM的良率。在对后续形成的半导体结构进行热处理时，该扩散现象会更加严重。
为了解决上述技术问题，本发明提供一种半导体结构的形成方法，采用本发明的方法能够提高半导体结构的良率，进而提高SRAM的良率。
为使本发明的上述目的和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
实施例一
首先，结合参考图14(a)、15(a)和16(a)，提供半导体衬底，所述半导体衬底包括SRAM区域Ι，所述SRAM区域Ι包括第一PMOS区域A和第一NMOS区域B，所述第一PMOS区域A具有第一鳍部31a，所述第一NMOS区域B具有第二鳍部31b。具体形成方法如下：
第一PMOS区域A的半导体衬底包括具有至少两个分立的凸起结构的硅衬底301a和位于凸起结构之间的绝缘层302a，绝缘层302a低于所述凸起结构。高于绝缘层302a的凸起结构为第一鳍部31a。
第一NMOS区域B的半导体衬底包括具有至少两个分立的凸起结构的硅衬底301b和位于凸起结构之间的绝缘层302b，绝缘层302b低于所述凸起结构。高于绝缘层302b的凸起结构为第二鳍部31b。
接着，对所述第一鳍部31a进行第一离子注入，在所述第一鳍部31a内形成第一阈值电压注入区(图未示)。
对所述第二鳍部31b进行第二离子注入，在所述第二鳍部31b内形成第二阈值电压注入区(图未示)。
其他实施例中，可以先形成第二阈值电压注入区，再形成第一阈值电压注入区，也属于本发明的保护范围。
形成第一阈值电压注入区和第二阈值电压注入区之后，形成横跨第一鳍部31a的第一多晶硅栅极结构32a，横跨第二鳍部31b的第二多晶硅栅极结构32b。第一多晶硅栅极结构32a包括第一栅氧层321a和位于第一栅氧层321a上的第一多晶硅栅极层322a。第二多晶硅栅极结构32b包括第二栅氧层321b和位于第二栅氧层321b之上的第二多晶硅栅极层322b。本实施例中，第一栅氧层和第二栅氧层的材料都为氧化硅。
接着，继续参考图17(a)和图18(a)，在第一PMOS区域A的第一多晶硅栅极结构32a的周围形成第一侧墙33a，在第一NMOS区域B的第二多晶硅栅极结构32b的周围形成第二侧墙33b。第一侧墙33a和第二侧墙33b都包括底部的氧化硅层和位于氧化硅层的氮化硅层。
接着，在第一侧墙33a两侧的第一鳍部31a内形成第一源极和第一漏极34a。具体形成方法如下：
以第一侧墙33a为掩膜，自上而下去除第一侧墙33a两侧的第一鳍部31a的部分高度，之后，在剩余的第一鳍部31a上原位掺杂生长第一应力层。本实施例中，第一应力层的材料为锗硅，掺杂在第一应力层的离子为第一源漏离子，具体为硼离子。这样，第一源极和第一漏极34a就形成了。
形成第一应力层后，在第一应力层上原位掺杂生长第一覆盖层35a。本实施例中，第一覆盖层35a的材料为硅，掺杂在第一覆盖层35a的离子为第一肖特基势垒降低离子和硼离子。其中，第一肖特基势垒降低离子包括铝离子、镓离子、锗离子和铟离子中的至少一种。硼离子的注入剂量需要大于第一肖特基势垒降低离子的注入剂量。
形成第一覆盖层35a之后，在第一覆盖层35a上形成第一金属层(图未示)，之后，对第一覆盖层35a进行第一快速热退火处理，使第一金属层熔入第一覆盖层35a后，形成第一金属硅化物层。其中，第一金属硅化物层的厚度小于第一覆盖层35a的厚度。
之所以掺杂第一肖特基势垒降低离子的原因如下：
后续工艺步骤中，在形成第一金属硅化层35a的退火处理的过程中，掺入第一覆盖层35a的第一肖特基势垒降低离子会发生在第一金属硅化层的固溶度值小，在第一覆盖层35a的固溶度值大的现象。因此，形成第一金属硅化物层的过程中，大量的第一肖特基势垒降低离子会在第一金属硅化物层的底部边界析出。也就是说，会在第一金属硅化物层与第一覆盖层35a的界面析出，并且在第一金属硅化物层与第一覆盖层35a的界面形成电偶极子(dipole)层，该电偶极子层会产生一个和电子运动方向相同的电场，从而降低了第一覆盖层35a的载流子向金属跃迁的势垒宽度和高度至载流子可以直接向金属跃进，也就是说，降低了肖特基势垒宽度和肖特基势垒高度(SchottkyBarrier Height，φBn)，进而降低了后续形成的P型鳍式场效应晶体管的第一源极和漏极上的寄生电阻，提高了后续形成的P型鳍式场效应晶体管的性能。
之所以在第一覆盖层35a掺杂硼离子的原因如下：
硼离子的掺入可以使硼离子处于第一覆盖层35a晶格中的非替代位上，形成第一金属硅化物层的退火处理过程中，硼离子被激活，占据第一覆盖层35a的晶格。因为，第一覆盖层35a的接触电阻与掺入硼离子的浓度(ND，n-typedoping concentration)成反比，所以在第一覆盖层35a中掺杂有硼离子，并且增大硼离子的掺杂浓度可以降低第一覆盖层35a的接触电阻。
其他实施例中，不在第一覆盖层中掺杂第一肖特基势垒降低离子也属于本发明的保护范围。
其他实施例中，不在第一覆盖层中掺杂硼离子也属于本发明的保护范围。
其他实施例中，以第一侧墙为掩膜，刻蚀第一侧墙两侧的第一鳍部，在第一侧墙两侧的第一鳍部内形成第一凹槽，之后，在第一凹槽内原位掺杂生长形成第一应力层，也属于本发明的保护范围。
在第二侧墙33b两侧的第二鳍部31b内形成第二源极和第二漏极34b。具体形成方法如下：
以第二侧墙33b为掩膜，自上而下去除第二侧墙33b两侧的第二鳍部31b的部分高度，之后，在剩余的第二鳍部31b上原位掺杂生长第二应力层。本实施例中，第二应力层的材料为碳化硅，掺杂在第二应力层的离子为第二源漏离子，具体为磷离子。这样，第二源极和第二漏极34b就形成了。
形成第二应力层后，在第二应力层上原位掺杂生长第二覆盖层35b。本实施例中，第二覆盖层35b的材料为硅，掺杂在第二覆盖层35b的离子为第二肖特基势垒降低离子和磷离子。其中，第二肖特基势垒降低离子包括硫离子、硒离子、砷离子、锑离子和锗离子中的至少一种。磷离子的注入剂量需要大于第二肖特基势垒降低离子的注入剂量。
形成第二覆盖层35b之后，在第二覆盖层35b上形成第二金属层(图未示)，之后，对第二覆盖层35b进行第二快速热退火处理，使第二金属层熔入第二覆盖层35b后，形成第二金属硅化物层。其中，第二金属硅化物层的厚度小于第二覆盖层35b的厚度。
之所以掺杂第二肖特基势垒降低离子的原因如下：
后续工艺步骤中，在形成第二金属硅化层的退火处理的过程中，掺入第二覆盖层35b的第二肖特基势垒降低离子会发生在第二金属硅化层的固溶度值小，在第二覆盖层35b的固溶度值大的现象。因此，形成第二金属硅化物层的过程中，大量的第二肖特基势垒降低离子会在第二金属硅化物层的底部边界析出。也就是说，会在第二金属硅化物层与第二覆盖层35b的界面析出，并且在第二金属硅化物层与第二覆盖层35b的界面形成电偶极子(dipole)层，该电偶极子层会产生一个和电子运动方向相同的电场，从而降低了第二覆盖层35b的载流子向金属跃迁的势垒宽度和高度至载流子可以直接向金属跃进，也就是说，降低了肖特基势垒宽度和肖特基势垒高度(Schottky BarrierHeight，)，进而降低了后续形成的N型鳍式场效应晶体管的第一源极和漏极上的寄生电阻，提高了后续形成的N型鳍式场效应晶体管的性能。
之所以在第二覆盖层35b掺杂磷离子的原因如下：
磷离子的掺入可以使磷离子处于第二覆盖层35b晶格中的非替代位上，形成第二金属硅化物层的退火处理过程中，磷离子被激活，占据第二覆盖层35b的晶格。因为，第二覆盖层35b的接触电阻与掺入磷离子的浓度(ND，n-typedoping concentration)成反比，所以在第二覆盖层35b中掺杂有硼离子，并且增大磷离子的掺杂浓度可以降低第二覆盖层35b的接触电阻。
其他实施例中，不在第二覆盖层中掺杂第二肖特基势垒降低离子也属于本发明的保护范围。
其他实施例中，不在第二覆盖层中掺杂磷离子也属于本发明的保护范围。
其他实施例中，以第二侧墙为掩膜，刻蚀第二侧墙两侧的第二鳍部，在第二侧墙两侧的第二鳍部内形成第二凹槽，之后，在第二凹槽内原位掺杂生长形成第二应力层，也属于本发明的保护范围。
接着，参考图19(a)和图20(a)，在第一PMOS区域A的半导体衬底、第一金属硅化物层、第一多晶硅栅极结构32a和第一侧墙33a的顶部形成第一介质层36a，第一介质层36a与第一多晶硅栅极结构32a相平。第一介质层36a的材料为氧化硅、低k介质层或超低k介质层。所述低k材料的介电常数小于等于3，所述超低k材料的介电常数小于等于2.7。
在第一NMOS区域B的半导体衬底、第二金属硅化物层、第二多晶硅栅极结构32b和第二侧墙33b的顶部形成第二介质层36b，第二介质层36b与第二多晶硅栅极结构32b相平。第二介质层36b的材料为氧化硅、低k介质层或超低k介质层。所述低k材料的介电常数小于等于3，所述超低k材料的介电常数小于等于2.7。
本实施例中，第一介质层36a和第二介质层36b为相同材料，在同一个步骤中形成。其他实施例中，第一介质层36a和第二介质层36b也可以在不同的步骤中形成。
接着，参考图21(a)和图22(a)，去除第一多晶硅栅极结构32a，在第一介质层36a内形成第一栅极结构凹槽，第一栅极结构凹槽底部露出第一鳍部31a。去除第二多晶硅栅极结构32b，在第二介质层36b内形成第二栅极结构凹槽，第二栅极结构凹槽底部露出第二鳍部31b。
接着，参考图23(a)和图24(a)，在第一介质层36a、第一栅极结构凹槽的底部和侧壁形成第一叠层结构37a。所述第一叠层结构37a包括第一界面层(interface layer)(图未示)、位于第一界面层上的第一高k栅介质层(图未示)、位于第一高k栅介质层之上的第一保护层(图未示)。其中，第一界面层的作用为增加第一鳍部31a与第一高k栅介质层之间的结合力。第一界面层的材料为氧化硅。第一高k栅介质层的材料为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO。第一保护层的作用为：防止反应腔室中的氧成分扩散至第一高k栅介质层，以影响第一高k栅介质层。另外，还可以防止声子散射(phono scattering)效应影响第一高k栅介质层的性能。第一保护层的材料为氮化钛。
其他实施例中，第一保护层上还具有第一刻蚀停止层，第一刻蚀停止层的材料为氮化钽。
在第二介质层36b、第二栅极结构凹槽的底部和侧壁形成第二叠层结构37b。所述第二叠层结构37b包括第二界面层(图未示)、位于第二界面层上的第二高k栅介质层(图未示)、位于第二高k栅介质层之上的第二保护层(图未示)。其中，第二界面层的作用为增加第二鳍部31b与第二高k栅介质层之间的结合力。第二界面层的材料为氧化硅。第二高k栅介质层的材料为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO。第二保护层的作用为：防止反应腔室中的氧成分扩散至第二高k栅介质层，以影响第二高k栅介质层。另外，还可以防止声子散射(phono scattering)效应影响第二高k栅介质层的性能。第二保护层的材料为氮化钛。
其他实施例中，第二保护层上还具有第二刻蚀停止层，第二刻蚀停止层的材料为氮化钽。
接着，参考图25(a)和图26(a)，在第一叠层结构37a上和第二叠层结构37b形成第一功函数材料层81。第一功函数材料层81的材料为TiN或TiSiN。其他实施例中，第一功函数材料层也可以为本领域技术人员所熟知的其他材料。形成第一功函数材料层81的方法为物理气相沉积(PVD)或化学气相沉积(CVD)。其中，化学气相沉积中的原子层沉积(ALD)可以得到更加均匀的第一功函数材料层81。
接着，图29(a)和图30(a)，在第一功函数材料层81上形成第二功函数材料层82。第二功函数材料层82的材料为TiAl或TiCAl。其他实施例中，第二功函数材料层也可以为本领域技术人员所熟知的其他材料。形成第二功函数材料层82的方法为物理气相沉积(PVD)或化学气相沉积(CVD)。其中，化学气相沉积中的原子层沉积(ALD)可以得到更加均匀的第二功函数材料层82。
其他实施例中，在第一叠层结构37a上和第二叠层结构37b只形成第二功函数材料层82，也属于本发明的保护范围。
接着，参考图31(a)和图32(a)，在第一PMOS区域A上的第二功函数材料层82上形成第一栅极材料层39a’。本实施例中，第一栅极材料层39a’的材料为铝。
在第一NMOS区域B上的第二功函数层82上形成第二栅极材料层39b’。本实施例中，第二栅极材料层39b’的材料为铝。
接着，参考图33(a)和图34(a)，去除高于第一介质层36a的第一叠层结构37a、第一功函数材料层81、第二功函数材料层82和第一栅极材料层39a’。剩余的第一栅极材料层39a’为第一栅极层39a，与剩余的第一功函数材料层81、第二功函数材料层82、剩余的第一叠层结构37a形成第一栅极结构。其中，剩余的第一功函数材料层81和剩余的第二功函数材料层82的叠层为第一功函数层。
接着，去除高于第二介质层36b的第二叠层结构37b、第一功函数材料层81、第二功函数材料层82和第二栅极材料层39b’。剩余的第二栅极材料层39b’为第二栅极层39b，与剩余的第一功函数材料层81、第二功函数材料层82、剩余的第二叠层结构37b形成第二栅极结构。其中，剩余的第一功函数材料层81和剩余的第二功函数材料层82的叠层为第二功函数层。
其他实施例中，在第一叠层结构上和第二叠层结构只形成第二功函数材料层时，则，第一功函数层和第二功函数层都为剩余的第二功函数材料层。
本实施例中，第一PMOS区域A的第一功函数层与第一NMOS区域B的第二功函数层材料相同，这样，第一PMOS区域A的第一功函数层与第一NMOS区域B的第二功函数层就不会发生相互扩散的现象。大大减少了后续形成的半导体结构产生的失配几率，从而减小了后续形成的P型鳍式场效应晶体管的阈值电压浮动差值和浮动几率，同时也减小了后续形成的N型鳍式场效应晶体管的阈值电压浮动差值和浮动几率，进而提高了后续形成的SRAM的良率。
更进一步的，相对于第一PMOS区域A的功函数层与第一NMOS区域B的功函数层不同时形成的SRAM，第一PMOS区域A的功函数层与第一NMOS区域B的功函数层相同时形成的SRAM会增加功函数的调节误差。但是该调节误差与能够提高后续形成的SRAM的良率比起来显得微不足道。
另外，该误差可以依靠第一离子注入剂量的调节、第二离子注入剂量的调节、第一功函数层厚度的调节、第二功函数层厚度的调节来平衡。
发明人发现对第一功函数层和第二功函数层设置以下厚度，对第一注入或第二注入设置以下注入剂量可以更进一步的减小失配的几率。
本实施例中，第一功函数层或第二功函数层为第一功函数材料层81和第二功函数材料层82的叠层时，且第一功函数层或第二功函数层的厚度为大于等于10埃且小于等于30埃时，可以省略第一离子注入。第二离子注入的剂量为大于等于0atom/cm2且小于等于1E14atom/cm2。此时，第一功函数层的厚度可以直接将后续形成的P型鳍式场效应晶体管的阈值电压调至P型鳍式场效应晶体管的目标阈值电压，而仍需要第二离子注入和第二功函数层的阈值电压调节一起作用来实现对后续形成的N型鳍式场效应晶体管的阈值电压的调节。本实施例中，省略第一离子注入，可以将随机掺杂波动(Random DopantFluctuation，RDF)消除掉，可以进一步减小失配几率。
其他实施例中，第一功函数层或第二功函数层为第二功函数材料层时，且第一功函数层或第二功函数层的厚度为大于等于10埃且小于等于30埃时，可以省略第二离子注入。第一离子注入的剂量为大于等于0atom/cm2且小于等于1E14atom/cm2。此时，第二功函数层的厚度可以直接将后续形成的N型鳍式场效应晶体管的阈值电压调至N型鳍式场效应晶体管的目标阈值电压，而仍需要第一离子注入和第一功函数层的阈值电压调节一起作用来实现对后续形成的P型鳍式场效应晶体管的阈值电压的调节。本实施例中，省略第二离子注入，可以将随机掺杂波动消除掉，可以进一步减小失配几率。
本实施例中，第一功函数层或第二功函数层为第一功函数材料层81和第二功函数材料层82的叠层时，且第一功函数层或第二功函数层的厚度为大于等于30埃且小于等于60埃时，可以省略第一离子注入。第二离子注入的剂量为大于等于0atom/cm2且小于等于1E14atom/cm2。此时，第一功函数层的厚度可以直接将后续形成的P型鳍式场效应晶体管的阈值电压调至P型鳍式场效应晶体管的目标阈值电压，而仍需要第二离子注入和第二功函数层的阈值电压调节一起作用来实现对后续形成的N型鳍式场效应晶体管的阈值电压的调节。本实施例中，省略第一离子注入，可以将随机掺杂波动消除掉，可以进一步减小失配几率。
其他实施例中，第一功函数层或第二功函数层为第二功函数材料层时，且第一功函数层或第二功函数层的厚度为大于等于30埃且小于等于60埃时，可以将第一离子注入和第二离子注入都省略。最大化的将随机掺杂波动(Random Dopant Fluctuation，RDF)消除掉，最大化的减小失配几率。
实施例二
实施例二与实施例一不同之处为：
结合参考图14至图16，实施例一中的半导体衬底还包括逻辑区域Ⅱ，所述逻辑区域包括第二PMOS区域C和第二NMOS区域D，所述第二PMOS区域C具有第三鳍部41a，所述第二NMOS区域D具有第四鳍部41b。
具体形成方法如下：
第二PMOS区域C的半导体衬底包括具有至少两个分立的凸起结构的硅衬底401a和位于凸起结构之间的绝缘层402a，绝缘层402a低于所述凸起结构402a。高于绝缘层402a的凸起结构为第三鳍部41a。
第二NMOS区域D的半导体衬底包括具有至少两个分立的凸起结构的硅衬底401b和位于凸起结构之间的绝缘层402b，绝缘层402b低于所述凸起结构402b。高于绝缘层402b的凸起结构为第四鳍部41b。
接着，对所述第三鳍部41a进行第三离子注入，在所述第三鳍部41a内形成第三阈值电压注入区。对所述第四鳍部41b进行第四离子注入，在所述第四鳍部41b内形成第四阈值电压注入区。
其中，进行第三离子注入和第一离子注入的过程中，都需要在第一NMOS区域B和第二NMOS区域D形成第一图案化的掩膜层(图未示)，该第一图案化的掩膜层露出第一PMOS区域A和第二PMOS区域C。
其中，进行第四离子注入和第二离子注入的过程中，都需要在第一PMOS区域A和第二PMOS区域C形成第二图案化的掩膜层(图未示)，该第二图案化的掩膜层露出第一NMOS区域B和第二NMOS区域D。
另外，需要说明的是，在逻辑区域Ⅱ的第三离子注入和第四离子注入远比在SRAM区域Ι的第一离子注入和第二离子注入复杂。例如，第三离子注入和第一离子注入都分别包括超高阈值电压(Super High Vt)、高阈值电压(HighVt)注入、标准阈值(Standard Vt)电压注入、低阈值电压(Low Vt)注入等类型。
形成第三阈值电压注入区和第四阈值电压注入区之后，形成横跨第三鳍部41a的第三多晶硅栅极结构42a，横跨第四鳍部41b的第四多晶硅栅极结构42b。第三多晶硅栅极结构42a包括第三栅氧层421a和位于第三栅氧层421a上的第三多晶硅栅极层422a。第四多晶硅栅极结构42b包括第四栅氧层421b和位于第四栅氧层321b之上的第四多晶硅栅极层422b。本实施例中，第三栅氧层和第四栅氧层的材料都为氧化硅。
本实施例中，第三多晶硅栅极结构42a、第四多晶硅栅极结构42b与第一多晶硅栅极结构32a、第二多晶硅栅极结构32b同时形成。
接着，继续参考图17和图18，在第二PMOS区域C的第三多晶硅栅极结构42a的周围形成第三侧墙43a，在第二NMOS区域D的第四多晶硅栅极结构42b的周围形成第四侧墙43b。第三侧墙43a和第四侧墙43b都包括底部的氧化硅层和位于氧化硅层的氮化硅层。
其中，第三侧墙43a、第四侧墙43b与第一侧墙33a、第二侧墙33b同时形成。
接着，在第三侧墙43a两侧的第三鳍部41a内形成第三源极和第三漏极44a。具体形成方法如下：
以第三侧墙43a为掩膜，自上而下去除第三侧墙43a两侧的第三鳍部41a的部分高度，之后，在剩余的第三鳍部41a上原位掺杂生长第三应力层。本实施例中，第三应力层的材料为锗硅，掺杂在第三应力层的离子为第三源漏离子，具体为硼离子。这样，第三源极和第三漏极44a就形成了。
形成第三应力层后，在第三应力层上原位掺杂生长第三覆盖层45a。本实施例中，第三覆盖层45a的材料为硅，掺杂在第三覆盖层45a的离子为第三肖特基势垒降低离子和硼离子。其中，第三肖特基势垒降低离子包括铝离子、镓离子、锗离子和铟离子中的至少一种。硼离子的注入剂量需要大于第三肖特基势垒降低离子的注入剂量。
形成第三覆盖层45a之后，在第三覆盖层45a上形成第三金属层(图未示)，之后，对第三覆盖层45a进行第三快速热退火处理，使第三金属层熔入第三覆盖层45a后，形成第三金属硅化物层。其中，第三金属硅化物层的厚度小于第三覆盖层45a的厚度。
之所以掺杂第三肖特基势垒降低离子的原因请参考实施例一。
之所以在第三覆盖层45a掺杂硼离子的原因请参考实施例一。
其他实施例中，不在第三覆盖层中掺杂第三肖特基势垒降低离子也属于本发明的保护范围。
其他实施例中，不在第三覆盖层中掺杂硼离子也属于本发明的保护范围。
其他实施例中，以第三侧墙为掩膜，刻蚀第三侧墙两侧的第三鳍部，在第三侧墙两侧的第三鳍部内形成第三凹槽，之后，在第三凹槽内原位掺杂生长形成第三应力层，也属于本发明的保护范围。
在第四侧墙43b两侧的第四鳍部41b内形成第四源极和第四漏极44b。具体形成方法如下：
以第四侧墙43b为掩膜，自上而下去除第四侧墙43b两侧的第四鳍部41b的部分高度，之后，在剩余的第四鳍部41b上原位掺杂生长第四应力层。本实施例中，第四应力层的材料为碳化硅，掺杂在第四应力层的离子为第四源漏离子，具体为磷离子。这样，第四源极和第四漏极44b就形成了。
形成第四应力层后，在第四应力层上原位掺杂生长第四覆盖层45b。本实施例中，第四覆盖层45b的材料为硅，掺杂在第四覆盖层45b的离子为第四肖特基势垒降低离子和磷离子。其中，第四肖特基势垒降低离子包括硫离子、硒离子、砷离子、锑离子和锗离子中的至少一种。磷离子的注入剂量需要大于第四肖特基势垒降低离子的注入剂量。
形成第四覆盖层45b之后，在第四覆盖层45b上形成第四金属层(图未示)，之后，对第四覆盖层45b进行第四快速热退火处理，使第四金属层熔入第四覆盖层45b后，形成第四金属硅化物层。其中，第四金属硅化物层的厚度小于第四覆盖层45b的厚度。
之所以掺杂第四肖特基势垒降低离子的原因请参考实施例一：
之所以在第四覆盖层45b掺杂磷离子的原因请参考实施例一。
其他实施例中，不在第四覆盖层中掺杂第四肖特基势垒降低离子也属于本发明的保护范围。
其他实施例中，不在第四覆盖层中掺杂磷离子也属于本发明的保护范围。
其他实施例中，以第四侧墙为掩膜，刻蚀第四侧墙两侧的第四鳍部，在第四侧墙两侧的第四鳍部内形成第四凹槽，之后，在第四凹槽内原位掺杂生长形成第四应力层，也属于本发明的保护范围。
其中，第一源极和第一漏极34a、第三源极和第三漏极44a可以在同一个步骤中形成并且在形成的过程中，在第一NMOS区域B和第二NMOS区域D形成第三图案化的掩膜层，以露出第一PMOS区域A和第二PMOS区域C。
第二源极和第二漏极34b、第四源极和第四漏极44b可以在同一个步骤中形成并且在形成的过程中，在第一PMOS区域A和第二PMOS区域C形成第三图案化的掩膜层，以露出第一NMOS区域B和第二NMOS区域D。
接着，参考图19和图20，在第三PMOS区域C的半导体衬底、第三金属硅化物、第三多晶硅栅极结构42a和第三侧墙43a的顶部形成第三介质层46a，第三介质层46a与第三多晶硅栅极结构42a相平。第三介质层46a的材料为氧化硅、低k介质层或超低k介质层。所述低k材料的介电常数小于等于3，所述超低k材料的介电常数小于等于2.7。
在第二NMOS区域D的半导体衬底、第四金属硅化物、第四多晶硅栅极结构42b和第四侧墙43b的顶部形成第四介质层46b，第四介质层46b与第四多晶硅栅极结构42b相平。第四介质层46b的材料为氧化硅、低k介质层或超低k介质层。所述低k材料的介电常数小于等于3，所述超低k材料的介电常数小于等于2.7。
本实施例中，第三介质层46a和第四介质层46b为相同材料，与第一介质层36a和第二介质层36b材料相同，并且在同一个步骤中形成。
接着，参考图21和图22，去除第三多晶硅栅极结构42a，在第三介质层46a内形成第三栅极结构凹槽，第三栅极结构凹槽底部露出第三鳍部41a。去除第四多晶硅栅极结构42b，在第四介质层46b内形成第四栅极结构凹槽，第四栅极结构凹槽底部露出第四鳍部41b。
接着，继续参考图23和图24，在第三介质层46a、第三栅极结构凹槽的底部和侧壁形成第三叠层结构47a。所述第三叠层结构47a包括第三界面层(图未示)、位于第三界面层上的第三高k栅介质层(图未示)、位于第三高k栅介质层之上的第三保护层(图未示)。
在第四介质层46b、第四栅极结构凹槽的底部和侧壁形成第四叠层结构47b。所述第四叠层结构47b包括第四界面层(图未示)、位于第四界面层上的第四高k栅介质层(图未示)、位于第四高k栅介质层之上的第四保护层(图未示)，位于第四保护层之上的第四刻蚀停止层(图未示)。其中，第四刻蚀停止层为后续去除第二NMOS区域D中的第一功函数材料层81的停止层，防止在去除第二NMOS区域D中的第一功函数材料层81的过程中，损伤第四保护层及以下各层。第四刻蚀停止层的材料为氮化钽。其余请参考实施例一。
需要说明的是：如果第一PMOS区域A形成的第一功函数层和第一NMOS区域B形成的第二功函数层为第一功函数材料层81和第二功函数材料层82的叠层时，第一PMOS区域A的第一叠层结构37a中不会形成第一刻蚀停止层和第一NMOS区域B的第二叠层结构37b中也不会形成第二刻蚀停止层。
如果第一PMOS区域A形成的第一功函数层和第一NMOS区域B形成的第二功函数层为第二功函数材料层82时，第一PMOS区域A的第一叠层结构37a中会形成第一刻蚀停止层和第一NMOS区域B的第二叠层结构37b中会形成第二刻蚀停止层。其中第一刻蚀停止层的作用为后续去除第一PMOS区域A中的第一功函数材料层81的停止层，防止在去除第一PMOS区域A中的第一功函数材料层81的过程中，损伤第一保护层及以下各层。第一刻蚀停止层的材料为氮化钽。其中第二刻蚀停止层的作用为后续去除第一NMOS区域B中的第一功函数材料层81的停止层，防止在去除第一NMOS区域B中的第一功函数材料层81的过程中，损伤第二保护层及以下各层。第二刻蚀停止层的材料为氮化钽。
本实施例中，第三叠层结构47a与第一叠层结构37a在同一个步骤中形成，第四叠层结构47b与第二叠层结构37b在同一个步骤中形成。
其他实施例中，第三叠层结构47a、第一叠层结构37a、第四叠层结构47b与第二叠层结构37b可以分别在不同的步骤中形成。
接着，参考图25和图26，在第三叠层结构47a上和第四叠层结构47b形成第一功函数材料层81。第一功函数材料层81的材料为TiN或TiSiN。形成第一功函数材料层81的方法为物理气相沉积(PVD)或化学气相沉积(CVD)。其中，化学气相沉积中的原子层沉积(ALD)可以得到更加均匀的第一功函数材料层81。
接着，图27和图28，去除第二NMOS区域D中的第一功函数材料层81。具体过程如下：
在第二PMOS区域C、第一PMOS区域A和第一NMOS区域B上形成第五图案化的掩膜层60，所述第五图案化的掩膜层60露出第二NMOS区域D。之后，以第五图案化的掩膜层60为掩膜，去除第二NMOS区域D中的第一功函数材料层81。去除第二NMOS区域D中的第一功函数材料层81至第四刻蚀停止层(在第四叠层结构47b的最上层)上停止。
去除第二NMOS区域D中的第一功函数材料层81之后，将第五图案化的掩膜层60灰化去除。
接着，参考图29和图30，在第二NMOS区域D的第四叠层结构47b、第二PMOS区域B第一功函数材料层81上形成第二功函数材料层82。第一NMOS区域B和第一PMOS区域A的第一功函数材料层81上形成第二功函数材料层82。
此时，在逻辑区域Ⅱ的第二NMOS区域D上具有第二功函数材料层82。第一PMOS区域C上具有第一功函数材料层81在下，第二功函数材料层82在上的叠层。而SRAM区域Ι的第一PMOS区域A和第一NMOS区域B上具有第一功函数材料层81在下，第二功函数材料层82在上的叠层。
其他实施例中，在逻辑区域Ⅱ的第二NMOS区域D、SRAM区域Ι的第一PMOS区域A和第一NMOS区域B上只具有第二功函数材料层，而第一PMOS区域C上具有第一功函数材料层在下，第二功函数材料层在上的叠层。也属于本发明的保护范围。具体形成方法如下：
在第三叠层结构和第四叠层结构形成第一功函数材料层后，只在第二PMOS区域上形成第六图案化的掩膜层，所述第六图案化的掩膜层露出第二NMOS区域、第一PMOS区域和第一NMOS区域。之后，以第六图案化的掩膜层为掩膜，去除第二NMOS区域的第一功函数材料层、第一PMOS区域和第一NMOS区域的第一功函数材料层，分别至第二NMOS区域的第四刻蚀停止层、第一PMOS区域的第一刻蚀停止层和第一NMOS区域的第一刻蚀停止层。
接着，在第二NMOS区域的第四叠层结构、第二PMOS区域的第一功函数材料层上、第一NMOS区域的第二叠层结构、第一PMOS区域的第一叠层结构上直接形成第二功函数材料层，也属于本发明的保护范围。
接着，参考图31和图32，在第三PMOS区域C上的第二功函数材料层82上形成第三金属材料层49a’。本实施例中，第三金属材料层49a’的材料为铝。
在第二NMOS区域D上的第二功函数材料层82上形成第四金属材料层49b’。本实施例中，第四金属材料层49b’的材料为铝。
其中，第三金属材料层49a’、第四金属材料层49b’、第一栅极材料层39a’和第二栅极材料层39b’在同一个步骤中形成。
接着，参考图33(a)和图34(a)，去除高于第三介质层46a的第三叠层结构47a、第一功函数材料层81、第二功函数材料层82和第三金属材料层49a’。剩余的第三金属材料层49a’为第三金属栅极层49a，与剩余的第一功函数材料层81、剩余的第二功函数材料层82、剩余的第三叠层结构47a形成第三栅极结构。其中，剩余的第一功函数材料层81和剩余的第二功函数材料层82的叠层为第三功函数层。
接着，去除高于第四介质层46b的第四叠层结构47b、第二功函数材料层82和第四金属材料层49b’。剩余的第四金属材料层49b’为第四金属栅极层49b，与剩余第二功函数材料层82、剩余的第四叠层结构47b形成第四栅极结构。其中，剩余的第二功函数材料层82为第四功函数层。其中，第三金属层49a、第四金属层49b、第一金属层39a和第二金属层39b在同一个步骤中形成。
本实施例中，第一PMOS区域A的第一功函数层与第一NMOS区域B的第二功函数层材料相同，这样，第一PMOS区域A的第一功函数层与第一NMOS区域B的第二功函数层就不会发生相互扩散的现象。大大减少了后续形成的半导体结构产生的失配几率，从而减小了后续形成的P型鳍式场效应晶体管的阈值电压浮动差值和浮动几率，同时也减小了后续形成的N型鳍式场效应晶体管的阈值电压浮动差值和浮动几率，进而提高了后续形成的SRAM的良率。
具体请参考上一个实施例。
需要继续说明的是，本实施例中，在逻辑区域Ⅱ的第二NMOS区域D上的第四功函数层与第二PMOS区域C上的第三功函数层的材料不同。原因如下：
如果第二NMOS区域D上的第四功函数层与第二PMOS区域C上的第三功函数层的材料相同，对第三注入形成的第三阈值电压注入区和第四注入形成的第四阈值电压注入区进行阈值电压的调节就非常重要。然而，向逻辑区域Ⅱ的第三离子注入和第四离子注入的种类繁多。例如包括：超高阈值电压(Super High Vt)、高阈值电压(High Vt)注入、标准阈值(Standard Vt)电压注入、低阈值电压(Low Vt)注入等类型。这样，对第三阈值电压注入区和第四阈值电压注入区的阈值电压的调节非常复杂，很难将后续形成的逻辑结构调至目标阈值电压值(Vt target)。因此，需要在逻辑区域Ⅱ的第二NMOS区域D上的第四功函数层与第二PMOS区域C上的第三功函数层的材料不同，调节第二NMOS区域D上的第四功函数层与第二PMOS区域C上的第三功函数层可以大大降低对后续形成的逻辑结构的阈值电压的调节难度。甚至，可以将第三离子注入步骤和第四离子注入步骤省略。
实施例三
本发明提供了一种半导体结构，参考图33(a)和图34(a)，包括：
具有SRAM区域Ι的半导体衬底，所述SRAM区域Ι包括第一PMOS区域A和第一NMOS区域B，所述第一PMOS区域A具有第一鳍部31a，所述第一NMOS区域B具有第二鳍部31b；
横跨第一鳍部31a的第一栅极结构，所述第一栅极结构具有第一功函数层；
横跨第二鳍部31b的第二栅极结构，所述第二栅极结构具有第二功函数层；
所述第一功函数层与第二功函数层的材料相同。
本实施例中，所述第一功函数层为第一功函数材料层81在下、第二功函数材料层82在上的叠层或第二功函数材料层82，所述第一功函数材料层81的材料为TiN或TiSiN，所述第二功函数材料层82的材料为TiAl或TiCAl。
本实施例中，所述第一功函数层和第二功函数层的厚度为大于等于30埃且小于等于60埃或者为大于等于10埃且小于等于30埃。
本实施例中，所述第一PMOS区域的半导体衬底内形成第一阈值电压注入区或者/和所述第一NMOS区域内的半导体衬底内形成第二阈值电压注入区。
具体如下：第一功函数层或第二功函数层为第一功函数材料层81和第二功函数材料层82的叠层时，且第一功函数层或第二功函数层的厚度为大于等于10埃且小于等于30埃时，可以省略第一阈值电压注入区。第二阈值电压注入区的注入剂量为大于等于0atom/cm2且小于等于1E14atom/cm2。
其他实施例中，第一功函数层或第二功函数层为第二功函数材料层时，且第一功函数层或第二功函数层的厚度为大于等于10埃且小于等于30埃时，可以省略第二阈值电压注入区。第一阈值电压注入区的剂量为大于等于0atom/cm2且小于等于1E14atom/cm2。
本实施例中，第一功函数层或第二功函数层为第一功函数材料层81和第二功函数材料层82的叠层时，且第一功函数层或第二功函数层的厚度为大于等于30埃且小于等于60埃时，可以省略第一阈值电压注入区。第二阈值电压注入区的剂量为大于等于0atom/cm2且小于等于1E14atom/cm2。
其他实施例中，第一功函数层或第二功函数层为第二功函数材料层时，且第一功函数层或第二功函数层的厚度为大于等于30埃且小于等于60埃时，可以将第一阈值电压注入区和第二阈值电压注入区都省略。最大化的将随机掺杂波动消除掉，最大化的减小失配几率。
具体请参考实施例一。
实施例四
本发明提供了一种半导体结构，参考图33和图34，本实施例的半导体结构除了具有实施例三的半导体结构外，还包括：
逻辑区域，所述逻辑区域包括第二PMOS区域C和第二NMOS区域D，所述第二PMOS区域C具有第三鳍部41a，所述第二NMOS区域D具有第四鳍部41b；
横跨第三鳍部41a的第三栅极结构，所述第三栅极结构具有第三功函数层；
横跨第四鳍部41b的第四栅极结构，所述第四栅极结构具有第四功函数层；
所述第三功函数层与第四功函数层的材料不同。
本实施例中，所述第三功函数层与第一功函数层的材料相同。
本实施例中，所述第一功函数层、第二功函数层和第三功函数层的材料相同。
本实施例中，所述第三功函数层为第一功函数材料层在下、第二功函数材料层在上的叠层。
本实施例中，所述第一功函数层、第二功函数层和第四功函数层的材料相同。
本实施例中，所述第四功函数层为第二功函数材料层。
具体如下：第一功函数层或第二功函数层为第一功函数材料层81和第二功函数材料层82的叠层时，且第一功函数层或第二功函数层的厚度为大于等于10埃且小于等于30埃时，可以省略第一阈值电压注入区。第二阈值电压注入区的注入剂量为大于等于0atom/cm2且小于等于1E14atom/cm2。
其他实施例中，第一功函数层或第二功函数层为第二功函数材料层时，且第一功函数层或第二功函数层的厚度为大于等于10埃且小于等于30埃时，可以省略第二阈值电压注入区。第一阈值电压注入区的剂量为大于等于0atom/cm2且小于等于1E14atom/cm2。
本实施例中，第一功函数层或第二功函数层为第一功函数材料层81和第二功函数材料层82的叠层时，且第一功函数层或第二功函数层的厚度为大于等于30埃且小于等于60埃时，可以省略第一阈值电压注入区。第二阈值电压注入区的剂量为大于等于0atom/cm2且小于等于1E14atom/cm2。
其他实施例中，第一功函数层或第二功函数层为第二功函数材料层时，且第一功函数层或第二功函数层的厚度为大于等于30埃且小于等于60埃时，可以将第一阈值电压注入区和第二阈值电压注入区都省略。最大化的将随机掺杂波动消除掉，最大化的减小失配几率。
具体请参考实施例一、实施例二和实施例三。
实施例五
本发明提供了一种半导体结构的形成方法，与实施例一不同的是，所述半导体衬底第一PMOS区域不具有第一鳍部，所述第一NMOS区域不具有第二鳍部。
在第一PMOS区域的半导体衬底上形成第一栅极结构，所述第一栅极结构包括第一功函数层；
在第一NMOS区域的半导体衬底上形成第二栅极结构，所述第二栅极结构包括第二功函数层；
所述第一功函数层与所述第二功函数层的材料相同。
本实施例中，形成所述第一栅极结构之前，还包括对所述第一PMOS区域的半导体衬底进行第一离子注入，在所述第一PMOS区域的半导体衬底内形成第一阈值电压注入区，或者，形成所述第二栅极结构之前，还包括对所述第一NMOS区域的半导体衬底进行第二离子注入，在所述第一NMOS区域内的半导体衬底内形成第二阈值电压注入区。
本实施例中，形成所述第一栅极结构之前，还包括对所述第一PMOS区域的半导体衬底进行第一离子注入，在所述第一PMOS区域的半导体衬底内形成第一阈值电压注入区，形成所述第二栅极结构之前，还包括对所述第一NMOS区域的半导体衬底进行第二离子注入，在所述第一NMOS区域内的半导体衬底内形成第二阈值电压注入区。
具体请参考实施例一。
实施例六
本发明一种半导体结构，与实施例三不同的是，所述半导体衬底第一PMOS区域不具有第一鳍部，所述第一NMOS区域不具有第二鳍部。具体包括：
具有SRAM区域的半导体衬底，所述SRAM区域包括第一PMOS区域和第一NMOS区域；
位于所述第一PMOS区域的半导体衬底上的第一栅极结构，所述第一栅极结构包括第一功函数层；
位于所述第一NMOS区域的半导体衬底上的第二栅极结构，所述第二栅极结构包括第二功函数层；
其特征在于，所述第一功函数层与所述第二功函数层的材料相同。
本实施例中，所述第一功函数层为第一功函数材料层在下、第二功函数材料层在上的叠层或第二功函数材料层，所述第一功函数材料层的材料为TiN或TiSiN，所述第二功函数材料层的材料为TiAl或TiCAl。
本实施例中，所述第一PMOS区域的半导体衬底内具有第一阈值电压注入区或者所述第二PMOS区域的半导体衬底内具有第二阈值电压注入区。
本实施例中，所述第一PMOS区域的半导体衬底内具有第一阈值电压注入区和所述第二PMOS区域的半导体衬底内具有第二阈值电压注入区。
具体请参考实施一和实施例三。
实施例七
本发明一种半导体结构，除了包括实施例六中的结构之外，还包括：
逻辑区域，所述逻辑区域包括第二PMOS区域和第二NMOS区域；
位于所述第二PMOS区域的半导体衬底上的第三栅极结构，所述第三栅极结构包括第三功函数层；
位于所述第二NMOS区域的半导体衬底上形成第四栅极结构，所述第四栅极结构包括第四功函数层，所述第四功函数层与所述第三功函数层的材料不同。
其中，第二PMOS区域的半导体衬底不具有第三鳍部，第二NMOS区域的半导体衬底不具有第四鳍部。
本实施例中，所述第一功函数层、第二功函数层和第三功函数层的材料相同。
本实施例中，所述第三功函数层为第一功函数材料层在下、第二功函数材料层在上的叠层。
本实施例中，所述第一功函数层、第二功函数层和第四功函数层的材料相同。
本实施例中，所述第四功函数层为第二功函数材料层。
本实施例中，所述第二PMOS区域C的半导体衬底内形成第三阈值电压注入区或者/和所述第二NMOS区域D内的半导体衬底内形成第四阈值电压注入区。
具体请参考实施例一、实施例二和实施例四。
上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括SRAM区域，所述SRAM区域包括第一PMOS区域和第一NMOS区域；
在第一PMOS区域的半导体衬底上形成第一栅极结构，所述第一栅极结构包括第一功函数层；
在第一NMOS区域的半导体衬底上形成第二栅极结构，所述第二栅极结构包括第二功函数层；
所述第一功函数层与所述第二功函数层的材料相同。
2.如权利要求1所述的形成方法，其特征在于，所述第一功函数层为第一功函数材料层在下、第二功函数材料层在上的叠层或为第二功函数材料层，所述第一功函数材料层的材料为TiN或TiSiN，所述第二功函数材料层的材料为TiAl或TiCAl。
3.如权利要求1所述的形成方法，其特征在于，所述第一功函数层和第二功函数层的厚度为大于等于30埃且小于等于60埃或者为大于等于10埃且小于等于30埃。
4.如权利要求1所述的形成方法，其特征在于，
形成所述第一栅极结构之前，还包括对所述第一PMOS区域的半导体衬底进行第一离子注入，在所述第一PMOS区域的半导体衬底内形成第一阈值电压注入区，或者，
形成所述第二栅极结构之前，还包括对所述第一NMOS区域的半导体衬底进行第二离子注入，在所述第一NMOS区域内的半导体衬底内形成第二阈值电压注入区。
5.如权利要求1所述的形成方法，其特征在于，
形成所述第一栅极结构之前，还包括对所述第一PMOS区域的半导体衬底进行第一离子注入，在所述第一PMOS区域的半导体衬底内形成第一阈值电压注入区；
形成所述第二栅极结构之前，还包括对所述第一NMOS区域的半导体衬底进行第二离子注入，在所述第一NMOS区域内的半导体衬底内形成第二阈值电压注入区。
6.如权利要求1所述的形成方法，其特征在于，所述半导体衬底还包括逻辑区域，所述逻辑区域包括第二PMOS区域和第二NMOS区域；
在所述第二PMOS区域的半导体衬底上形成第三栅极结构，所述第三栅极结构包括第三功函数层；
在所述第二NMOS区域的半导体衬底上形成第四栅极结构，所述第四栅极结构包括第四功函数层，所述第四功函数层与所述第三功函数层的材料不同。
7.如权利要求6所述的形成方法，其特征在于，所述第一功函数层、第二功函数层和第三功函数层的材料相同。
8.如权利要求7所述的形成方法，其特征在于，所述第三功函数层为第一功函数材料层在下、第二功函数材料层在上的叠层。
9.如权利要求6所述的形成方法，其特征在于，所述第一功函数层、第二功函数层和第四功函数层的材料相同。
10.如权利要求9所述的形成方法，其特征在于，所述第四功函数层为第二功函数材料层。
11.如权利要求4所述的形成方法，其特征在于，所述第一PMOS区域具有第一鳍部，所述第一NMOS区域具有第二鳍部；
对所述第一鳍部进行第一离子注入，在所述第一鳍部内形成第一阈值电压注入区；
对所述第二鳍部进行第二离子注入，在所述第二鳍部内形成第二阈值电压注入区；
所述第一栅极结构横跨所述第一鳍部，所述第二栅极结构横跨所述第二鳍部。
12.如权利要求6所述的形成方法，其特征在于，所述第二PMOS区域具有第三鳍部，所述第二NMOS区域具有第四鳍部；
所述第三栅极结构横跨所述第三鳍部，所述第四栅极结构横跨所述第四鳍部。
13.一种半导体结构，包括：
具有SRAM区域的半导体衬底，所述SRAM区域包括第一PMOS区域和第一NMOS区域；
位于所述第一PMOS区域的半导体衬底上的第一栅极结构，所述第一栅极结构包括第一功函数层；
位于所述第一NMOS区域的半导体衬底上的第二栅极结构，所述第二栅极结构包括第二功函数层；
其特征在于，所述第一功函数层与所述第二功函数层的材料相同。
14.如权利要求13所述的半导体结构，其特征在于，所述第一功函数层为第一功函数材料层在下、第二功函数材料层在上的叠层或为第二功函数材料层，所述第一功函数材料层的材料为TiN或TiSiN，所述第二功函数材料层的材料为TiAl或TiCAl。
15.如权利要求13所述的半导体结构，其特征在于，所述第一PMOS区域的半导体衬底内具有第一阈值电压注入区或者所述第二PMOS区域的半导体衬底内具有第二阈值电压注入区。
16.如权利要求13所述的半导体结构，其特征在于，所述第一PMOS区域的半导体衬底内具有第一阈值电压注入区和所述第二PMOS区域的半导体衬底内具有第二阈值电压注入区。
17.如权利要求13所述的半导体结构，其特征在于，
所述半导体衬底还包括逻辑区域，所述逻辑区域包括第二PMOS区域和第二NMOS区域，
位于所述第二PMOS区域的半导体衬底上的第三栅极结构，所述第三栅极结构包括第三功函数层；
位于所述第二NMOS区域的半导体衬底上形成第四栅极结构，所述第四栅极结构包括第四功函数层，所述第四功函数层与所述第三功数层的材料不同。
18.如权利要求17所述的半导体结构，其特征在于，所述第一功函数层、第二功函数层和第三功函数层的材料相同。
19.如权利要求17所述的半导体结构，其特征在于，所述第一功函数层、第二功函数层和第四功函数层的材料相同。
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