KR20170049749A - 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치 - Google Patents

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Abstract

본 기술은 문턱전압을 조절할 수 있는 매립게이트구조 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치는 트렌치를 포함하는 기판; 상기 트렌치의 표면 상에 형성된 게이트절연층; 상기 기판의 상부 표면보다 낮은 레벨의 상기 트렌치 내에 위치하며, 제1매립부 및 상기 제1매립부 상의 제2매립부를 포함하는 게이트전극; 및 상기 게이트전극 양측의 기판 내에 형성되고, 상기 제2매립부와 오버랩된 제1도핑영역 및 제2도핑영역을 포함하고, 상기 제1매립부는 제1일함수를 갖는 제1배리어를 포함하고, 상기 제2매립부는 상기 제1일함수보다 낮은 제2일함수를 갖는 제2배리어를 포함할 수 있다.

Description

매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치{SEMICONDUCTOR DEVICE HAVING BURIED GATE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME, MEMORY CELL HAVING THE SAME AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀 및 그를 구비한 전자장치에 관한 것이다.
트랜지스터의 고성능을 위해 금속게이트전극(Metal gate electrode)을 적용하고 있다. 특히, 매립게이트형 트랜지스터(Buried gate type transistor)에서는 고성능 동작을 위해 문턱전압(Threshhold voltage)의 제어가 요구된다. 또한, 게이트유도드레인누설(Gate Induced Drain Leakage; GIDL) 특성이 매립게이트형 트랜지스터의 성능에 큰 영향을 미치고 있다.
본 실시예들은, 문턱전압을 조절할 수 있는 매립게이트구조 및 그 제조 방법을 제공한다.
본 실시예들은, 게이트유도드레인누설(GIDL)을 개선할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예들은, 리프레쉬(Refresh) 특성을 개선할 수 있는 메모리셀을 제공한다.
본 실시예들은, 성능이 개선된 전자장치를 제공한다.
본 발명의 실시예에 따른 반도체장치는 트렌치를 포함하는 기판; 상기 트렌치의 표면 상에 형성된 게이트절연층; 상기 기판의 상부 표면보다 낮은 레벨의 상기 트렌치 내에 위치하며, 제1매립부 및 상기 제1매립부 상의 제2매립부를 포함하는 게이트전극; 및 상기 게이트전극 양측의 기판 내에 형성되고, 상기 제2매립부와 오버랩된 제1도핑영역 및 제2도핑영역을 포함하고, 상기 제1매립부는 제1일함수를 갖는 제1배리어를 포함하고, 상기 제2매립부는 상기 제1일함수보다 낮은 제2일함수를 갖는 제2배리어를 포함할 수 있다. 상기 제1배리어는 실리콘함량이 20at% 이하인 티타늄실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 티타늄실리콘질화물을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 트렌치를 포함하는 기판; 상기 트렌치의 표면 상에 형성된 게이트절연층; 상기 기판의 상부 표면보다 낮은 레벨의 상기 트렌치 내에 위치하며, 제1매립부 및 상기 제1매립부 상의 제2매립부를 포함하는 게이트전극; 상기 게이트전극 양측의 기판 내에 형성되고, 상기 제2매립부와 오버랩된 제1도핑영역 및 제2도핑영역; 및 상기 제1매립부와 게이트절연층 사이에 위치하는 일함수조절라이너를 포함하고, 상기 제1매립부는 제1일함수를 갖는 제1배리어를 포함하고, 상기 제2매립부는 상기 제1일함수보다 낮은 제2일함수를 갖는 제2배리어를 포함할 수 있다. 상기 제1배리어는 실리콘함량이 20at% 이하인 티타늄실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 티타늄실리콘질화물을 포함할 수 있다. 상기 일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소 함량이 큰 고산소함유-금속산화물을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 트렌치를 포함하는 기판; 상기 트렌치의 표면 상에 형성된 게이트절연층; 상기 기판의 상부 표면보다 낮은 레벨의 상기 트렌치 내에 위치하며, 제1매립부 및 상기 제1매립부 상의 제2매립부를 포함하는 게이트전극; 상기 게이트전극 양측의 기판 내에 형성되고, 상기 제2매립부와 오버랩된 제1도핑영역 및 제2도핑영역; 상기 제1매립부와 게이트절연층 사이에 위치하는 제1일함수조절라이너; 및 상기 제2매립부와 게이트절연층 사이에 위치하는 제2일함수조절라이너를 포함하고, 상기 제1매립부는 제1일함수를 갖는 제1배리어를 포함하고, 상기 제2매립부는 상기 제1일함수보다 낮은 제2일함수를 갖는 제2배리어를 포함할 수 있다. 상기 제1배리어는 실리콘함량이 20at% 이하인 티타늄실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 티타늄실리콘질화물을 포함할 수 있다. 상기 제1일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소 함량이 큰 고산소함유-금속산화물을 포함할 수 있고, 상기 제2일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소 함량이 작은 저산소함유-금속산화물을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치의 저면 및 측벽들 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 상기 반도체기판의 상부 표면보다 낮은 레벨을 갖고 상기 트렌치를 채우는 게이트전극을 형성하는 단계; 상기 게이트전극 양측의 반도체기판 내에 도핑영역을 형성하는 단계를 포함하고, 상기 게이트전극을 형성하는 단계는, 제1실리콘함량을 갖는 제1배리어를 포함하는 제1매립부를 형성하는 단계; 및 상기 제1매립부 상에 제2실리콘함량을 갖는 제2배리어를 포함하는 제2매립부를 형성하는 단계를 포함할 수 있다.
본 기술은 고일함수(High work function)를 갖는 배리어에 의한 플랫밴드전압 쉬프트를 이용하므로써, 문턱전압을 용이하게 조절할 수 있다. 아울러, 고일함수의 배리어에 의해, 채널 도즈(Channel dose)를 감소시켜 접합누설(Junction leakage)을 감소시킬 수 있다.
또한, 본 기술은 게이트전극과 소스영역/드레인영역 사이에 저일함수물질(Low work function materials) 또는 저일함수로 변화시키는 다이폴을 형성하므로써, 게이트유도드레인누설(GIDL)을 감소시킬 수 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2a는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 3은 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 4는 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 5a는 제4실시예에 따른 반도체장치를 도시한 도면이다.
도 5b 및 도 5c는 제4실시예의 변형예들에 따른 반도체장치를 도시한 도면이다.
도 6a 내지 도 6g는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 7a 내지 도 7e는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명한다.
도 8a 내지 도 8e는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명한다.
도 9는 본 실시예들에 따른 반도체장치를 포함하는 메모리셀을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 실시예들에서, 문턱전압(Threshold voltage; Vt)은 플랫밴드전압(Flat-band voltage)에 의존한다. 플랫밴드전압은 일함수(workfunction)에 의존한다. 일함수는 다양한 방법에 의해 엔지니어링될 수 있다. 예컨대, 일함수는 게이트전극의 물질, 게이트전극과 채널 사이의 물질 등에 의해 조절될 수 있다. 일함수를 증가시키거나 또는 감소시키므로써 플랫밴드전압이 쉬프트될 수 있다. 고일함수는 플랫밴드전압을 파지티브(positive) 방향으로 쉬프트시킬 수 있고, 저일함수는 플랫밴드전압을 네가티브(negative) 방향으로 쉬프트시킬 수 있다. 위와 같이 플랫밴드전압의 쉬프트에 의해, 문턱전압을 조절할 수 있다. 실시예들은, 채널 농도를 감소시키거나 채널 도핑을 생략하더라도, 플랫밴드전압 쉬프트에 의해 문턱전압을 조절할 수 있다. 고일함수를 갖는 도전성 배리어에 의해 플랫밴드전압을 쉬프트시킬 수 있다.
도 1은 본 실시예들에 따른 반도체장치를 도시한 평면도이다.
도 1을 참조하면, 반도체장치(100)는 매립게이트구조(100G), 제1도핑영역(110) 및 제2도핑영역(111)을 포함할 수 있다. 기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 활성영역(104) 내에 제1도핑영역(110) 및 제2도핑영역(111)이 배치될 수 있다. 활성영역(104)과 소자분리층(102)을 가로지르는 트렌치, 즉 게이트트렌치(105)가 형성될 수 있다. 게이트트렌치(105) 내에 매립게이트구조(100G)가 형성될 수 있다. 게이트트렌치(105)에 의해 제1도핑영역(110)과 제2도핑영역(111) 사이에 채널(112)이 형성될 수 있다.
반도체장치(100)는 기판(101)에 형성된다. 기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 소자분리층(102)에 의해 활성영역(104)이 정의될 수 있다. 소자분리층(102)은 트렌치 식각에 의해 형성된 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(102)은 얕은 트렌치, 예들 들어, 분리트렌치(Isolation trench, 103)에 절연물질을 채워 형성할 수 있다. 소자분리층(102)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
기판(101) 내에 게이트트렌치(105)가 형성될 수 있다. 평면도로 볼 때, 게이트트렌치(105)는 어느 한 방향으로 연장된 라인 형상(line shaped)일 수 있다. 게이트트렌치(105)는 활성영역(104)과 소자분리층(102)을 횡단하는 라인형상일 수 있다. 게이트트렌치(105)는 분리트렌치(103)보다 더 얕은 깊이를 가질 수 있다. 다른 실시예에서, 게이트트렌치(105)의 저부는 곡률을 가질 수 있다.
활성영역(104) 내에 제1도핑영역(110)과 제2도핑영역(111)이 형성될 수 있다. 제1도핑영역(110)과 제2도핑영역(111)은 도전형 도펀트가 도핑된 영역이다. 예컨대, 도전형 도펀트는 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1도핑영역(110)과 제2도핑영역(111)은 동일 도전형의 도펀트로 도핑될 수 있다. 게이트트렌치(105) 양측의 활성영역(104) 내에 제1도핑영역(110)과 제2도핑영역(111)이 위치한다. 제1도핑영역(110)과 제2도핑영역(111)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 제1도핑영역(110)과 제2도핑영역(111)의 하부면은 활성영역(104)의 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 제1도핑영역(110)과 제2도핑영역(111)은 게이트트렌치(105)의 측벽에 접할 수 있다. 제1도핑영역(110)과 제2도핑영역(111)의 하부면은 게이트트렌치(105)의 바닥면보다 높을 수 있다.
게이트트렌치(105) 내에 매립게이트구조(100G)가 내장될 수 있다. 매립게이트구조(100G)는 제1도핑영역(110)과 제2도핑영역(111) 사이의 활성영역(104) 내에 배치되면서 소자분리층(102) 내로 연장될 수 있다. 매립게이트구조(100G)는 활성영역(104) 내에 배치된 부분의 바닥면과 소자분리층(102) 내에 배치된 부분의 바닥면이 동일 레벨에 위치할 수 있다.
매립게이트구조(100G)는 게이트절연층(106), 게이트전극(BG), 캡핑층(109)을 포함할 수 있다. 게이트전극(BG)은 활성영역(104)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(BG)은 게이트트렌치(105)를 부분적으로 채울 수 있다. 따라서, '매립 게이트전극'이라고 지칭될 수 있다. 캡핑층(109)은 게이트전극(BG) 상에 위치할 수 있다. 게이트절연층(106)은 게이트트렌치(105)의 바닥면 및 측벽들 상에 형성될 수 있다.
게이트절연층(106)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
제1도핑영역(110)과 제2도핑영역(111) 사이의 게이트전극(BG)을 따라 채널(112)이 형성될 수 있다. 즉, 게이트트렌치(105)는 채널(112)을 포함할 수 있다. 채널(112)은 일반적인 플라나형 트랜지스터(Planar type transistor)에 비해 채널길이가 길다. 이에 따라, 숏채널효과를 방지할 수 있다.
게이트전극(BG)은 제1매립부(First buried portion, 107)와 제2매립부(Second buried portion, 108)를 포함할 수 있다. 제1매립부(107)은 게이트트렌치(105)의 저부를 채울 수 있다. 제1매립부(107) 상에 제2매립부(108)가 위치할 수 있다. 제2매립부(108)는 제1도핑영역(110) 및 제2도핑영역(111)과 오버랩될 수 있다. 제2매립부(108)는 제1매립부(107) 상에서 게이트트렌치(105)에 부분적으로 채워진다. 제2매립부(108)의 상부 표면 높이는 기판(101)의 상부 표면보다 낮은 레벨일 수 있다. 제1매립부(107)는 게이트절연층(106)을 사이에 두고, 채널(112)과 오버랩될 수 있다. 제2매립부(108)는 게이트절연층(106)을 사이에 두고 제1,2도핑영역(110, 111)과 오버랩될 수 있다.
캡핑층(109)은 게이트전극(BG)을 보호하는 역할을 한다. 캡핑층(109)은 절연물질을 포함할 수 있다. 캡핑층(109)는 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(109)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 예컨대, 캡핑층(109)을 형성하기 위해 실리콘질화물로 라이닝한 후, 스핀온절연물질(Spin On Dielectric; SOD)로 채울 수 있다.
도시하지 않았으나, 기판(101) 상에 하드마스크가 형성될 수 있다. 하드마스크는 도 6f의 '하드마스크(15)'를 참조하기로 한다.
게이트전극(BG)에 대해 자세히 살펴보면 다음과 같다.
게이트전극(BG)은 제1매립부(107)와 제2매립부(108)를 포함할 수 있다. 제1매립부(107)는 복수층의 전극물질을 포함할 수 있다. 예컨대, 제1매립부(107)는 제1배리어(107M)와 제1전극(107E)을 포함할 수 있다. 제1배리어(107M)는 제1라이너전극(First Liner electrode)이라고 지칭될 수 있고, 제1전극(107E)은 제1저저항전극(First low-resistivity electrode)이라고 지칭될 수 있다. 제1배리어(107M)는 고일함수(High workfunction)를 가질 수 있다. 여기서, 고일함수란 실리콘의 미드갭일함수(Mid-gap Work Function)보다 높은 일함수를 지칭한다. 저일함수는 실리콘의 미드갭일함수보다 낮은 일함수를 지칭한다. 부연 설명하면, 고일함수는 4.5eV보다 높은 일함수를 갖고, 저일함수는 4.5eV보다 낮은 일함수를 가질 수 있다. 제1배리어(107M)는 도전물질일 수 있다.
제1배리어(107M)는 게이트전극(BG)의 저항을 낮추기 위해 금속베이스물질일 수 있다. 제1배리어(107M)는 금속실리콘질화물일 수 있다. 제1배리어(107M)는 실리콘의 함량이 조절된 금속실리콘질화물일 수 있다. 예컨대, 제1배리어(107M)는 티타늄실리콘질화물(TiSiN)일 수 있다. 티타늄실리콘질화물은 고일함수를 갖기 위해, 실리콘의 함량이 조절될 수 있다. 고일함수를 갖기 위해, 티타늄실리콘질화물 내 실리콘의 함량(atomic percent; at%)은 20at% 이하일 수 있다.
제2매립부(108)는 복수층의 전극물질을 포함할 수 있다. 예컨대, 제2매립부(108)는 제2배리어(108M)와 제2전극(108E)을 포함할 수 있다. 제2배리어(108M)는 '제2라이너전극'이라고 지칭될 수 있고, 제2전극(108M)은 '제2저저항전극'이라고 지칭될 수 있다. 제2배리어(108M)는 저일함수(Low workfunction)를 가질 수 있다. 제2배리어(108M)는 도전물질일 수 있다. 제2배리어(108M)는 게이트전극(BG)의 저항을 낮추기 위해 금속베이스물질일 수 있다. 제2배리어(108M)는 금속실리콘질화물일 수 있다. 제1배리어(107M)와 제2배리어(108M)는 실리콘의 함량이 서로 다른 물질일 수 있다. 제2배리어(108M)는 실리콘의 함량이 조절된 금속물질일 수 있다. 예컨대, 제2배리어(108M)는 티타늄실리콘질화물(TiSiN)일 수 있다. 티타늄실리콘질화물은 저일함수를 갖기 위해, 실리콘의 함량이 조절될 수 있다. 저일함수를 갖기 위해, 티타늄실리콘질화물 내 실리콘의 함량은 30at% 이상일 수 있다.
상술한 바와 같이, 제1배리어(107M)와 제2배리어(108M)는 각각 티타늄실리콘질화물이나, 일함수 차이를 갖기 위해 실리콘의 함량이 서로 다를 수 있다. 다른 실시예에서, 제1배리어(107M)와 제2배리어(108M)는 탄탈륨실리콘질화물(TaSiN)과 같은 금속실리콘질화물을 포함할 수도 있다. 탄탈륨실리콘질화물(TaSiN)은 실리콘 함량에 따라 일함수가 조절될 수 있다. 고일함수를 갖기 위해, 탄탈륨실리콘질화물 내 실리콘의 함량은 20atm% 이하일 수 있다. 저일함수를 갖기 위해, 탄탈륨실리콘질화물 내 실리콘의 함량은 30at% 이상일 수 있다. 예를 들어, 제1배리어(107M)는 고일함수를 갖는 티타늄실리콘질화물이고, 제2배리어(108M)는 저일함수를 갖는 탄탈륨실리콘질화물일 수 있다. 다른 실시예에서, 제1배리어(107M)는 고일함수를 갖는 탄탈륨실리콘질화물이고, 제2배리어(108M)는 저일함수를 갖는 티타늄실리콘질화물일 수 있다. 제1배리어(107M) 및 제2배리어(108M)또한 전극으로서 역할을 수행할 수 있다.
제1전극(107E)과 제2전극(108E)은 동일 물질이거나 또는 서로 다른 물질일 수 있다. 제1전극(107E)과 제2전극(108E)은 게이트전극(BG)의 저항을 낮추기 위해 금속베이스물질을 포함할 수 있다. 제1전극(107E)과 제2전극(108E)으로서 텅스텐(W)이 사용될 수 있다. 제1전극(107E)과 제2전극(108E)으로서 텅스텐이 사용되는 경우, 게이트절연층(106)에 어택을 줄수 있다. 예컨대, 텅스텐은 육불화텅스텐(WF6) 가스를 이용하여 증착할 수 있고, 이때 불소(Fluorine)에 의해 게이트절연층(106)이 어택받을 수 있다. 따라서, 불소 어택을 방지하기 위해 제1전극(107E)과 게이트절연층(106) 사이에 제1배리어(107M)가 형성될 수 있다. 아울러, 제2전극(108E)과 게이트절연층(106) 사이에 제2배리어(108M)가 형성될 수 있다. 이와 같이, 제1배리어(107M)와 제2배리어(108M)는 각각 일함수가 조절된 물질이면서 배리어의 기능을 수행할 수 있다.
제1도핑영역(110), 제2도핑영역(111) 및 매립게이트구조(100G)는 트랜지스터를 구성할 수 있다. 예컨대, 트랜지스터는 '매립게이트형 트랜지스터(Buried Gate type transistor)'라고 지칭할 수 있다. 제1도핑영역(110)과 제2도핑영역(111) 사이의 게이트트렌치(105)의 표면을 따라 채널(112)이 정의될 수 있다. 일부 실시예에서, 채널(112)은 채널도핑(channel doping)에 의한 도펀트를 포함할 수 있다.
제1실시예에 따르면, 제1배리어(107M)는 고일함수를 갖는 물질이고, 제2배리어(108M)는 저일함수를 갖는 물질이다.
제1배리어(107M)에 의해 문턱전압(Vt)이 조절된다. 예컨대, 고일함수의 제1배리어(107M)에 의해 플랫밴드전압을 쉬프트(Shift)시킬 수 있다. 이에 따라, 문턱전압을 용이하게 조절할 수 있다. 게이트트렌치(105)가 고종횡비(High aspect ratio)를 갖기 때문에, 일반적인 채널도핑에 의해서는, 게이트트렌치(105)의 바닥부까지 충분히 도핑을 수행하기 어렵다. 따라서, 채널도핑 이후에 추가로 게이트트렌치(105)의 바닥부에 국부적으로 채널도핑을 수행하는데, 이를 '국부적채널도핑'이라 지칭한다. 국부적채널도핑으로서 임플란트(Implantation)를 적용하는 경우, LCI(Locally Channel Implantation)라고 지칭한다. 고일함수의 제1배리어(107M)에 의해 문턱전압을 조절할 수 있으므로, 국부적채널도핑(LCI)의 도즈를 현저히 낮추거나, 국부적채널도핑(LCI)을 생략할 수 있다. 결국, 본 실시예는, 고일함수의 제1배리어(107M)에 의해 채널도즈를 낮추므로, 접합누설(junction leakage) 특성이 개선된다.
또한, 제1실시예는, 제2배리어(108M)가 저일함수를 갖기 때문에, 제1도핑영역(110) 및 제2도핑영역(111)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다. 제1배리어(107M)가 제1도핑영역(110) 및 제2도핑영역(111)에 오버랩되는 경우, 고일함수로 인해 게이트유도드레인누설(GIDL)이 증가될 수 있다. 따라서, 제1배리어(107M)는 제1도핑영역(110) 및 제2도핑영역(111)에 비-오버랩(Non-overlap)되도록 높이가 조절될 수 있다.
표1은 실리콘함량에 따른 플랫밴드전압 쉬프트량(ΔVFB)을 설명한다.
배리어 TiN TiSiN(Si20at%) TiSiN(Si40at%)
VFB(mV) -204.4 -155.7 -289.3
ΔVFB(mV) 0 48.7 -84.9
표 1에서, TiN, TiSiN(Si20at%) 및 TiSiN(Si40at%)은 각각 45Å 일 수 있다. 표 1에 따르면, TiSiN(Si20at%)은 플랫밴드전압(VFB)이 파지티브 방향으로 쉬프트되고(ΔVFB=48.7mV), TiSiN(Si40at%)은 플랫밴드전압(VFB)이 네가티브 방향으로 쉬프트됨(ΔVFB=-84.9mV)을 알 수 있다. TiSiN(Si20at%)와 TiSiN(Si40at%)의 플랫밴드전압쉬프트량은 TiN을 기준으로 하여 측정하였다. 이와 같이, TiSiN(Si20at%)와 TiSiN(Si40at%)은 실리콘함량을 조절하므로써 플랫밴드전압을 조절할 수 있다.
제1실시예에 따른 매립게이트구조(100G)는 매립게이트형 핀채널 트랜지스터(Buried Gate type Fin channel transistor)에 적용될 수 있다.
도 2a 및 도 2b는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 도 2b는 도 2a의 A-A'선에 따른 단면도이다. 반도체장치(100M)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다. 반도체장치(100M)의 매립게이트구조(100G)는 게이트절연층(106), 제1매립부(107), 제2매립부(108) 및 캡핑층(109)을 포함할 수 있다. 제1매립부(107)는 제1배리어(107M) 및 제1전극(107E)을 포함할 수 있다. 제2매립부(108)는 제2배리어(108M) 및 제2전극(108E)을 포함할 수 있다. 제1배리어(107M)와 제2배리어(108M)는 티타늄실리콘질화물(TiSiN) 또는 탄탈륨실리콘질화물(TaSiN)을 포함할 수 있다. 제1배리어(107M)는 고일함수를 갖기 위해 실리콘 함량이 20at% 이하일 수 있고, 제2배리어(108M)는 저일함수를 갖기 위해 실리콘함량이 30at% 이상일 수 있다. 제1전극(107E) 및 제2전극(108E)은 텅스텐을 포함할 수 있다. 반도체장치(100M)는 핀영역(104F)을 더 포함한다. 핀영역(104F)는 게이트트렌치(105) 아래의 활성영역(104) 내에 위치할 수 있다.
게이트트렌치(105)는 제1트렌치(105A)와 제2트렌치(105B)를 포함할 수 있다. 제1트렌치(105A)는 활성영역(104) 내에 형성될 수 있다. 제2트렌치(105B)는 소자분리층(102) 내에 형성될 수 있다. 제1트렌치(105A)로부터 제2트렌치(105B)로 연속적으로 확장될 수 있다. 제1트렌치(105A)와 제2트렌치(105B)는 서로 다른 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 제1트렌치(105A)의 바닥면은 제2트렌치(105B)의 바닥면보다 높은 레벨에 위치할 수 있다. 제1트렌치(105A)와 제2트렌치(105B)의 높이 차이는 소자분리층(102)이 리세스됨에 따라 형성된다. 따라서, 제2트렌치(105B)는 제1트렌치(105A)의 바닥면보다 낮은 바닥면을 갖는 리세스영역(R)을 포함할 수 있다.
제1트렌치(105A)와 제2트렌치(105B) 사이의 단차로 인하여 활성영역(104)에 핀영역(Fin, 104F)이 형성된다. 따라서, 활성영역(104)은 핀영역(104F)을 포함한다.
이와 같이, 제1트렌치(105A) 아래에 핀영역(104F)이 형성되고, 핀영역(104F)의 측벽은 리세스된 소자분리층(102F)에 의해 노출된다. 핀영역(104F)은 채널이 형성되는 부분이다. 핀영역(104F)은 새들핀(Saddle Fin)이라고 일컫는다. 핀영역(104F)에 의해 채널 폭을 증가시킬 수 있고, 전기적 특성을 향상시킬 수 있다.
도 3은 제2실시예에 따른 반도체장치를 도시한 도면이다. 제2실시예에 따른 반도체장치(200)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다. 반도체장치(200)의 매립게이트구조(200G)는 게이트절연층(106), 게이트전극(BG) 및 캡핑층(109)을 포함할 수 있다. 게이트전극(BG)은 제1매립부(107) 및 제2매립부(108)를 포함할 수 있다. 제1매립부(107)는 제1배리어(107M) 및 제1전극(107E)을 포함할 수 있다. 제2매립부(108)는 제2배리어(108M) 및 제2전극(108E)을 포함할 수 있다. 제1배리어(107M)와 제2배리어(108M)는 티타늄실리콘질화물(TiSiN) 또는 탄탈륨실리콘질화물(TaSiN)을 포함할 수 있다. 제1배리어(107M)는 고일함수를 갖기 위해 실리콘 함량이 20at% 이하일 수 있고, 제2배리어(108M)는 저일함수를 갖기 위해 실리콘함량이 30at% 이상일 수 있다. 제1전극(107E) 및 제2전극(108E)은 텅스텐을 포함할 수 있다.
반도체장치(200)의 매립게이트구조(200G)는 일함수조절라이너(210)를 더 포함할 수 있다.
일함수조절라이너(210)는 제1매립부(107)와 게이트절연층(106) 사이에 위치할 수 있다. 일함수조절라이너(210)는 제1매립부(107)와 게이트절연층(106) 사이에 위치할 수 있다. 일함수조절라이너(210)에 의해 제1매립부(107), 특히 제1배리어(107M)의 유효일함수가 증가될 수 있다. 예컨대, 일함수조절라이너(210)와 게이트절연층(106)이 접촉하는 경우, 다이폴(dipole)이 생성될 수 있다. 다이폴이 생성되면, 에너지밴드(Energy band) 변화로 인해 고일함수 특성이 유도될 수 있다. 즉, 다이폴에 의해 제1매립부(107)의 제1배리어(107M)은 증가된 일함수를 가질 수 있다. 일함수조절라이너(210)는 '고일함수조절라이너' 또는 '다이폴유도층'이라고 지칭될 수 있다. 일함수조절라이너(210)는 절연물질일 수 있다. 일함수조절라이너(210)는 금속산화물일 수 있다. 일함수조절라이너(210)는 게이트절연층(106)보다 유전상수가 큰 고유전물질(High-k material)일 수 있다. 일함수조절라이너(210)와 게이트절연층(106)은 서로 다른 산소함량을 가질 수 있다. 일함수조절라이너(210)는 게이트절연층(106)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물(High oxygen contained-metal oxide)로 형성할 수 있다. 게이트절연층(106)이 SiO2인 경우, 일함수조절라이너(210)는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 본 실시예에서, 일함수조절라이너(210)는 알루미늄산화물(Al2O3)을 포함할 수 있다. 알루미늄산화물은 다른 고산소함유-금속산화물보다 산소함량이 더 크다. 따라서, 플랫밴드전압의 쉬프트가 더 크게 일어난다. 일함수조절라이너(210)로서 알루미늄산화물(Al2O3)을 적용함에 따라, 게이트절연층(106)과 상호 안정적인 계면 상태를 유지할 수 있다. 일함수조절라이너(210)는 얇은 두께로 형성될 수 있다. 이로써, 게이트트렌치(105) 내에서의 제1매립부(107)의 체적을 크게 하여 게이트전극(BG)의 저항을 현저히 낮출 수 있다.
일함수조절라이너(210)에 의해 문턱전압(Vt)이 조절된다. 예컨대, 일함수조절라이너(210)에 의해 플랫밴드전압을 쉬프트시킬 수 있다. 일함수조절라이너(210)와 게이트절연층(106) 사이에 다이폴이 형성될 수 있다. 다이폴은 일함수조절라이너(210)와 게이트절연층(106) 간의 산소함량 차이에 의해 발생될 수 있다. 다이폴은 제1배리어(107M)의 일함수를 증가시키고, 이에 따라 플랫밴드전압을 쉬프트시켜 문턱전압을 조절할 수 있다. 결국, 일함수조절라이너(210)에 의해 채널(112)의 도즈를 낮출 수 있다. 다이폴의 극성 방향(polarity direction)을 제어하므로써 게이트전극(BG)의 유효일함수를 제어할 수 있다. 이러한 방법에 의해, 게이트전극(BG)의 제1배리어(107M)의 유효일함수는 증가 또는 감소될 수 있다. 예컨대, 일함수조절라이너(210)가 게이트절연층(106)보다 단위부피당 산소함량이 큰 물질인 경우, 고일함수로 변화시키는 방향의 다이폴이 생성될 수 있다. 일함수조절라이너(210)가 게이트절연층(106)보다 단위부피당 산소함량이 작은 물질인 경우, 저일함수로 변화시키는 방향의 다이폴이 생성될 수 있다. 본 실시예에서, 일함수조절라이너(210)는 게이트절연층(106)보다 단위부피당 산소함량이 큰 물질이므로, 고일함수로 변화시키는 방향의 다이폴이 생성될 수 있다.
제2실시예에 따르면, 제1배리어(107M)는 고일함수를 갖는 물질이고, 제2배리어(108M)는 저일함수를 갖는 물질이다. 일함수조절라이너(210)는 고일함수를 유도하는 물질일 수 있다. 예컨대, 제1배리어(107M)가 제1고일함수를 갖고, 일함수조절라이너(210)에 의해 제1배리어(107M)는 제1고일함수보다 더 높은 제2고일함수를 가질 수 있다.
결국, 제1배리어(107M) 및 일함수조절라이너(210)에 의해 문턱전압(Vt)이 조절된다. 고일함수의 제1배리어(107M)에 의해 플랫밴드전압을 쉬프트시킬 수 있고, 아울러 일함수조절라이너(210)에 의해 플랫밴드전압을 더욱 쉬프트시킬 수 있다. 제2배리어(108M)에 의해 게이트유도드레인누설(GIDL)을 개선할 수 있다.
제2실시예에 따른 매립게이트구조(200G)는, 도 2a와 같은 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.
도 4는 제3실시예에 따른 반도체장치를 도시한 도면이다. 제3실시예에 따른 반도체장치(300)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다.
반도체장치(300)의 매립게이트구조(300G)는 게이트절연층(106), 게이트전극(BG) 및 캡핑층(109)을 포함할 수 있다. 게이트전극(BG)은 제1매립부(107) 및 제2매립부(108)를 포함할 수 있다. 제1매립부(107)는 제1배리어(107M) 및 제1전극(107E)을 포함할 수 있다. 제2매립부(108)는 제2배리어(108M) 및 제2전극(108E)을 포함할 수 있다. 제1배리어(107M)와 제2배리어(108M)는 티타늄실리콘질화물(TiSiN) 또는 탄탈륨실리콘질화물(TaSiN)을 포함할 수 있다. 제1배리어(107M)는 고일함수를 갖기 위해 실리콘 함량이 20at% 이하일 수 있고, 제2배리어(108M)는 저일함수를 갖기 위해 실리콘함량이 30at% 이상일 수 있다. 제1전극(107E) 및 제2전극(108E)은 텅스텐을 포함할 수 있다. 반도체장치(300)는 제1일함수조절라이너(310) 및 제2일함수조절라이너(311)를 더 포함할 수 있다.
제1일함수조절라이너(310)는 제1매립부(107)와 게이트절연층(106) 사이에 위치할 수 있다. 제1일함수조절라이너(310)는 제1배리어(107M)와 게이트절연층(106) 사이에 위치할 수 있다. 제1일함수조절라이너(310)와 게이트절연층(106)은 서로 다른 산소함량을 가질 수 있다. 이로써, 제1일함수조절라이너(310)와 게이트절연층(106) 사이에 제1다이폴이 형성될 수 있다. 제1일함수조절라이너(310)는 게이트절연층(106)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다. 게이트절연층(106)이 SiO2인 경우, 제1일함수조절라이너(310)는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 제1일함수조절라이너(310)는 얇은 두께로 형성될 수 있다. 이로써, 게이트트렌치(105) 내에서의 제1매립부(107)의 체적을 크게 하여 게이트전극(BG)의 저항을 현저히 낮출 수 있다.
제1일함수조절라이너(310)에 의해 문턱전압(Vt)이 조절된다. 예컨대, 제1일함수조절라이너(310)에 의해 플랫밴드전압을 쉬프트시킬 수 있다. 제1일함수조절라이너(310)와 게이트절연층(106)간의 산소함량 차이에 의해 제1다이폴이 발생될 수 있다. 제1다이폴은 제1배리어(107M)의 일함수를 증가시키고, 이에 따라 플랫밴드전압을 쉬프트시킬 수 있다. 결국, 제1일함수조절라이너(310)에 의해 채널(112)의 도즈를 낮출 수 있다. 제1일함수조절라이너(310)가 게이트절연층(106)보다 단위부피당 산소함량이 큰 물질인 경우, 고일함수로 변화시키는 방향의 제1다이폴이 생성될 수 있다. 본 실시예에서, 제1일함수조절라이너(310)는 게이트절연층(106)보다 단위부피당 산소함량이 큰 물질이므로, 게이트절연층(106)과 제1일함수조절라이너(310) 사이에 고일함수로 변화시키는 방향의 제1다이폴이 생성될 수 있다.
제2일함수조절라이너(311)는 제2매립부(108)와 게이트절연층(106) 사이에 위치할 수 있다. 제2일함수조절라이너(311)와 게이트절연층(106)은 서로 다른 산소함량을 가질 수 있다. 이로써, 제2일함수조절라이너(311)와 게이트절연층(106)은 제2다이폴을 생성할 수 있다. 제2일함수조절라이너(311)는 게이트절연층(106)보다 단위부피당 산소함량이 작은 저산소함유-금속산화물(High oxygen contained-metal oxide)로 형성할 수 있다. 이에 따라, 제2다이폴은 제2배리어(108M)의 일함수를 감소시킬 수 있다. 게이트절연층(106)이 SiO2인 경우, 제2일함수조절라이너(311)는 게이트절연층(106)보다 단위부피당 산소함량이 작은 저산소함유-금속산화물로 형성할 수 있다. 저산소함유-금속산화물은 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다. 제2일함수조절라이너(311)는 제1도핑영역(110)과 제2도핑영역(111)에 오버랩될 수 있다. 예컨대, 제2일함수조절라이너(311)는 제1도핑영역(110)과 제2도핑영역(111)에 수평적으로 오버랩될 수 있다. 제2일함수조절라이너(311)는 스페이서 형상일 수 있다. 즉, 제2일함수조절라이너(311)는 제1매립부(107)와 제2매립부(108) 사이의 계면에 위치하지 않을 수 있다. 제2일함수조절라이너(311)는 제2매립부(108)와 제1,2도핑영역(110, 111) 사이에 위치할 수 있다. 제2일함수조절라이너(311)와 제1일함수조절라이너(310)는 접속될 수 있다. 제2일함수조절라이너(311)와 제1일함수조절라이너(310)는 두께가 동일하거나 서로 다를 수 있다.
제3실시예에 따르면, 제1배리어(107M)는 고일함수를 갖는 물질이고, 제2배리어(108M)는 저일함수를 갖는 물질이다. 제1일함수조절라이너(310)는 고일함수를 유도하는 물질일 수 있다. 제2일함수조절라이너(311)는 저일함수를 유도하는 물질일 수 있다.
결국, 제1배리어(107M) 및 제1일함수조절라이너(310)에 의해 문턱전압을 조절할 수 있다. 제2배리어(108M) 및 제2일함수조절라이너(311)에 의해 게이트유도드레인누설(GIDL)을 개선할 수 있다.
제3실시예에 따른 매립게이트구조(300G)는, 도 2a와 같은 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.
도 5a는 제4실시예에 따른 반도체장치를 도시한 도면이다. 제4실시예에 따른 반도체장치(400)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다. 반도체장치(400)의 매립게이트구조(400G)는 게이트절연층(106), 게이트전극(BG) 및 캡핑층(109)을 포함할 수 있다. 게이트전극(BG)은 제1매립부(107) 및 제2매립부(108)를 포함할 수 있다. 제1매립부(107)는 제1배리어(107M) 및 제1전극(107E)을 포함할 수 있다. 제2매립부(108)는 제2배리어(108M) 및 제2전극(108E')을 포함할 수 있다. 제1배리어(107M)와 제2배리어(108M)는 티타늄실리콘질화물(TiSiN) 또는 탄탈륨실리콘질화물(TaSiN)을 포함할 수 있다. 제1배리어(107M)는 고일함수를 갖기 위해 실리콘 함량이 20at% 이하일 수 있고, 제2배리어(108M)는 저일함수를 갖기 위해 실리콘함량이 30at% 이상일 수 있다. 제1전극(107E)은 텅스텐을 포함할 수 있다.
제2전극(108E')은 비-금속의 도전물질일 수 있고, 제1배리어(107M)보다 낮은 일함수를 가질 수 있다. 제2전극(108E')은 폴리실리콘을 포함할 수 있다. 제2전극(108E')은 N형 도펀트가 도핑된, 즉 N 형 도프드 폴리실리콘(N-type doped polysilicon; N-Poly Si)을 포함할 수 있다. N형 도프드 폴리실리콘은 저일함수를 갖는다.
제4실시예에 따르면, 제1배리어(107M)는 고일함수를 갖는 물질이고, 제2배리어(108M)는 저일함수를 갖는 물질이다. 제2전극(108E')은 저일함수 물질일 수 있다.
결국, 제1배리어(107M)에 의해 문턱전압을 조절할 수 있다. 제2배리어(108M) 및 제2전극(108E')에 의해 게이트유도드레인누설(GIDL)을 개선할 수 있다.
도 5b 및 도 5c는 제4실시예의 변형예들에 따른 반도체장치를 도시한 도면이다. 도 5b의 반도체장치(401)의 일부 구성들은 도 3의 반도체장치(200)와 동일할 수 있다. 도 4c의 반도체장치(402)의 일부 구성들은 도 4의 반도체장치(300)와 동일할 수 있다.
도 5b를 참조하면, 반도체장치(401)의 매립게이트구조(401G)는 게이트절연층(106), 일함수조절라이너(210), 게이트전극(BG) 및 캡핑층(109)을 포함할 수 있다. 게이트전극(BG)은 제1매립부(107) 및 제2매립부(108)를 포함할 수 있다. 제1매립부(107)는 제1배리어(107M) 및 제1전극(107E)을 포함할 수 있다. 제2매립부(108)는 제2배리어(108M) 및 제2전극(108E')을 포함할 수 있다. 제2전극(108E')은 N형 도프드 폴리실리콘으로 이루어질 수 있다. 일함수조절라이너(210)는 게이트절연층(106)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다. 일함수조절라이너(210)는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 제1배리어(107M)와 제2배리어(108M)는 티타늄실리콘질화물(TiSiN) 또는 탄탈륨실리콘질화물(TaSiN)을 포함할 수 있다. 제1배리어(107M)는 고일함수를 갖기 위해 실리콘 함량이 20at% 이하일 수 있고, 제2배리어(108M)는 저일함수를 갖기 위해 실리콘함량이 30at% 이상일 수 있다. 제1전극(107E)은 텅스텐을 포함할 수 있다.
결국, 제1배리어(107M) 및 일함수조절라이너(210)에 의해 문턱전압을 조절할 수 있다. 제2배리어(108M) 및 제2전극(108E')에 의해 게이트유도드레인누설(GIDL)을 개선할 수 있다.
도 5c를 참조하면, 반도체장치(402)의 매립게이트구조(402G)는 게이트절연층(106), 제1일함수조절라이너(310), 게이트전극(BG), 제2일함수조절라이너(311) 및 캡핑층(109)를 포함할 수 있다. 게이트전극(BG)은 제1매립부(107) 및 제2매립부(108)를 포함할 수 있다. 제1매립부(107)는 제1배리어(107M) 및 제1전극(107E)을 포함할 수 있다. 제2매립부(108)는 제2배리어(108M) 및 제2전극(108E')을 포함할 수 있다. 제2전극(108E')은 N형 도프드 폴리실리콘으로 이루어질 수 있다. 제1일함수조절라이너(310)는 게이트절연층(106)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다. 제1일함수조절라이너(310)는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 제2일함수조절라이너(311)는 게이트절연층(106)보다 단위부피당 산소함량이 작은 저산소함유-금속산화물로 형성할 수 있다. 제2일함수조절라이너(311)는 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다. 제1배리어(107M)와 제2배리어(108M)는 티타늄실리콘질화물(TiSiN) 또는 탄탈륨실리콘질화물(TaSiN)을 포함할 수 있다. 제1배리어(107M)는 고일함수를 갖기 위해 실리콘 함량이 20at% 이하일 수 있고, 제2배리어(108M)는 저일함수를 갖기 위해 실리콘함량이 30at% 이상일 수 있다. 제1전극(107E)은 텅스텐을 포함할 수 있다.
결국, 제1배리어(107M) 및 제1일함수조절라이너(310)에 의해 문턱전압을 조절할 수 있다. 제2배리어(108M), 제2전극(108E') 및 제2일함수조절라이너(311)에 의해 게이트유도드레인누설(GIDL)을 개선할 수 있다.
제4실시예 및 그 변형예들에 따른 매립게이트구조(400G, 401G, 402G)는, 도 2a와 같은 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.
도 6a 내지 도 6f는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명한다.
도 6a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성된다. 소자분리층(12)에 의해 활성영역(14)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. 예를 들어, 기판(11)을 식각하여, 분리트렌치(13)를 형성한다. 분리트렌치(13)는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
기판(11) 내에 게이트트렌치(16)가 형성된다. 게이트트렌치(16)는 활성영역(14) 및 소자분리층(12)을 횡단하는 라인 형상으로 형성될 수 있다. 게이트트렌치(16)는 하드마스크(15)를 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 하드마스크(15)는 기판(11) 상에 형성될 수 있고, 라인 형상의 오프닝을 가질 수 있다. 하드마스크(15)는 기판(11)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 하드마스크(15)는 TEOS(Tetra-Ethyl-Ortho-Silicate)와 같은 실리콘산화물일 수 있다. 게이트트렌치(16)는 분리트렌치(13)보다 얕게 형성될 수 있다. 게이트트렌치(16)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 게이트트렌치(16)의 저부는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 형성하므로써, 게이트트렌치(16)의 저부에서 요철을 최소화하고, 그에 따라 게이트전극의 채움(filling)을 용이하게 수행할 수 있다. 또한, 곡률을 갖도록 하므로써, 게이트트렌치(16)의 저부 모서리에 각진 모양을 제거하여 전계집중(electric field)을 완화할 수 있다.
후속하여, 도시하지 않았으나, 도 2a 및 도 2b에 도시된 핀영역(104F)을 형성할 수 있다. 핀영역(104F)을 형성하기 위해, 게이트트렌치(16) 아래의 소자분리층(12)을 리세스시킬 수 있다.
도 6b에 도시된 바와 같이, 게이트트렌치(16) 및 하드마스크(15)의 표면 상에 게이트절연층(17)이 형성될 수 있다. 게이트절연층(17)을 형성하기 전에, 게이트트렌치(16) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(17)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(17)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(17)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
게이트절연층(17) 상에 제1배리어층(18A)이 형성될 수 있다. 제1배리어층(18A)은 게이트절연층(17)의 표면 상에 컨포멀하게 형성될 수 있다. 제1배리어층(18A)은 실리콘 함량이 조절된 티타늄실리콘질화물을 포함할 수 있다. 제1배리어층(18A)은 실리콘 함량이 조절된 탄탈륨실리콘질화물을 포함할 수도 있다. 제1배리어층(18A)의 실리콘 함량은 20at% 이하일 수 있다. 이에 따라, 제1배리어층(18A)은 고일함수를 가질 수 있다. 제1배리어층(18A)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다.
제1배리어층(18A) 상에 제1전극층(19A)이 형성될 수 있다. 제1전극층(19A)은 게이트트렌치(16)를 채울 수 있다. 제1전극층(19A)은 저저항 금속물질을 포함한다. 제1전극층(19A)은 텅스텐을 포함할 수 있다. 제1전극층(19A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 6c에 도시된 바와 같이, 게이트트렌치(16) 내부에 제1배리어(18) 및 제1전극(19)이 형성되도록 제1리세싱 공정(first recessing process)을 진행한다. 제1리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제1배리어(18)는 제1배리어층(18A)의 에치백공정에 의해 형성된다. 제1전극(19)은 제1전극층(19A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 제1리세싱 공정은 하드마스크(15)가 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제1배리어(18)와 제1전극(19)의 상부 표면 높이는 동일 레벨일 수 있다.
상술한 제1리세싱 공정에 의해 제1배리어(18)와 제1전극(19)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다.
도 6d에 도시된 바와 같이, 제1배리어(18) 및 제1전극(19) 상에 제2배리어층(20A)이 형성될 수 있다. 제2배리어층(20A)은 컨포멀하게 형성될 수 있다. 제2배리어층(20A)은 실리콘 함량이 조절된 티타늄실리콘질화물을 포함할 수 있다. 제2배리어층(20A)은 실리콘 함량이 조절된 탄탈륨실리콘질화물을 포함할 수도 있다. 제2배리어층(20A)의 실리콘 함량은 30at% 이상일 수 있다. 이에 따라, 제2배리어층(20A)은 저일함수를 가질 수 있다. 제2배리어층(20A)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다.
제2배리어층(20A) 상에 제2전극층(21A)이 형성될 수 있다. 제2전극층(21A)은 게이트트렌치(16)를 채울 수 있다. 제2전극층(21A)은 저저항 금속물질을 포함한다. 제2전극층(21A)은 텅스텐을 포함할 수 있다. 제2전극층(21A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 다른 실시예에서, 제2전극층(21A)은 저일함수물질을 포함할 수 있다. 예컨대, 제2전극층(21A)은 N형 도프드 폴리실리콘을 포함할 수 있다.
도 6e에 도시된 바와 같이, 게이트트렌치(16) 내부에 제2배리어(20) 및 제2전극(21)이 형성되도록 제2리세싱 공정(Second recessing process)을 진행한다. 제2리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제2배리어(20)는 제2배리어층(20A)의 에치백공정에 의해 형성된다. 제2전극(21)은 제2전극층(21A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 제2리세싱 공정은 하드마스크(15)가 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제2배리어(20)와 제2전극(21)의 상부 표면 높이는 동일 레벨일 수 있다. 제2배리어(20)와 제2전극(21)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다.
상술한 제2리세싱 공정에 의해 게이트전극(BG)이 형성될 수 있다. 게이트전극(BG)은 제1매립부(22)와 제2매립부(23)를 포함할 수 있다. 제1매립부(22)는 제1배리어(18) 및 제1전극(19)을 포함할 수 있다. 제2매립부(23)는 제2배리어(20) 및 제2전극(21)을 포함할 수 있다.
도 6f에 도시된 바와 같이, 제2배리어(20) 및 제2전극(21) 상에 캡핑층(24)이 형성된다. 캡핑층(24)은 절연물질을 포함한다. 캡핑층(24)은 실리콘질화물을 포함할 수 있다. 후속하여, 하드마스크(15)의 상부 표면이 노출되도록 캡핑층(24)의 평탄화가 진행될 수 있다. 캡핑층(24)의 평탄화 공정시 또는 평탄화 공정 이후에, 하드마스크(15) 상부 표면의 게이트절연층(17)이 제거될 수 있다. 캡핑층(24)은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(17), 게이트전극(BG) 및 캡핑층(24)을 포함한다. 게이트전극(BG)은 제1배리어(18), 제1전극(19), 제2배리어(20) 및 제2전극(21)을 포함한다. 게이트전극(BG)의 상부 표면은 기판(11)의 상부 표면보다 낮게 위치한다. 이와 같이, 게이트전극(BG)의 상부 표면을 낮게 리세스시킴에 따라, 게이트전극(BG)과 주변 도전물(예, 콘택플러그) 간의 물리적 거리를 충분히 확보할 수 있다. 결국, 게이트전극(BG)과 주변 도전물간의 절연 내압을 향상시킬 수 있다.
캡핑층(24) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1도핑영역(25)과 제2도핑영역(26)이 형성된다. 제1도핑영역(25)과 제2도핑영역(26)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 제1도핑영역(25)과 제2도핑영역(26)은 제2매립부(23)와 오버랩되는 깊이를 가질 수 있다. 따라서, 제2배리어(20)는 제1 및 제2도핑영역(25, 26)에 오버랩될 수 있다. 제1배리어(18)는 제1 및 제2도핑영역(25, 26)에 비-오버랩될 수 있다.
다른 실시예에서, 제1도핑영역(25)과 제2도핑영역(26)은 게이트트렌치(16) 형성전에 형성될 수도 있다. 예컨대, 이온주입마스크를 이용하여 활성영역(14)에 불순물을 도핑하여 도핑영역을 형성한 후, 게이트트렌치(16)를 형성할 수 있다. 이때, 도핑영역이 게이트트렌치(16)에 의해 제1도핑영역(25)과 제2도핑영역(26)으로 분할될 수 있다.
도 7a 내지 도 7e는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명한다. 제2실시예에 따른 반도체장치의 제조 방법은 도 6a 내지 도 6f에 도시된 방법과 유사할 수 있다. 제2실시예는 고일함수를 유도하는 일함수조절라이너를 추가로 형성할 수 있다.
도 7a에 도시된 바와 같이, 기판(11)에 소자분리층(12) 및 활성영역(14)이 형성된다. 소자분리층(12)는 분리트렌치(13)를 채울 수 있다.
기판(11) 내에 게이트트렌치(16)가 형성된다. 게이트트렌치(16)는 활성영역(14) 및 소자분리층(12)을 횡단하는 라인 형상으로 형성될 수 있다. 게이트트렌치(16)는 하드마스크(15)를 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 후속하여, 도시하지 않았으나, 핀영역을 형성할 수 있다. 핀영역을 형성하기 위해, 게이트트렌치(16) 아래의 소자분리층(12)을 리세스시킬 수 있다.
게이트트렌치(16) 및 하드마스크(15)의 표면 상에 게이트절연층(17)이 형성될 수 있다. 게이트절연층(17)은 열산화 공정에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(17)은 화학기상증착(CVD) 또는 원자층증착(ALD)에 의해 형성될 수 있다. 게이트절연층(17)은 고유전물질, 실리콘산화물, 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다.
게이트절연층(17) 상에 일함수조절라이너층(31A)이 형성될 수 있다. 일함수조절라이너층(31A)은 게이트절연층(17) 상에서 컨포멀하게 형성될 수 있다. 일함수조절라이너층(31A)은 게이트절연층(17)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다. 게이트절연층(106)이 SiO2인 경우, 일함수조절라이너층(31A)은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다.
일함수조절라이너층(31A) 상에 제1배리어층(18A)이 형성될 수 있다. 제1배리어층(18A)은 게이트절연층(17)의 표면 상에 컨포멀하게 형성될 수 있다. 제1배리어층(18A)은 실리콘 함량이 조절된 티타늄실리콘질화물을 포함할 수 있다. 제1배리어층(18A)은 실리콘 함량이 조절된 탄탈륨실리콘질화물을 포함할 수도 있다. 제1배리어층(18A)의 실리콘 함량은 20at% 이하일 수 있다. 이에 따라, 제1배리어층(18A)은 고일함수를 가질 수 있다. 제1배리어층(18A)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다.
제1배리어층(18A) 상에 제1전극층(19A)이 형성될 수 있다. 제1전극층(19A)은 게이트트렌치(16)를 채울 수 있다. 제1전극층(19A)은 저저항 금속물질을 포함한다. 제1전극층(19A)은 텅스텐을 포함할 수 있다. 제1전극층(19A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 7b에 도시된 바와 같이, 게이트트렌치(16) 내부에 제1배리어(18) 및 제1전극(19)이 형성되도록 제1리세싱 공정을 진행한다. 제1리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제1배리어(18)는 제1배리어층(18A)의 에치백공정에 의해 형성된다. 제1전극(19)은 제1전극층(19A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 제1리세싱 공정은 하드마스크(15)가 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제1배리어(18)와 제1전극(19)의 상부 표면 높이는 동일 레벨일 수 있다. 제1리세싱 공정 동안에, 일함수조절라이너층(31A)에 의해 게이트절연층(17)이 보호될 수 있다. 이에 따라, 후속 제1 및 제2도핑영역에 접촉하는 게이트절연층(17)이 손상되는 것을 방지할 수 있다.
상술한 제1리세싱 공정에 의해 제1배리어(18)와 제1전극(19)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다.
도 7c에 도시된 바와 같이, 게이트트렌치(16) 내부에 일함수조절라이너(31)가 형성되도록 리세싱 공정을 진행한다. 즉, 일함수조절라이너층(31A)을 리세싱하여 일함수조절라이너(31)를 형성할 수 있다. 일함수조절라이너(31)의 상부 표면은 제1배리어(18) 및 제1전극(19)과 동일 레벨일 수 있다. 일함수조절라이너(31)는 제1배리어(18)와 게이트절연층(17) 사이에 위치할 수 있다.
도 7d에 도시된 바와 같이, 일함수조절라이너(31), 제1배리어(18) 및 제1전극(19) 상에 제2배리어층(20A)이 형성될 수 있다. 제2배리어층(20A)은 컨포멀하게 형성될 수 있다. 제2배리어층(20A)은 실리콘 함량이 조절된 티타늄실리콘질화물을 포함할 수 있다. 제2배리어층(20A)은 실리콘 함량이 조절된 탄탈륨실리콘질화물을 포함할 수도 있다. 제2배리어층(20A)의 실리콘 함량은 30at% 이상일 수 있다. 이에 따라, 제2배리어층(20A)은 저일함수를 가질 수 있다. 제2배리어층(20A)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다.
제2배리어층(20A) 상에 제2전극층(21A)이 형성될 수 있다. 제2전극층(21A)은 게이트트렌치(16)를 채울 수 있다. 제2전극층(21A)은 저저항 금속물질을 포함한다. 제2전극층(21A)은 텅스텐을 포함할 수 있다. 제2전극층(21A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 다른 실시예에서, 제2전극층(21A)은 저일함수물질을 포함할 수 있다. 예컨대, 제2전극층(21A)은 N형 도프드 폴리실리콘을 포함할 수 있다.
도 7e에 도시된 바와 같이, 게이트트렌치(16) 내부에 제2배리어(20) 및 제2전극(21)이 형성되도록 제2리세싱 공정을 진행한다. 제2리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제2배리어(20)는 제2배리어층(20A)의 에치백공정에 의해 형성된다. 제2전극(21)은 제2전극층(21A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 제2리세싱 공정은 하드마스크(15)가 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제2배리어(20)와 제2전극(21)의 상부 표면 높이는 동일 레벨일 수 있다. 제2배리어(20)와 제2전극(21)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다. 제2리세싱 공정에 의해 게이트전극(BG)이 형성될 수 있다. 게이트전극(BG)은 제1매립부(22)와 제2매립부(23)를 포함할 수 있다. 제1매립부(22)는 제1배리어(18) 및 제1전극(19)을 포함할 수 있다. 제2매립부(23)는 제2배리어(20) 및 제2전극(21)을 포함할 수 있다.
다음으로, 제2배리어(20) 및 제2전극(21) 상에 캡핑층(24)이 형성된다. 캡핑층(24)은 절연물질을 포함한다. 캡핑층(24)은 실리콘질화물을 포함할 수 있다. 후속하여, 하드마스크(15)의 상부 표면이 노출되도록 캡핑층(24)의 평탄화가 진행될 수 있다. 캡핑층(24)의 평탄화 공정시 또는 평탄화 공정 이후에, 하드마스크(15) 상부 표면의 게이트절연층(17)이 제거될 수 있다. 캡핑층(24)은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(17), 일함수조절라이너(31), 게이트전극(BG) 및 캡핑층(24)을 포함한다. 게이트전극(BG)은 제1배리어(18), 제1전극(19), 제2배리어(20) 및 제2전극(21)을 포함한다. 게이트전극(BG)의 상부 표면은 기판(11)의 상부 표면보다 낮게 위치한다.
캡핑층(24) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1도핑영역(25)과 제2도핑영역(26)이 형성된다. 제1도핑영역(25)과 제2도핑영역(26)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 제1도핑영역(25)과 제2도핑영역(26)은 제2매립부(23)와 오버랩되는 깊이를 가질 수 있다. 따라서, 제2배리어(20)는 제1 및 제2도핑영역(25, 26)에 오버랩될 수 있다. 제1배리어(18) 및 일함수조절라이너(31)는 제1 및 제2도핑영역(25, 26)에 비-오버랩될 수 있다.
다른 실시예에서, 제1도핑영역(25)과 제2도핑영역(26)은 게이트트렌치(16) 형성전에 형성될 수도 있다. 예컨대, 이온주입마스크를 이용하여 활성영역(14)에 불순물을 도핑하여 도핑영역을 형성한 후, 게이트트렌치(16)를 형성할 수 있다. 이때, 도핑영역이 게이트트렌치(16)에 의해 제1도핑영역(25)과 제2도핑영역(26)으로 분할될 수 있다.
도 8a 내지 도 8e는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명한다. 제3실시예에 따른 반도체장치의 제조 방법은 도 7a 내지 도 7e에 도시된 방법과 유사할 수 있다. 제3실시예는 제2매립부 형성전에 저일함수를 유도하는 일함수조절라이너를 추가로 형성할 수 있다.
먼저, 도 7a 내지 도 7c에 따른 일련의 방법에 의해, 일함수조절라이너(31), 제1배리어(18) 및 제1전극(19)을 형성한다. 이하, 일함수조절라이너(31)를 제1일함수조절라이너(31)라고 약칭하기로 한다. 제1일함수조절라이너(31)와 게이트절연층(17)은 고일함수를 유도하는 다이폴을 형성할 수 있다.
다음으로, 도 8a에 도시된 바와 같이, 제1일함수조절라이너(31), 제1배리어(18) 및 제1전극(19) 상에 제2일함수조절라이너층(41A)이 형성될 수 있다. 제2일함수조절라이너층(41A)은 컨포멀하게 형성될 수 있다. 제2일함수조절라이너층(41A)은 게이트절연층(17)보다 단위부피당 산소함량이 작은 저산소함유-금속산화물로 형성할 수 있다. 게이트절연층(17)이 SiO2인 경우, 제2일함수조절라이너층(41A)은 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다.
도 8b에 도시된 바와 같이, 예비 제2일함수조절라이너(41B)를 형성하기 위해, 에치백 공정이 수행될 수 있다. 즉, 제2일함수조절라이너층(41A)을 에치백할 수 있다. 이에 따라, 스페이서 형상을 갖는 예비 제2일함수조절라이너(41B)가 형성될 수 있다. 예비 제2일함수조절라이너(41B)의 저면은 제1일함수조절라이너(31)의 상부면과 접촉할 수 있다.
도 8c에 도시된 바와 같이, 제2배리어층(20A)이 형성될 수 있다. 제2배리어층(20A)은 예비 제2일함수조절라이너(41B), 제1배리어(18) 및 제2전극(19)을 커버링하도록 형성될 수 있다. 제2배리어층(20A)은 컨포멀하게 형성될 수 있다. 제2배리어층(20A)은 실리콘 함량이 조절된 티타늄실리콘질화물을 포함할 수 있다. 제2배리어층(20A)은 실리콘 함량이 조절된 탄탈륨실리콘질화물을 포함할 수도 있다. 제2배리어층(20A)의 실리콘 함량은 30at% 이상일 수 있다. 이에 따라, 제2배리어층(20A)은 저일함수를 가질 수 있다. 제2배리어층(20A)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다.
제2배리어층(20A) 상에 제2전극층(21A)이 형성될 수 있다. 제2전극층(21A)은 게이트트렌치(16)를 채울 수 있다. 제2전극층(21A)은 저저항 금속물질을 포함한다. 제2전극층(21A)은 텅스텐을 포함할 수 있다. 제2전극층(21A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 다른 실시예에서, 제2전극층(21A)은 저일함수물질을 포함할 수 있다. 예컨대, 제2전극층(21A)은 N형 도프드 폴리실리콘을 포함할 수 있다.
도 8d에 도시된 바와 같이, 게이트트렌치(16) 내부에 제2배리어(20) 및 제2전극(21)이 형성되도록 제2리세싱 공정을 진행한다. 제2리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제2배리어(20)는 제2배리어층(20A)의 에치백공정에 의해 형성된다. 제2전극(21)은 제2전극층(21A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 제2리세싱 공정은 하드마스크(15)가 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제2배리어(20)와 제2전극(21)의 상부 표면 높이는 동일 레벨일 수 있다. 제2배리어(20)와 제2전극(21)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다. 제2리세싱 공정에 의해 게이트전극(BG)이 형성될 수 있다. 게이트전극(BG)은 제1매립부(22)와 제2매립부(23)를 포함할 수 있다. 제1매립부(22)는 제1배리어(18) 및 제1전극(19)을 포함할 수 있다. 제2매립부(23)는 제2배리어(20) 및 제2전극(21)을 포함할 수 있다.
다음으로, 제2일함수조절라이너(41)를 형성하기 위해, 예비 제2일함수조절라이너(41B)를 에치백할 수 있다. 제2일함수조절라이너(41)의 상부 표면은 제2배리어(20) 및 제2전극(21)과 동일 레벨일 수 있다.
도 8e에 도시된 바와 같이, 제2일함수조절라이너(41), 제2배리어(20) 및 제2전극(21) 상에 캡핑층(24)이 형성된다. 캡핑층(24)은 절연물질을 포함한다. 캡핑층(24)은 실리콘질화물을 포함할 수 있다. 후속하여, 하드마스크(15)의 상부 표면이 노출되도록 캡핑층(24)의 평탄화가 진행될 수 있다. 캡핑층(24)의 평탄화 공정시 또는 평탄화 공정 이후에, 하드마스크(15) 상부 표면의 게이트절연층(17)이 제거될 수 있다. 캡핑층(24)은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(17), 제1일함수조절라이너(31), 게이트전극(BG), 제2일함수조절라이너(41) 및 캡핑층(24)을 포함한다. 게이트전극(BG)은 제1배리어(18), 제1전극(19), 제2배리어(20) 및 제2전극(21)을 포함한다. 게이트전극(BG)의 상부 표면은 기판(11)의 상부 표면보다 낮게 위치한다. 제1일함수조절라이너(31)는 제1배리어(18)와 게이트절연층(17) 사이에 위치할 수 있다. 제2일함수조절라이너(41)는 제2배리어(20)와 게이트절연층 사이에 위치할 수 있다.
캡핑층(24) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1도핑영역(25)과 제2도핑영역(26)이 형성된다. 제1도핑영역(25)과 제2도핑영역(26)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 제1도핑영역(25)과 제2도핑영역(26)은 제2매립부(23)와 오버랩되는 깊이를 가질 수 있다. 따라서, 제2배리어(20) 및 제2일함수조절라이너(41)는 제1 및 제2도핑영역(25, 26)에 오버랩될 수 있다. 제1배리어(18) 및 제1일함수조절라이너(31)는 제1 및 제2도핑영역(25, 26)에 비-오버랩될 수 있다.
다른 실시예에서, 제1도핑영역(25)과 제2도핑영역(26)은 게이트트렌치(16) 형성전에 형성될 수도 있다. 예컨대, 이온주입마스크를 이용하여 활성영역(14)에 불순물을 도핑하여 도핑영역을 형성한 후, 게이트트렌치(16)를 형성할 수 있다. 이때, 도핑영역이 게이트트렌치(16)에 의해 제1도핑영역(25)과 제2도핑영역(26)으로 분할될 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 9는 본 실시예들에 따른 반도체장치를 포함하는 메모리셀을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리셀(500)이 도시된다. 메모리셀(500)은 트랜지스터(100), 비트라인(BL) 및 메모리요소(M)를 포함할 수 있다. 트랜지스터(100)는 도 1의 반도체장치(100)와 동일할 수 있다. 따라서, 트랜지스터(100)는 매립게이트구조(100G), 제1도핑영역(110) 및 제2도핑영역(111)을 포함할 수 있다. 매립게이트구조(100G)는 게이트트렌치(105) 내에 형성될 수 있다. 매립게이트구조(100G)는 게이트절연층(106), 게이트전극(BG) 및 캡핑층(109)을 포함할 수 있다. 게이트전극(BG)은 제1매립부(107)와 제2매립부(108)를 포함할 수 있다. 제1매립부(107)는 제1배리어(107M) 및 제1전극(107E)을 포함할 수 있다. 제2매립부(108)는 제2배리어(108M) 및 제2전극(108E)을 포함할 수 있다. 제1도핑영역(110)은 제1콘택플러그(511)를 통해 비트라인(BL)에 전기적으로 연결될 수 있다. 제2도핑영역(111)은 제2콘택플러그(512)를 통해 메모리요소(M)에 전기적으로 연결될 수 있다. 메모리요소(M)은 캐패시터를 포함할 수 있다. 매립게이트구조(100G)는 매립워드라인구조(Buried Wordline Structrue; BWL)라고 지칭될 수 있다.
트랜지스터(100)는 제2실시예, 제3실시예, 제4실시예 및 제4실시예의 변형예들에 따른 반도체장치로 대체될 수 있다.
위와 같이, 메모리셀(500)의 매립게이트구조(100G)는 고일함수를 갖는 제1배리어(107M)와 저일함수를 갖는 제2배리어(108M)를 포함한다. 이에 따라, 리프레쉬가 개선될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 소자분리층
103 : 분리트렌치 104 : 활성영역
105 : 게이트트렌치 106 : 게이트절연층
107 : 제1매립부 107M : 제1배리어
107E : 제1전극 108 : 제2매립부
108M : 제2배리어 108E : 제2전극
109 : 캡핑층 110 : 제1도핑영역
111 : 제2도핑영역 112 : 채널

Claims (35)

  1. 트렌치를 포함하는 기판;
    상기 트렌치의 표면 상에 형성된 게이트절연층;
    상기 기판의 상부 표면보다 낮은 레벨의 상기 트렌치 내에 위치하며, 제1매립부 및 상기 제1매립부 상의 제2매립부를 포함하는 게이트전극; 및
    상기 게이트전극 양측의 기판 내에 형성되고, 상기 제2매립부와 오버랩된 제1도핑영역 및 제2도핑영역을 포함하고,
    상기 제1매립부는 제1일함수를 갖는 제1배리어를 포함하고, 상기 제2매립부는 상기 제1일함수보다 낮은 제2일함수를 갖는 제2배리어를 포함하는
    반도체장치.
  2. 제1항에 있어서,
    상기 제1배리어는 실리콘의 미드갭일함수보다 큰 일함수를 갖고, 상기 제2배리어는 상기 실리콘의 미드갭일함수보다 작은 일함수를 갖는 반도체장치.
  3. 제1항에 있어서,
    상기 제1배리어는 실리콘함량이 20at% 이하인 금속실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 금속실리콘질화물을 포함하는 반도체장치.
  4. 제1항에 있어서,
    상기 제1배리어는 실리콘함량이 20at% 이하인 티타늄실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 티타늄실리콘질화물을 포함하는 반도체장치.
  5. 제1항에 있어서,
    상기 제1배리어는 실리콘함량이 20at% 이하인 탄탈륨실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 탄탈륨실리콘질화물을 포함하는 반도체장치.
  6. 제1항에 있어서,
    상기 제1매립부는 금속베이스물질로 이루어진 제1전극을 더 포함하고, 상기 제1전극과 게이트절연층 사이에 상기 제1배리어가 위치하는 반도체장치.
  7. 제1항에 있어서,
    상기 제2매립부는 금속베이스물질 또는 N형 도프드 폴리실리콘을 포함하는 제2전극을 더 포함하고, 상기 제2전극과 게이트절연층 사이에 상기 제2배리어가 위치하는 반도체장치.
  8. 트렌치를 포함하는 기판;
    상기 트렌치의 표면 상에 형성된 게이트절연층;
    상기 기판의 상부 표면보다 낮은 레벨의 상기 트렌치 내에 위치하며, 제1매립부 및 상기 제1매립부 상의 제2매립부를 포함하는 게이트전극;
    상기 게이트전극 양측의 기판 내에 형성되고, 상기 제2매립부와 오버랩된 제1도핑영역 및 제2도핑영역; 및
    상기 제1매립부와 게이트절연층 사이에 위치하는 일함수조절라이너를 포함하고,
    상기 제1매립부는 제1일함수를 갖는 제1배리어를 포함하고, 상기 제2매립부는 상기 제1일함수보다 낮은 제2일함수를 갖는 제2배리어를 포함하는
    반도체장치.
  9. 제8항에 있어서,
    상기 일함수조절라이너는 상기 제2일함수보다 높은 고일함수를 유도하는 방향의 다이폴을 생성시키는 물질을 포함하는 반도체장치.
  10. 제8항에 있어서,
    상기 일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소 함량이 큰 고산소함유-금속산화물을 포함하는 반도체장치.
  11. 제8항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 일함수조절라이너는 알루미늄산화물(Al2O3)을 포함하는 반도체장치.
  12. 제8항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 일함수조절라이너는 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체장치.
  13. 제8항에 있어서,
    상기 제1배리어는 실리콘함량이 20at% 이하인 티타늄실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 티타늄실리콘질화물을 포함하는 반도체장치.
  14. 제8항에 있어서,
    상기 제1배리어는 실리콘함량이 20at% 이하인 탄탈륨실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 탄탈륨실리콘질화물을 포함하는 반도체장치.
  15. 제8항에 있어서,
    상기 제1매립부는 금속베이스물질로 이루어진 제1전극을 더 포함하고, 상기 제1전극과 게이트절연층 사이에 상기 제1배리어가 위치하는 반도체장치.
  16. 제8항에 있어서,
    상기 제2매립부는 금속베이스물질 또는 N형 도프드 폴리실리콘을 포함하는 제2전극을 더 포함하고, 상기 제2전극과 게이트절연층 사이에 상기 제2배리어가 위치하는 반도체장치.
  17. 트렌치를 포함하는 기판;
    상기 트렌치의 표면 상에 형성된 게이트절연층;
    상기 기판의 상부 표면보다 낮은 레벨의 상기 트렌치 내에 위치하며, 제1매립부 및 상기 제1매립부 상의 제2매립부를 포함하는 게이트전극;
    상기 게이트전극 양측의 기판 내에 형성되고, 상기 제2매립부와 오버랩된 제1도핑영역 및 제2도핑영역;
    상기 제1매립부와 게이트절연층 사이에 위치하는 제1일함수조절라이너; 및
    상기 제2매립부와 게이트절연층 사이에 위치하는 제2일함수조절라이너를 포함하고,
    상기 제1매립부는 제1일함수를 갖는 제1배리어를 포함하고, 상기 제2매립부는 상기 제1일함수보다 낮은 제2일함수를 갖는 제2배리어를 포함하는
    반도체장치.
  18. 제17항에 있어서,
    상기 제1배리어는 실리콘함량이 20at% 이하인 티타늄실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 티타늄실리콘질화물을 포함하는 반도체장치.
  19. 제17항에 있어서,
    상기 제1배리어는 실리콘함량이 20at% 이하인 탄탈륨실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 탄탈륨실리콘질화물을 포함하는 반도체장치.
  20. 제17항에 있어서,
    상기 제1일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소 함량이 큰 고산소함유-금속산화물을 포함하고, 상기 제2일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소함량이 작은 저산소함유-금속산화물을 포함하는 반도체장치.
  21. 제17항에 있어서,
    상기 게이트절연층은 실리콘산화물을 포함하고, 상기 제1일함수조절라이너는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체장치.
  22. 제17항에 있어서,
    상기 게이트절연층은 실리콘산화물을 포함하고, 상기 제2일함수조절라이너는 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함하는 반도체장치.
  23. 제17항에 있어서,
    상기 제1매립부는 금속베이스물질로 이루어진 제1전극을 더 포함하고, 상기 제1전극과 게이트절연층 사이에 상기 제1배리어가 위치하는 반도체장치.
  24. 제17항에 있어서,
    상기 제2매립부는 금속베이스물질 또는 N형 도프드 폴리실리콘을 포함하는 제2전극을 더 포함하고, 상기 제2전극과 게이트절연층 사이에 상기 제2배리어가 위치하는 반도체장치.
  25. 반도체기판에 트렌치를 형성하는 단계;
    상기 트렌치의 저면 및 측벽들 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 상기 반도체기판의 상부 표면보다 낮은 레벨을 갖고 상기 트렌치를 채우는 게이트전극을 형성하는 단계;
    상기 게이트전극 양측의 반도체기판 내에 도핑영역을 형성하는 단계를 포함하고,
    상기 게이트전극을 형성하는 단계는,
    제1실리콘함량을 갖는 제1배리어를 포함하는 제1매립부를 형성하는 단계; 및
    상기 제1매립부 상에 제2실리콘함량을 갖는 제2배리어를 포함하는 제2매립부를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  26. 제25항에 있어서,
    상기 제1매립부를 형성하는 단계에서,
    상기 제1배리어는 상기 제2배리어보다 높은 실리콘함량을 갖는 물질을 포함하는 반도체장치 제조 방법.
  27. 제25항에 있어서,
    상기 제1배리어는 실리콘의 미드갭일함수보다 큰 일함수를 갖는 물질로 형성하고, 상기 제2배리어는 상기 실리콘의 미드갭일함수보다 작은 일함수를 갖는 물질로 형성하는 반도체장치 제조 방법.
  28. 제25항에 있어서,
    상기 제1배리어는 실리콘함량이 20at% 이하인 티타늄실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 티타늄실리콘질화물을 포함하는 반도체장치 제조 방법.
  29. 제25항에 있어서,
    상기 제1배리어는 실리콘함량이 20at% 이하인 탄탈륨실리콘질화물을 포함하고, 상기 제2배리어는 실리콘함량이 30at% 이상인 탄탈륨실리콘질화물을 포함하는 반도체장치 제조 방법.
  30. 제25항에 있어서,
    상기 제1매립부를 형성하는 단계는,
    상기 게이트절연층과 제1배리어 사이에 위치하는 제1일함수조절라이너를 포함하도록 형성하는 반도체장치 제조 방법.
  31. 제30항에 있어서,
    상기 제1일함수조절라이너는,
    상기 게이트절연층보다 산소함량이 큰 고산소함유-금속산화물로 형성하는 반도체장치 제조 방법.
  32. 제31항에 있어서,
    상기 게이트절연층은 실리콘산화물을 포함하고, 상기 제1일함수조절라이너는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체장치 제조 방법.
  33. 제25항에 있어서,
    상기 제2매립부를 형성하는 단계는,
    상기 제2배리어와 게이트절연층 사이에 위치하는 제2일함수조절라이너를 포함하도록 형성하는 반도체장치 제조 방법.
  34. 제33항에 있어서,
    상기 제2일함수조절라이너는, 상기 게이트절연층보다 산소함량이 작은 저산소함유-금속산화물로 형성하는 반도체장치 제조 방법.
  35. 제34항에 있어서,
    상기 게이트절연층은 실리콘산화물을 포함하고, 상기 제2일함수조절라이너는 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함하는 반도체장치 제조 방법.
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