CN108878362A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括相邻第一区域和第二区域，第一区域用于形成第一器件，第二区域用于形成第二器件，第一器件和第二器件的掺杂类型不同；在基底上形成第二区域功能层；在第二区域功能层上依次形成第一底部抗反射涂层和第二底部抗反射涂层，第二底部抗反射涂层致密度小于第一底部抗反射涂层；在第二区域第二底部抗反射涂层上形成光刻胶层；以光刻胶层为掩膜刻蚀第一区域的第二底部抗反射涂层和第一底部抗反射涂层；以第二区域的光刻胶层为掩膜刻蚀第一区域的第二区域功能层。相比仅采用第一底部抗反射涂层的方案，本发明缩短了刻蚀工艺的时间，降低第二区域第二底部抗反射涂层和第一底部抗反射涂层的损耗程度。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高晶体管的特征尺寸也越来越小，为了降低晶体管栅极的寄生电容、提高器件速度，高k栅介质层与金属栅极的栅极结构被引入到晶体管中。
然而，在高k栅介质层上形成金属栅极时仍有许多问题亟待解决，其中一个就是功函数的匹配问题，因为功函数将直接影响器件的阈值电压(Vt)和晶体管的性能。所以在高k金属栅结构中引入功函数层，从而实现对器件阈值电压的调节。
但是即使在高k金属栅结构中引入功函数层，现有技术中半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高所形成半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的第一区域和第二区域，所述第一区域用于形成第一器件，所述第二区域用于形成第二器件，且所述第一器件和第二器件的掺杂类型不同；在所述基底上形成第二区域功能层；在所述第二区域功能层上依次形成第一底部抗反射涂层和第二底部抗反射涂层，所述第二底部抗反射涂层的致密度小于所述第一底部抗反射涂层的致密度；在所述第二区域的第二底部抗反射涂层上形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除所述第一区域的第二底部抗反射涂层和第一底部抗反射涂层；以第二区域的所述光刻胶层为掩膜，刻蚀去除所述第一区域的第二区域功能层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括相邻的第一区域和第二区域，所述第一区域用于形成第一器件，所述第二区域用于形成第二器件，且所述第一器件和第二器件的掺杂类型不同；第二区域功能层，位于所述基底上；第一底部抗反射涂层，位于所述第二区域功能层上；第二底部抗反射涂层，位于所述第一底部抗反射涂层上，所述第二底部抗反射涂层的致密度小于所述第一底部抗反射涂层的致密度；光刻胶层，位于所述第二区域的第二底部抗反射涂层上。
与现有技术相比，本发明的技术方案具有以下优点：
在基底上形成第二区域功能层后，在所述第二区域功能层上依次形成第一底部抗反射涂层和第二底部抗反射涂层，所述第二底部抗反射涂层的致密度小于所述第一底部抗反射涂层的致密度；相应的，后续刻蚀去除所述第一区域的第二底部抗反射涂层和第一底部抗反射涂层的步骤中，所述刻蚀工艺对所述第二底部抗反射涂层的刻蚀速率大于对所述第一底部抗反射涂层的刻蚀速率，相比仅采用第一底部抗反射涂层的方案，本发明所述技术方案可以缩短所述刻蚀工艺的刻蚀时间；由于所述刻蚀工艺对光刻胶层、第二底部抗反射涂层和第一底部抗反射涂层的刻蚀速率相近，因此通过缩短刻蚀时间，可以降低所述第二区域的第二底部抗反射涂层和第一底部抗反射涂层因光刻胶层损耗而发生损耗的程度；也就是说，在刻蚀去除所述第一区域的第二底部抗反射涂层和第一底部抗反射涂层后，所述第二区域的第二底部抗反射涂层和第一底部抗反射涂层的形貌良好，所述第二区域的第二底部抗反射涂层和第一底部抗反射涂层对所述第一区域和第二区域的交界(boundary)定义清晰；相应的，在刻蚀去除所述第一区域的第二区域功能层的过程中，可以避免出现所述第二区域的第二区域功能层被刻蚀的问题，从而有利于提高所形成半导体器件的电学性能。
可选方案中，所述第一器件为N型器件，所述第二器件为P型器件，所述第二区域功能层为P型功函数层，因此在刻蚀去除所述第一区域的P型功函数层的过程中，可以避免所述刻蚀工艺对所述第二区域的P型功函数层造成刻蚀损耗；后续步骤通常还包括在第一区域的栅介质层上形成N型功函数层，相应的，可以避免在所述第二区域的栅介质层上形成所述N型功函数层，从而可以改善所形成P型器件的阈值电压(Vt)。
本发明所述半导体结构包括位于第二区域功能层上的第一底部抗反射涂层、以及位于所述第一底部抗反射涂层上的第二底部抗反射涂层，所述第二底部抗反射涂层的致密度小于所述第一底部抗反射涂层的致密度。在半导体制造工艺中，通常以第二区域的光刻胶层为掩膜，刻蚀去除所述第一区域的第二底部抗反射涂层和第一底部抗反射涂层，再以所述光刻胶层为掩膜刻蚀去除所述第一区域的第二区域功能层；所述第二底部抗反射涂层的致密度小于所述第一底部抗反射涂层的致密度，相应的，所述刻蚀工艺对所述第二底部抗反射涂层的刻蚀速率大于对所述第一底部抗反射涂层的刻蚀速率，相比仅采用第一底部抗反射涂层的方案，本发明可以缩短所述刻蚀工艺的刻蚀时间；由于所述刻蚀工艺对光刻胶层、第二底部抗反射涂层和第一底部抗反射涂层的刻蚀速率相近，因此通过缩短刻蚀时间，可以降低所述第二区域的第二底部抗反射涂层和第一底部抗反射涂层因光刻胶层损耗而发生损耗的程度；也就是说，在刻蚀去除所述第一区域的第二底部抗反射涂层和第一底部抗反射涂层后，所述第二区域的第二底部抗反射涂层和第一底部抗反射涂层的形貌良好，所述第二区域的第二底部抗反射涂层和第一底部抗反射涂层对所述第一区域和第二区域的交界定义清晰；相应的，在刻蚀去除所述第一区域的第二区域功能层的过程中，可以避免所述第二区域的第二区域功能层被刻蚀的问题，从而有利于提高半导体器件的电学性能。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，即使在高k金属栅结构中引入功函数层，所形成半导体结构的性能仍有待提高。现结合一种发明半导体结构的形成方法分析其原因。
结合参考图1和图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10包括相邻的NMOS区域I和PMOS区域II；在所述基底10上形成界面层(Inter Layer，IL)20；在所述界面层20上形成高k栅介质层30；在所述高k栅介质层30上形成P型功函数层40；在所述P型功函数层40上形成型号为AR201的底部抗反射涂层(BottomAnti-reflective Coating，BARC)50；在所述PMOS区域II的底部抗反射涂层50上形成光刻胶层(图未示)，所述光刻胶层露出所述NMOS区域I的底部抗反射涂层50。
参考图2，以所述光刻胶层(图未示)为掩膜，刻蚀去除所述NMOS区域I的底部抗反射涂层50；以所述PMOS区域II的光刻胶层和底部抗反射涂层50为掩膜，刻蚀去除所述NMOS区域I的P型功函数层40。
在刻蚀去除所述NMOS区域I的底部抗反射涂层50的过程中，所述底部抗反射涂层50和光刻胶层的刻蚀选择比较小，即所述刻蚀工艺对所述底部抗反射涂层50的刻蚀速率与对所述光刻胶层的刻蚀速率相近，从而导致在所述刻蚀工艺过程中所述光刻胶层发生刻蚀损耗，进而导致所述光刻胶层的形貌变差，甚至露出部分所述PMOS区域II的底部抗反射涂层50。
相应的，所述光刻胶层下方的PMOS区域II底部抗反射涂层50也容易发生损耗，所述PMOS区域II底部抗反射涂层50的形貌较差，且越靠近所述底部抗反射涂层50的顶部，所述底部抗反射涂层50的损耗越大，在刻蚀去除所述NMOS区域I底部抗反射涂层50后，所述PMOS区域II的剩余底部抗反射涂层50难以准确定义所述NMOS区域I和PMOS区域II的交界(boundary)，容易出现剩余所述底部抗反射涂层50暴露出所述PMOS区域II的P型功函数层40的问题。
因此，以所述PMOS区域II的光刻胶层和底部抗反射涂层50为掩膜，刻蚀去除所述NMOS区域I的P型功函数层40时，位于所述PMOS区域II的部分P型功函数层40也容易被刻蚀去除，从而导致所形成P型器件的电学性能下降，所述P型器件的阈值电压难以满足工艺需求。
为了解决所述技术问题，本发明在基底上形成第二区域功能层后，在所述第二区域功能层上依次形成第一底部抗反射涂层和第二底部抗反射涂层，所述第二底部抗反射涂层的致密度小于所述第一底部抗反射涂层的致密度；相应的，后续刻蚀去除所述第一区域的第二底部抗反射涂层和第一底部抗反射涂层的步骤中，所述刻蚀工艺对所述第二底部抗反射涂层的刻蚀速率大于对所述第一底部抗反射涂层的刻蚀速率，相比仅采用第一底部抗反射涂层的方案，本发明所述技术方案可以缩短所述刻蚀工艺的刻蚀时间；由于所述刻蚀工艺对光刻胶层、第二底部抗反射涂层和第一底部抗反射涂层的刻蚀速率相近，因此通过缩短刻蚀时间，可以降低所述第二区域的第二底部抗反射涂层和第一底部抗反射涂层因光刻胶层损耗而发生损耗的程度；也就是说，在刻蚀去除所述第一区域的第二底部抗反射涂层和第一底部抗反射涂层后，所述第二区域的第二底部抗反射涂层和第一底部抗反射涂层的形貌良好，所述第二区域的第二底部抗反射涂层和第一底部抗反射涂层对所述第一区域和第二区域的交界定义清晰；相应的，在刻蚀去除所述第一区域的第二区域功能层的过程中，可以避免出现所述第二区域的第二区域功能层被刻蚀的问题，从而有利于提高所形成半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图3，提供基底(未标示)，所述基底包括相邻的第一区域I和第二区域II，所述第一区域I用于形成第一器件，所述第二区域II用于形成第二器件，且所述第一器件和第二器件的掺杂类型不同。
本实施例中，所述基底用于形成鳍式场效应晶体管，相应的，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。所述衬底100为形成鳍式场效应管提供工艺平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底。所述衬底100的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所形成的鳍式场效应管为CMOS器件，所述第一区域I为NMOS区域，所述第二区域II为PMOS区域，相应的，所述第一器件为N型器件，所述第二器件为P型器件。在其他实施例中，所述第一区域为PMOS区域，所述第二区域为NMOS区域，相应的，所述第一器件为P型器件，所述第二器件为N型器件。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始基底；在所述初始基底上形成缓冲层120；在所述缓冲层120上形成图形化的鳍部掩膜层130；以所述鳍部掩膜层130为掩膜刻蚀所述缓冲层120和初始基底，刻蚀后的初始基底作为衬底100，位于所述衬底100上的凸起作为鳍部110。
所述缓冲层120用于在形成所述鳍部掩膜层130时提供缓冲作用，避免直接在所述初始基底上形成所述鳍部掩膜层130时产生位错的问题。本实施例中，所述缓冲层120的材料为氧化硅。
所述鳍部掩膜层130用于定义所述鳍部110的尺寸和位置。
具体地，形成所述鳍部掩膜层130的步骤包括：在所述初始基底上形成缓冲层120后，在所述缓冲层120上形成掩膜材料层；在所述掩膜材料层上形成第一图形层140；以所述第一图形层140为掩膜，刻蚀所述掩膜材料层，露出所述缓冲层120，剩余所述掩膜材料层作为所述鳍部掩膜层130。
所述第一图形层140用于对所述掩膜材料层进行图形化，以定义所述鳍部110的尺寸和位置，所述第一图形层140的材料与所述掩膜材料层的材料不同。本实施例中，所述第一图形层140的材料为氧化硅。
需要说明的是，本实施例中，刻蚀所述基底后，形成等间距(Pitch)的所述鳍部110；在形成等间距的所述鳍部110后，去除所述第一区域I和第二区域II交界处部分厚度的鳍部110，且刻蚀后剩余所述鳍部110作为伪鳍部115。
在其他实施例中，还可以去除所述第一区域和第二区域交界处全部厚度的鳍部。
通过先形成等间距鳍部110、再刻蚀去除所述第一区域I和第二区域II交界处的鳍部110的方案，在实现相邻鳍部110的不同间距的同时，避免在刻蚀形成鳍部110的过程中出现刻蚀负载效应(Loading Effect)，从而可以保证所形成鳍部110的形貌对称性。
本实施例中，形成所述伪鳍部115后，所述第一区域I和第二区域II的剩余鳍部110为有效鳍部(Effective Fin)，用于形成鳍式场效应晶体管，所述伪鳍部115为非有效鳍部，从而为后续在所述第一区域I和第二区域II交界处形成隔离结构提供工艺基础，也就是说，后续形成所述隔离结构后，所述间隔结构覆盖所述伪鳍部115。
继续参考图3，需要说明的是，形成所述鳍部110和伪鳍部115后，所述形成方法还包括：在所述鳍部110和伪鳍部115表面形成衬垫氧化层(liner oxide)102，所述衬垫氧化层102用于修复所述鳍部110和伪鳍部115。
本实施例中，对所述鳍部110和伪鳍部115进行氧化处理以在所述鳍部110和伪鳍部115表面形成所述衬垫氧化层102。在氧化处理过程中，由于所述鳍部110和伪鳍部115凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层102后，不仅所述鳍部110和伪鳍部115表面的缺陷层被去除，且凸出棱角部分也被去除，使所述鳍部110和伪鳍部115的表面光滑，晶格质量得到改善，避免所述鳍部110和伪鳍部115顶角尖端放电问题，有利于改善后续所形成鳍式场效应晶体管的性能。
本实施例中，所述氧化处理还会对所述衬底100表面进行氧化，因此，所述衬垫氧化层102还位于所述衬底100表面。所述衬底100、鳍部110和伪鳍部115的材料为硅，相应的，所述衬垫氧化层102的材料为氧化硅。
结合参考图4，还需要说明的是，本实施例中，形成所述衬垫氧化层102后，所述形成方法还包括：在所述衬底100上形成隔离结构101，所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101用于对相邻器件、以及相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述隔离结构101的顶部高于所述伪鳍部115的顶部。在其他实施例中，所述隔离结构的顶部还可以与所述伪鳍部的顶部齐平。
具体地，形成所述隔离结构101的步骤包括：在所述衬垫氧化层102上填充隔离膜，所述隔离膜顶部高于所述第一图形层140顶部；研磨去除高于所述第一图形层140顶部的隔离膜；回刻部分厚度的剩余隔离膜，露出所述鳍部110的顶部以及部分侧壁以形成所述隔离结构101。
需要说明的是，所述衬垫氧化层102的材料为氧化硅，因此在去除部分厚度的剩余隔离膜的步骤中，还去除高于所述隔离结构101顶部的所述衬垫氧化层102。
参考图5，在所述基底(未标示)上形成第二区域功能层200。
所述第二区域功能层200用于作为所形成鳍式场效应管的一部分，以实现所述鳍式场效应管的正常运作。
具体地，形成所述第二区域功能层200的步骤中，形成横跨所述鳍部110的第二区域功能层200，所述第二区域功能层200还覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，所述第二区域功能层200作为后续所形成第二区域II的栅极结构的一部分，所述第二区域功能层200为P型功函数层。所述第二区域功能层200用于调节后续所形成P型器件的阈值电压。
相应的，所述第二区域功能层200的材料为P型功函数材料，P型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述第二区域功能层200为单层结构或叠层结构，所述第二区域功能层200的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。本实施例中，所述第二区域功能层200的材料为TiN。
在另一实施例中，例如当所述第一区域为PMOS区域，所述第二区域为NMOS区域时，即所述第一器件为P型器件，所述第二器件为N型器件时，则所述第二区域功能层为N型功函数层。相应的，所述第二区域功能层的材料为N型功函数材料，N型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述第二区域功能层为单层结构或叠层结构，所述第二区域功能层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。
在其他一些实施例中，所述第二区域功能层还可以为适宜于工艺需求的其他材料层。
需要说明的是，本实施例中，形成所述鳍式场效应晶体管的栅极结构的工艺为后形成高k栅介质层后形成栅电极层(high k last metal gate last)的工艺，因此提供所述基底后，在所述基底上形成所述第二区域功能层200之前，所述形成方法还包括：形成横跨所述鳍部110的伪栅结构(Dummy Gate)(图未示)，所述伪栅结构覆盖所述鳍部110的部分顶部表面和侧壁表面；分别在所述第一区域I和第二区域II伪栅结构两侧的鳍部110内形成源漏掺杂区(图未示)；形成所述源漏掺杂区后，在所述伪栅结构露出的衬底100上形成层间介质层(图未示)，所述层间介质层露出所述伪栅结构顶部；去除所述伪栅结构，在所述层间介质层内形成栅极开口(图未示)；在所述栅极开口的底部和侧壁上形成栅介质层150(如图5所示)，所述栅介质层150横跨所述鳍部110且覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，所述栅极开口露出部分所述鳍部110和隔离结构101，所述栅极结构开口为后续形成栅极结构提供空间位置；相应的，所述栅介质层150还位于部分所述隔离结构101上。
本实施例中，所述栅介质层150为高k栅介质层。所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述栅介质层150的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
因此，本实施例中，在所述基底上形成第二区域功能层200的步骤中，在所述栅介质层150上形成所述第二区域功能层200。
结合参考图6至图8，在所述第二区域功能层200上依次形成第一底部抗反射涂层300(如图8所示)和第二底部抗反射涂层310(如图8所示)，所述第二底部抗反射涂层310的致密度小于所述第一底部抗反射涂层300的致密度。
后续步骤包括在所述第二区域II的第二底部抗反射涂层310上形成光刻胶层，所述第一底部抗反射涂层300和第二底部抗反射涂层310在所述鳍部110之间的填充性能(gapfill performance)较好，从而有利于为所述光刻胶层的形成提供良好的工艺基础，且有利于提高后续的图形传递效果。
后续步骤还包括以所述光刻胶层为掩膜，刻蚀去除所述第一区域I的第二底部抗反射涂层310和第一底部抗反射涂层300，所述第二底部抗反射涂层310的致密度小于所述第一底部抗反射涂层300的致密度，相应的，所述刻蚀工艺对所述第二底部抗反射涂层310的刻蚀速率大于对所述第一底部抗反射涂层300的刻蚀速率，相比仅采用第一底部抗反射涂层的方案，本发明所述技术方案可以缩短所述刻蚀工艺的刻蚀时间；由于所述刻蚀工艺对光刻胶层、第二底部抗反射涂层310和第一底部抗反射涂层300的刻蚀速率相近，因此通过缩短刻蚀时间，可以降低所述第二区域II的第二底部抗反射涂层310和第一底部抗反射涂层300因所述光刻胶层损耗而发生损耗的程度。
所述第一底部抗反射涂层300和第二底部抗反射涂层310的总厚度根据实际工艺需求而定。本实施例中，所述第一底部抗反射涂层300和第二底部抗反射涂层310的总厚度为至
在一些具体实施例中，所述第一底部抗反射涂层300和第二底部抗反射涂层310的总厚度为和
需要说明的是，所述第一底部抗反射涂层300和第二底部抗反射涂层310的厚度比值不宜过小，也不宜过大。由于所述第二底部抗反射涂层310的填充效果不如所述第一底部抗反射涂层300，如果所述比值过小，容易降低所述第一底部抗反射涂层300和第二底部抗反射涂层310构成的叠层结构在所述鳍部110之间的填充性能；如果所述比值过大，则缩短刻蚀时间的效果不明显，相应的，难以降低所述第二区域II的第二底部抗反射涂层310和第一底部抗反射涂层300的损耗程度。为此，本实施例中，所述第一底部抗反射涂层300和第二底部抗反射涂层310的厚度之比为2:3至1:1。
在一些具体实施例中，所述第一底部抗反射涂层300和第二底部抗反射涂层310的厚度之比为1:1。
以下结合附图，对形成所述第一底部抗反射涂层300和第二底部抗反射涂层310的步骤做详细说明。
参考图6，在所述第二区域功能层200上形成第一底部抗反射涂层300，所述第一底部抗反射涂层300的顶部高于所述鳍部110顶部。
具体地，在所述层间介质层(图未示)的栅极开口(图未示)内填充所述第一底部抗反射涂层300。
本实施例中，所述第一底部抗反射涂层300的型号为AR201。
需要说明的是，后续步骤还包括去除部分厚度的所述第一底部抗反射涂层300，从而为后续形成所述第二底部抗反射涂层310提供工艺基础。为了提高后续剩余所述第一底部抗反射涂层300的厚度均匀性，且将所述第一底部抗反射涂层300和第二底部抗反射涂层310的厚度之比控制在合理范围内，在所述第二区域功能层200上形成第一底部抗反射涂层300后，所述第一底部抗反射涂层300的厚度不宜过小。本实施例中，为了避免材料的浪费，在所述第二区域功能层200上形成第一底部抗反射涂层300后，所述第一底部抗反射涂层300高于所述鳍部110顶部的厚度为至所述第一底部抗反射涂层300高于所述层间介质层(图未示)顶部的厚度为至
参考图7，去除部分厚度的所述第一底部抗反射涂层300。
通过去除部分厚度的所述第一底部抗反射涂层300，为后续在剩余第一底部抗反射涂层300上形成第二底部抗反射涂层310提供工艺基础，从而使所述第二底部抗反射涂层310和所述剩余第一底部抗反射涂层300的总厚度满足工艺需求。
本实施例中，采用干法刻蚀工艺，去除部分厚度的所述第一底部抗反射涂层300。
所述刻蚀工艺对所述第一底部抗反射涂层300的刻蚀量根据所述第一底部抗反射涂层300的厚度、后续所述第二底部抗反射涂层310和所述剩余第一底部抗反射涂层300的总厚度、以及所述第一底部抗反射涂层300和第二底部抗反射涂层310的厚度之比而定。
本实施例中，去除部分厚度的所述第一底部抗反射涂层300后，所述剩余第一底部抗反射涂层300的顶部低于所述鳍部110顶部，且所述鳍部110露出于所述剩余第一底部抗反射涂层300的厚度H为至
参考图8，在剩余第一底部抗反射涂层300上形成第二底部抗反射涂层310。
所述第二底部抗反射涂层310和所述第一底部抗反射涂层300构成叠层结构。
本实施例中，所述第二底部抗反射涂层310的型号为AR245。
具体地，在所述栅极开口(图未示)内的第一底部抗反射涂层300上填充所述第二底部抗反射涂层310。相应的，所述第一底部抗反射涂层300和第二底部抗反射涂层310依次填充于所述栅极开口内。
其中，所述第二底部抗反射涂层310的厚度根据所述第二底部抗反射涂层310和所述剩余第一底部抗反射涂层300的总厚度、以及所述第一底部抗反射涂层300和所述第二底部抗反射涂层310的厚度之比而定。
参考图9，在所述第二区域II的第二底部抗反射涂层310上形成光刻胶层320。
所述光刻胶层320用于作为后续刻蚀去除所述第一区域I的第二底部抗反射涂层310和第一底部抗反射涂层300的刻蚀掩膜。
本实施例中，通过曝光显影工艺，在所述第二区域II的第二底部抗反射涂层310上形成所述光刻胶层320。
参考图10，以所述光刻胶层320为掩膜，刻蚀去除所述第一区域I的第二底部抗反射涂层310和第一底部抗反射涂层300。
本实施例中，采用干法刻蚀工艺，依次去除所述第一区域I的第二底部抗反射涂层310和第一底部抗反射涂层310。在所述刻蚀工艺后，所述光刻胶层320、以及剩余第二底部抗反射涂层310和第一底部抗反射涂层300露出所述第一区域I的第二区域功能层200。
需要说明的是，在所述刻蚀工艺过程中，所述刻蚀工艺对所述光刻胶层320、第二底部抗反射涂层310和第一底部抗反射涂层300的刻蚀选择比较低，即所述刻蚀工艺对所述第二底部抗反射涂层310、第一底部抗反射涂层300的刻蚀速率和对所述光刻胶层320的刻蚀速率相近，因此所述刻蚀工艺容易对所述光刻胶层320造成刻蚀损耗，且越靠近所述光刻胶层320的顶部，所述光刻胶层320受到的损耗程度越大。
相比仅采用第一底部抗反射涂层的方案，本发明所述刻蚀时间较短，因此可以降低所述第二区域II的第二底部抗反射涂层310和第一底部抗反射涂层300的损耗程度；相应的，以所述光刻胶层320为掩膜，刻蚀去除所述第一区域I的第二底部抗反射涂层310和第一底部抗反射涂层300后，所述第二区域II的剩余第二底部抗反射涂层310和第一底部抗反射涂层300的形貌良好，所述剩余第二底部抗反射涂层310和第一底部抗反射涂层300对所述第一区域I和第二区域II的交界定义清晰，能够较好地覆盖所述第二区域II的第二区域功能层200。
参考图11，以第二区域II的所述光刻胶层320为掩膜，刻蚀去除所述第一区域I的第二区域功能层200。
具体地，刻蚀去除所述第一区域I的第二区域功能层200的工艺为湿法刻蚀工艺。
本实施例中，所述第二区域功能层200的材料为TiN，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液包括双氧水。
由于所述第二区域II的剩余第二底部抗反射涂层310和第一底部抗反射涂层300的形貌良好，所述第二区域II的剩余第二底部抗反射涂层310和第一底部抗反射涂层300对所述第一区域I和第二区域II的交界定义清晰，因此可以避免对所述第二区域II的第二区域功能层200造成刻蚀损耗；相应的，当后续在所述第一区域I的栅介质层150上形成N型功函数层时，可以避免在所述第二区域II的栅介质层150上形成所述N型功函数层，从而可以改善所形成P型器件的阈值电压(Vt)。
结合参考图12，需要说明的是，刻蚀去除所述第一区域I的第二区域功能层200后，后续步骤还包括：去除所述光刻胶层320(如图11所示)、剩余第二底部抗反射涂层310和第一底部抗反射涂层300；在所述第一区域I的栅介质层150上形成第一区域功能层(图未示)，所述第一区域功能层为N型功函数层；在所述第一区域功能层和第二区域功能层200上形成栅电极层(图未示)，所述第一区域I的栅介质层150、第一区域功能层和栅电极层用于构成第一栅极结构(图未示)，所述第二区域II的栅介质层150、第二区域功能层和栅电极层用于构成第二栅极结构(图未示)。
所述第一栅极结构用于控制所形成N型器件沟道的导通和截断，所述第二栅极结构用于控制所形成P型器件沟道的导通和截断。
在另一实施例中，当所述第二区域功能层为N型功函数层时，相应的，所述第一区域功能层为P型功函数层。
还需要说明的是，在其他实施例中，还可以采用先形成高k栅介质层先形成栅电极层(high k first metal gate first)的工艺；相应的，在形成所述第一栅极结构和第二栅极结构之后，形成所述层间介质层和源漏掺杂区。
相比仅采用第一底部抗反射涂层的方案，通过本发明所述技术方案可以缩短刻蚀工艺的刻蚀时间，从而可以降低所述第二区域II的第二底部抗反射涂层310和第一底部抗反射涂层300因所述光刻胶层320损耗而发生损耗的程度；也就是说，通过本发明所述技术方案，在刻蚀去除所述第一区域I的第二底部抗反射涂层310和第一底部抗反射涂层300后，所述第二区域II的剩余第二底部抗反射涂层310和第一底部抗反射涂层300的形貌良好，所述剩余第二底部抗反射涂层310和第一底部抗反射涂层300对所述第一区域I和第二区域II的交界定义清晰；相应的，在刻蚀去除所述第一区域I的第二区域功能层200的过程中，可以避免出现所述第二区域II的第二区域功能层200被刻蚀的问题，从而有利于提高所形成半导体器件的电学性能。
结合参考图9，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构。所述半导体结构包括：
基底(未标示)，所述基底包括相邻的第一区域I和第二区域II，所述第一区域I用于形成第一器件，所述第二区域II用于形成第二器件，且所述第一器件和第二器件的掺杂类型不同；第二区域功能层200，位于所述基底上；第一底部抗反射涂层300，位于所述第二区域功能层200上；第二底部抗反射涂层310，所位于所述第一底部抗反射涂层300上，所述第二底部抗反射涂层310的致密度小于所述第一底部抗反射涂层300的致密度；光刻胶层320，位于所述第二区域II的第二底部抗反射涂层310上。
本实施例中，所述基底用于形成鳍式场效应晶体管，相应的，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。所述衬底100为形成鳍式场效应管提供工艺平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底。所述衬底100的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所形成的鳍式场效应晶体管为CMOS器件，所述第一区域I为NMOS区域，所述第二区域II为PMOS区域，相应的，所述第一器件为N型器件，所述第二器件为P型器件。在其他实施例中，所述第一区域为PMOS区域，所述第二区域为NMOS区域，相应的，所述第一器件为P型器件，所述第二器件为N型器件。
需要说明的是，本实施例中，所述半导体结构还包括：位于所述第一区域I和第二区域II交界处衬底100上的伪鳍部115。
在半导体制造工艺中，通常先形成等间距(Pitch)的鳍部110，再去除所述第一区域I和第二区域II交界处部分厚度的所述鳍部110，且剩余所述鳍部110作为所述伪鳍部115。在其他实施例中，还可以去除所述第一区域和第二区域交界处全部厚度的所述鳍部。
通过先形成等间距鳍部110、再刻蚀去除所述第一区域I和第二区域II交界处鳍部110的方案，在实现相邻鳍部110的不同间距的同时，避免在刻蚀形成鳍部110的过程中出现刻蚀负载效应，从而可以保证所述鳍部110的形貌对称性。
本实施例中，所述第一区域I和第二区域II的鳍部110为有效鳍部，用于形成鳍式场效应晶体管，所述伪鳍部115为非有效鳍部。
本实施例中，所述半导体结构还包括：位于所述衬底100上的隔离结构101，所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101用于对相邻器件、以及相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述隔离结构101覆盖所述伪鳍部115的顶部。在其他实施例中，所述隔离结构的顶部还可以与所述伪鳍部的顶部齐平。
需要说明的是，所述半导体结构还包括：位于所述鳍部110和所述隔离结构101之间、所述伪鳍部115与所述隔离结构101之间的衬垫氧化层102。
所述衬垫氧化层102用于去除所述鳍部110和伪鳍部115表面的缺陷层，还用于去除凸出棱角部分，使所述鳍部110和伪鳍部115的表面光滑，晶格质量得到改善，避免所述鳍部110和伪鳍部115顶角尖端放电问题，有利于改善鳍式场效应晶体管的性能。
本实施例中，所述衬垫氧化层102通过氧化处理形成，因此所述衬垫氧化层102还位于所述衬底100和隔离结构101之间。所述衬垫氧化层102的材料为氧化硅。
所述第二区域功能层200用于作为鳍式场效应晶体管的一部分，以实现所述鳍式场效应管的正常运作。
具体地，所述第二区域功能层200横跨所述鳍部110，且覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，所述第二区域功能层200作为所形成第二区域II栅极结构的一部分，所述第二区域功能层200为P型功函数层。所述第二区域功能层200用于调节后续所形成P型器件的阈值电压。
相应的，所述第二区域功能层200的材料为P型功函数材料，P型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述第二区域功能层200为单层结构或叠层结构，所述第二区域功能层200的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。本实施例中，所述第二区域功能层200的材料为TiN。
在另一实施例中，例如当所述第一区域为PMOS区域，所述第二区域为NMOS区域时，即所述第一器件为P型器件，所述第二器件为N型器件时，则所述第二区域功能层为N型功函数层。相应的，所述第二区域功能层的材料为N型功函数材料，N型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述第二区域功能层为单层结构或叠层结构，所述第二区域功能层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。
在其他一些实施例中，所述第二区域功能层还可以为适宜于工艺需求的其他材料层。
需要说明的是，本实施例中，所述半导体结构还包括：位于所述衬底100上的层间介质层(图未示)，所述层间介质层内具有露出部分所述鳍部100的栅极开口(图未示)；源漏掺杂区(图未示)，分别位于所述第第一区域I和第二区域II栅极开口两侧的鳍部110内；位于所述栅极开口底部和侧壁的栅介质层150，所述栅介质层150横跨所述鳍部110且覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，所述栅极开口露出部分所述鳍部110和隔离结构101，所述栅极结构开口为栅极结构的形成提供空间位置；相应的，所述栅介质层150还位于部分所述隔离结构101上。
本实施例中，所述栅介质层150为高k栅介质层。所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述栅介质层150的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
因此，本实施例中，所述第二区域功能层200位于所述栅介质层150上。
所述第一底部抗反射涂层300和第二底部抗反射涂层310在所述鳍部110之间的填充性能较好，从而有利于提高所述光刻胶层320的形成质量，且有利于提高图形传递效果；所述光刻胶层320用于作为刻蚀去除所述第一区域I的第二区域功能层200的刻蚀掩膜。
具体地，所述第一底部抗反射涂层300和第二底部抗反射涂层310填充于所述栅极开口内。
所述第一底部抗反射涂层300和第二底部抗反射涂层310的总厚度根据实际工艺需求而定。本实施例中，所述第一底部抗反射涂层300和第二底部抗反射涂层310的总厚度为至
在一些具体实施例中，所述第一底部抗反射涂层300和第二底部抗反射涂层310的总厚度为和
本实施例中，所述第一底部抗反射涂层300的型号为AR201，所述第二底部抗反射涂层310的型号为AR245。其中，所述第二底部抗反射涂层310的致密度小于所述第一底部抗反射涂层300的致密度；相比第二底部抗反射涂层310，所述第一底部抗反射涂层300的填充能力更好。
在半导体制造工艺过程中，通常以所述光刻胶层320为掩膜，刻蚀去除所述第一区域I的第一底部抗反射涂层300和第二底部抗反射涂层310，再以所述第二区域II的光刻胶层320为掩膜，刻蚀去除所述第一区域I的第二区域功能层200；所述第二底部抗反射涂层310的致密度小于所述第一底部抗反射涂层300的致密度，相应的，所述刻蚀工艺对所述第二底部抗反射涂层310的刻蚀速率大于对所述第一底部抗反射涂层300的刻蚀速率，相比仅采用第一底部抗反射涂层的方案，本发明可以缩短所述刻蚀工艺的刻蚀时间，从而可以降低所述第二区域II的第一底部抗反射涂层300和第二底部抗反射涂层310因光刻胶层320损耗而发生损耗的程度，进而使所述第二区域II的剩余第一底部抗反射涂层300和第二底部抗反射涂层310的形貌良好，所述剩余第一底部抗反射涂层300和第二底部抗反射涂层310对所述第一区域I和第二区域II的交界定义清晰，能够较好地覆盖所述第二区域II的第二区域功能层200，以免在刻蚀去除所述第一区域I的第二区域功能层200的过程中所述第二区域II的第二区域功能层200被刻蚀。
本实施例中，所述第二区域功能层200为P型功函数层，在半导体制造工艺过程中，通常在刻蚀去除所述第一区域I的第二区域功能层200后，去除所述第二区域II的光刻胶层320、第一底部抗反射涂层300和第二底部抗反射涂层310，随后在所述第一区域I的栅介质层150上形成第一区域功能层，所述第一区域功能层为N型功函数层；因此，通过所述半导体结构，还可以避免在所述第二区域II的栅介质层150上形成所述N型功函数层，从而可以改善所述P型器件的阈值电压(Vt)。
需要说明的是，所述第一底部抗反射涂层300和第二底部抗反射涂层310的厚度比值不宜过小，也不宜过大。如果所述比值过小，容易降低所述第一底部抗反射涂层300和第二底部抗反射涂层310构成的叠层结构在所述鳍部110之间的填充性能；如果所述比值过大，则缩短刻蚀时间的效果不明显，相应的，难以降低所述第二区域II的第二底部抗反射涂层310和第一底部抗反射涂层300的损耗程度。为此，本实施例中，所述第一底部抗反射涂层300和第二底部抗反射涂层310的厚度之比为2:3至1:1。
在一些具体实施例中，所述第一底部抗反射涂层300和第二底部抗反射涂层310的厚度之比为1:1。
相应的，所述第一底部抗反射涂层300和第二底部抗反射涂层310的厚度根据所述第一底部抗反射涂层300和第二底部抗反射涂层310的总厚度、以及所述第一底部抗反射涂层300和第二底部抗反射涂层310的厚度之比而定。
本实施例中，所述第一底部抗反射涂层300的顶部低于所述鳍部110顶部，且所述鳍部110露出于所述第一底部抗反射涂层300的厚度H(如图7所示)为至
本发明所述半导体结构包括位于所述第二区域功能层200上的第一底部抗反射涂层300、以及位于所述第一底部抗反射涂层300上的第二底部抗反射涂层310，所述第二底部抗反射涂层310的致密度小于所述第一底部抗反射涂层300的致密度。在半导体制造工艺中，通常以所述第二区域II的光刻胶层320为掩膜，刻蚀去除所述第一区域I的第二底部抗反射涂层310和第一底部抗反射涂层300，再以所述光刻胶层320为掩膜刻蚀去除所述第一区域I的第二区域功能层200；所述第二底部抗反射涂层310的致密度小于所述第一底部抗反射涂层300的致密度，相应的，所述刻蚀工艺对所述第二底部抗反射涂层310的刻蚀速率大于对所述第一底部抗反射涂层300的刻蚀速率，相比仅采用第一底部抗反射涂层的方案，本发明可以缩短所述刻蚀工艺的刻蚀时间；由于所述刻蚀工艺对所述光刻胶层320、第二底部抗反射涂层310和第一底部抗反射涂层300的刻蚀速率相近，因此通过缩短刻蚀时间，可以降低所述第二区域II的第二底部抗反射涂层310和第一底部抗反射涂层300因光刻胶层320损耗而发生损耗的程度；也就是说，在刻蚀去除所述第一区域I的第二底部抗反射涂层310和第一底部抗反射涂层300后，所述第二区域II的剩余第二底部抗反射涂层310和第一底部抗反射涂层300的形貌良好，所述剩余第二底部抗反射涂层310和第一底部抗反射涂层300对所述第一区域I和第二区域II的交界定义清晰；相应的，在刻蚀去除所述第一区域I的第二区域功能层200的过程中，可以避免所述第二区域II的第二区域功能层200被刻蚀的问题，从而有利于提高半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的第一区域和第二区域，所述第一区域用于形成第一器件，所述第二区域用于形成第二器件，且所述第一器件和第二器件的掺杂类型不同；
在所述基底上形成第二区域功能层；
在所述第二区域功能层上依次形成第一底部抗反射涂层和第二底部抗反射涂层，所述第二底部抗反射涂层的致密度小于所述第一底部抗反射涂层的致密度；
在所述第二区域的第二底部抗反射涂层上形成光刻胶层；
以所述光刻胶层为掩膜，刻蚀去除所述第一区域的第二底部抗反射涂层和第一底部抗反射涂层；
以第二区域的所述光刻胶层为掩膜，刻蚀去除所述第一区域的第二区域功能层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一底部抗反射涂层和第二底部抗反射涂层的厚度之比为2:3至1:1。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一底部抗反射涂层和第二底部抗反射涂层的总厚度为至
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一底部抗反射涂层的型号为AR201，所述第二底部抗反射涂层的型号为AR245。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一器件为N型器件，所述第二器件为P型器件；
或者，
所述第一器件为P型器件，所述第二器件为N型器件。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二区域功能层为P型功函数层或N型功函数层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上分立的鳍部；
在所述基底上形成第二区域功能层的步骤中，形成横跨所述鳍部的第二区域功能层，所述第二区域功能层覆盖所述鳍部的部分顶部表面和侧壁表面。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述第二区域功能层上依次形成第一底部抗反射涂层和第二底部抗反射涂层的步骤包括：在所述第二区域功能层上形成第一底部抗反射涂层，所述第一底部抗反射涂层的顶部高于所述鳍部顶部；
去除部分厚度的所述第一底部抗反射涂层；
在剩余第一底部抗反射涂层上形成第二底部抗反射涂层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，去除部分厚度的所述第一底部抗反射涂层后，剩余第一底部抗反射涂层的顶部低于所述鳍部顶部，且所述鳍部露出于所述剩余第一底部抗反射涂层的厚度为至
10.如权利要求7所述的半导体结构的形成方法，其特征在于，提供基底后，在所述基底上形成第二区域功能层之前，所述形成方法还包括：形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；分别在所述第一区域和第二区域伪栅结构两侧的鳍部内形成源漏掺杂区；形成所述源漏掺杂区后，在所述伪栅结构露出的衬底上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；去除所述伪栅结构，在所述层间介质层内形成栅极开口；在所述栅极开口的底部和侧壁上形成栅介质层，所述栅介质层横跨所述鳍部且覆盖所述鳍部的部分顶部表面和侧壁表面；
在所述基底上形成第二区域功能层的步骤中，在所述栅介质层上形成所述第二区域功能层；
在所述第二区域功能层上依次形成第一底部抗反射涂层和第二底部抗反射涂层的步骤中，在所述栅极开口内依次填充所述第一底部抗反射涂层和第二底部抗反射涂层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一器件为N型器件，所述第二器件为P型器件，所述第二区域功能层为P型功函数层；
刻蚀去除所述第一区域的第二区域功能层后，所述形成方法还包括：去除所述光刻胶层、剩余第二底部抗反射涂层和第一底部抗反射涂层；在所述第一区域的栅介质层上形成第一区域功能层，所述第一区域功能层为N型功函数层；在所述第一区域功能层和第二区域功能层上形成栅电极层，所述第一区域的栅介质层、第一区域功能层和栅电极层用于构成第一栅极结构，所述第二区域的栅介质层、第二区域功能层和栅电极层用于构成第二栅极结构。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括相邻的第一区域和第二区域，所述第一区域用于形成第一器件，所述第二区域用于形成第二器件，且所述第一器件和第二器件的掺杂类型不同；
第二区域功能层，位于所述基底上；
第一底部抗反射涂层，位于所述第二区域功能层上；
第二底部抗反射涂层，位于所述第一底部抗反射涂层上，所述第二底部抗反射涂层的致密度小于所述第一底部抗反射涂层的致密度；
光刻胶层，位于所述第二区域的第二底部抗反射涂层上。
13.如权利要求12所述的半导体结构，其特征在于，所述第一底部抗反射涂层和第二底部抗反射涂层的厚度之比为2:3至1:1。
14.如权利要求12所述的半导体结构，其特征在于，所述第一底部抗反射涂层和第二底部抗反射涂层的总厚度为至
15.如权利要求12所述的半导体结构，其特征在于，所述第一底部抗反射涂层的型号为AR201，所述第二底部抗反射涂层的型号为AR245。
16.如权利要求12所述的半导体结构，其特征在于，所述第一底部抗反射涂层的顶部低于所述鳍部顶部，且所述鳍部露出于所述第一底部抗反射涂层的厚度为至
17.如权利要求12所述的半导体结构，其特征在于，所述第一器件为N型器件，所述第二器件为P型器件；
或者，
所述第一器件为P型器件，所述第二器件为N型器件。
18.如权利要求12所述的半导体结构，其特征在于，所述第二区域功能层为P型功函数层或N型功函数层。
19.如权利要求12所述的半导体结构，其特征在于，所述基底包括衬底以及位于所述衬底上分立的鳍部；
所述第二区域功能层横跨所述鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面。
20.如权利要求19所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述衬底上的层间介质层，所述层间介质层内具有露出部分所述鳍部的栅极开口；源漏掺杂区，分别位于所述第一区域和第二区域栅极开口两侧的鳍部内；位于所述栅极开口底部和侧壁的栅介质层，所述栅介质层横跨所述鳍部且覆盖所述鳍部的部分顶部表面和侧壁表面；
所述第二区域功能层位于所述栅介质层上；
所述第一底部抗反射涂层和第二底部抗反射涂层填充于所述栅极开口内。
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