CN106206689A - 适用于存储单元的具备独立三栅结构的FinFET器件 - Google Patents
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Abstract
本发明公开了一种适用于存储单元的具备独立三栅结构的新型FinFET器件，该器件结构包括：衬底、氧化物层、鳍形结构、栅极金属层、栅极介质层及侧墙，栅极介质层包括：设置在鳍形结构左侧的左侧栅极介质层、设置在鳍形结构右侧的右侧栅极介质层、以及设置在鳍形结构顶部的顶部栅极介质层，顶部栅极介质层为U形，由于采用U型结构的栅极介质层，降低了顶部栅极金属层与底部栅极金属层之间的寄生电容，提高了顶部栅极金属层对沟道的控制能力。本发明提出的具备独立三栅结构的新型FinFET器件表现出的栅控特性，可实现SRAM存储单元所需的较高读取静态噪声容限和写入能力，并有效提高SRAM的读写稳定性，从而进一步提高静态存储电路的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种适用于存储单元的具备独立三栅结构的新型FinFET器件。
背景技术
随着半导体集成电路工艺的特征尺寸不断缩小至纳米量级，传统平面MOS器件的短沟道效应愈发明显，使其不再能满足产业的要求。FinFET取而代之，凭借其优秀的栅控能力，逐步成为了主流器件。然而，FinFET的三维结构使其宽度与Fin的高度相关连，导致基于FinFET的电路设计灵活性降低。
目前基于FinFET的电路应用前景最为广泛的是存储电路，在这其中，由FinFET组成的静态随机存取存储器(SRAM)，它的设计与优化一直都是研究的热点。
现有技术的SRAM，其基本结构由六个晶体管组成，包括两个上拉晶体管；两个下拉晶体管；两个传输晶体管。由于SRAM的读取稳定性与写入能力在设计需求上相互矛盾，已有的研究分别从电路、版图、器件等方面进行考量。在新颖的电路的设计上，以六管SRAM为基础，通过增加晶体管的数目来提高SRAM的读取稳定性，但这会使版图的面积随之增大。在新颖的版图的设计上，由于选取晶向的不同会对迁移率产生影响，通过合适选择上拉晶体管、下拉晶体管、传输晶体管的晶向，能够同时提高SRAM的读取稳定性与写入能力，但这会使版图的设计变得复杂。在新颖的器件结构设计上，出现了独立双栅FinFET器件。虽然这种器件会增加工艺的复杂性，但前侧栅极金属层与后侧栅极金属层的相互独立为SRAM的设计增添了灵活性，并由此诞生了多种优化的方法，可参考下述论文(Tawfik,S.A.,Liu,Z.,&Kursun,V.(2007).Independent-Gate and Tied-Gate FinFET SRAM Circuits:DesignGuidelines for Reduced Area and Enhanced Stability,(December),1–4.和Gupta,S.K.,Kulkarni,J.P.,&Roy,K.(2013).Tri-Mode Independent Gate FinFET-Based SRAMWith Pass-Gate Feedback:Technology–Circuit Co-Design for Enhanced CellStability,60(11),3696–3704.)。
本发明对独立双栅FinFET器件进行改进，提出了一种具备独立三栅结构的新型FinFET器件，其表现出的栅控特性，可实现SRAM存储单元所需的较高读取静态噪声容限和写入能力，并有效提高SRAM的读写稳定性，从而进一步提高静态存储电路的性能。
发明内容
本发明提出了一种适用于存储单元的具备独立三栅结构的新型FinFET器件，包括如下结构：衬底；氧化物层，其位于所述衬底的表面，中央具有空置的条状区域；鳍形结构，其透过所述空置的条状区域与所述衬底连接，形成中央的沟道区及两端的源区和漏区；栅极介质层，其垂直设置在所述鳍形结构的沟道区上且包围所述沟道区；所述栅极介质层包括：设置在所述鳍形结构左侧的左侧栅极介质层、设置在所述鳍形结构右侧的右侧栅极介质层、以及设置所述鳍形结构顶部的顶部栅极介质层，所述顶部栅极介质层为U形；栅极金属层，其包括：左侧栅极金属层，其位于所述顶部栅极介质层、所述左侧栅极介质层及所述氧化物层之间；右侧栅极金属层，其位于所述顶部栅极介质层、所述右侧栅极介质层及所述氧化物层之间；顶部栅极金属层，其位于所述顶部栅极介质层的上方；及侧墙，其设置在所述栅极介质层与所述栅极金属层的两侧。本发明中，U形的顶部栅极介质层结构将顶部栅极金属层与底部的左侧、右侧栅极金属层相互隔离，形成三个可以独立控制的栅极金属层。U形顶部栅极介质层的较薄区域位于鳍形结构上方，用于改善顶部栅极金属层对于沟道的控制能力；两侧较厚的顶部栅极介质层分别位于底部左侧栅极金属层与底部右侧栅极金属层上方，用于降低顶部栅极金属层与底部栅极金属层之间的寄生电容对器件性能的影响。
本发明所述适用于存储单元的具备独立三栅结构的新型FinFET器件中，所述衬底为体硅或SOI。
本发明所述适用于存储单元的具备独立三栅结构的新型FinFET器件中，所述栅极介质层为氮化硅或二氧化铪。
本发明所述适用于存储单元的具备独立三栅结构的新型FinFET器件中，所述栅极金属层为金属或多晶硅材料。
本发明还提出了一种制作所述具备独立三栅结构的新型FinFET器件的方法，包括如下步骤：
步骤一：在所述衬底表面形成氧化物层、并在所述氧化物层中央的空置条状区域内设置鳍形结构；在所述鳍形结构中央的沟道区上垂直地设置栅极介质层，所述栅极介质层包围所述沟道区的左侧、右侧及顶部；在所述栅极介质层的外部设置栅极金属层；
步骤二：磨平所述栅极金属层和所述栅极介质层的顶部，直至露出所述鳍形结构的上表面，形成位于所述鳍形结构左侧的左侧栅极介质层、位于所述左侧栅极介质层外侧的左侧栅极金属层、位于所述鳍形结构右侧的右侧栅极介质层和位于所述右侧栅极介质层外侧的右侧栅极金属层；在所述栅极金属层、所述栅极介质层和所述鳍形结构顶部沉积顶部栅极介质层，并以光刻、刻蚀形成凹陷制成U形；
步骤三：在所述顶部栅极介质层上沉积金属层形成顶部栅极金属层；
步骤四：在所述栅极金属层与所述栅极介质层两侧沉积具有高介电常数的侧墙；
步骤五：在所述鳍形结构的两端形成源区和漏区。
本发明还提出了一种利用所述具备独立三栅结构的新型FinFET器件构成的静态随机存取存储器，包括：
采用所述具备独立三栅结构的新型FinFET器件构成的第一反相器和第二反相器；所述第一反相器的输出端形成第一存储节点，所述第二反相器的输出端形成第二存储节点，所述第一反相器与所述第二反相器交叉耦合；
采用上述具备独立三栅结构的新型FinFET器件构成第一传输晶体管和第二传输晶体管；
所述第一传输晶体管的顶部栅极金属层与所述第一存储节点连接，左侧栅极金属层与字线W连接，右侧栅极金属层与字线RW连接，源极与第一位线连接，漏极与第一存储节点连接；
所述第二传输晶体管的顶部栅极金属层与所述第二存储节点连接，左侧栅极金属层与字线W连接，右侧栅极金属层与字线RW连接，源极与第二位线连接，漏极与第二存储节点连接。
本发明提出的所述静态随机存取存储器中，所述第一反相器由所述第一上拉晶体管及所述第一下拉晶体管组成；所述第一上拉晶体管与所述第一下拉晶体管采用上述具备独立三栅结构的新型FinFET器件，所述第一上拉晶体管与所述第一下拉晶体管的漏极相连形成所述第一存储节点；其中，
所述第一上拉晶体管的左侧栅极金属层与右侧栅极金属层、顶部栅极金属层连接，形成统一控制的栅极金属层，所述栅极金属层与第一读写节点连接；
所述第一下拉晶体管的左侧栅极金属层与右侧栅极金属层、顶部栅极金属层连接，形成统一控制的栅极金属层，所述栅极金属层与第一读写节点连接。
本发明提出的所述静态随机存取存储器中，所述第二反相器由所述第二上拉晶体管及所述第二下拉晶体管组成；所述第二上拉晶体管与所述第二下拉晶体管采用上述具备独立三栅结构的新型FinFET器件，所述第二上拉晶体管与所述第二下拉晶体管的漏极相连形成所述第二存储节点；其中，
所述第二上拉晶体管的左侧栅极金属层与右侧栅极金属层、顶部栅极金属层连接，形成统一控制的栅极金属层，所述栅极金属层与第二读写节点连接；
所述第二下拉晶体管的左侧栅极金属层与右侧栅极金属层、顶部栅极金属层连接，形成统一控制的栅极金属层，所述栅极金属层与第二读写节点连接。
本发明还提出了一种所述静态随机存取存储器的数据写入方法，包括如下步骤：
步骤一：静态随机存取存储器需要写入数据“0”或“1”时，第一位线BL置为低电平或高电平，第二位线BLB置为高电平或低电平，第一传输晶体管和第二传输晶体管的源漏两侧都存在电势差；
步骤二：电流自第一上拉晶体管或第二上拉晶体管的源极流向所述第一传输晶体管或第二传输晶体管及第一位线BL或第二位线BLB；
步骤三：第一存储节点变为低电平或高电平，第二存储节点变为高电平或低电平。
本发明还提出了一种所述静态随机存取存储器的数据读取方法，包括如下步骤：
步骤一：第一位线BL和第二位线BLB置为高电平；当第一存储节点为低电平或高电平，第二存储节点为高电平或低电平时，第二传输晶体管或第一传输晶体管的源漏极两侧没有电势差；
步骤二：电流自所述第一位线BL或所述第二位线BLB从所述第一传输晶体管或所述第二传输晶体管的源极流向所述第一传输晶体管或所述第二传输晶体管，和第一下拉晶体管或第二下拉晶体管；
步骤三：所述第一位线BL或所述第二位线BLB变为低电平，所述第二位线BLB或所述第一位线BL保持高电平。
本发明的有益效果在于：本发明提出的具备独立三栅结构的新型FinFET器件，采用U形的顶部栅极介质层结构使得顶部栅极金属层、底部左侧栅极金属层、底部右侧栅极金属层实现相互独立控制。U形的顶部栅极介质层能够降低顶部栅极金属层与底部栅极金属层之间的寄生电容并且提高顶部栅极金属层对沟道的控制能力。由具备独立三栅结构的新型FinFET器件组成的SRAM存储单元，可以在不显著增加版图面积与复杂度的基础上，有效提升SRAM存储单元的读取稳定性与写入能力。
附图说明
图1为鳍形结构的形貌图与其平面工艺图。
图2为连续栅极金属层FinFET器件的形貌图与其平面工艺图。
图3为独立双栅FinFET器件的形貌图与其平面工艺图。
图4为本发明具备独立三栅结构的新型FinFET器件的栅极形貌图与其平面工艺图。
图5为本发明具备独立三栅结构的新型FinFET器件的侧墙形貌图。
图6为本发明具备独立三栅结构的新型FinFET器件的完整形貌图。
图7为现有技术6T SRAM存储单元的连接图。
图8为本发明具备独立三栅结构的新型FinFET器件组成的SRAM存储单元的连接图。
具体实施方式
结合以下具体实施例和附图，对本发明作进一步的详细说明。实施本发明的过程、条件、实验方法等，除以下专门提及的内容之外，均为本领域的普遍知识和公知常识，本发明没有特别限制内容。
参阅图1-图6，本发明适用于存储单元的具备独立三栅结构的新型FinFET器件包括如下结构：
衬底1；
氧化物层2，其位于所述衬底1的表面，中央具有空置的条状区域；
鳍形结构3，其透过所述空置的条状区域与所述衬底1连接，形成中央的沟道区及两端的源区3a和漏区3b；
栅极介质层5，其垂直设置在所述鳍形结构3的沟道区上且包围所述沟道区；所述栅极介质层5包括：设置在所述鳍形结构3左侧的左侧栅极介质层5a、设置在所述鳍形结构3右侧的右侧栅极介质层5b、以及设置在所述鳍形结构3顶部的顶部栅极介质层5c，所述顶部栅极介质层5c为U形；
栅极金属层4，其包括：
左侧栅极金属层4a，其位于所述顶部栅极介质层5c、所述左侧栅极介质层5a及所述氧化物层2之间；
右侧栅极金属层4b，其位于所述顶部栅极介质层5c、所述右侧栅极介质层5b及所述氧化物层2之间；
顶部栅极金属层4c，其位于所述顶部栅极介质层5c的上方；及
侧墙10，其设置在所述栅极介质层5与所述栅极金属层4的两侧。
其中，U形的顶部栅极介质层5c将顶部栅极金属层与底部的左侧栅极金属层、右侧栅极金属层相互隔离，形成三个可以独立控制的栅极金属层。U形的顶部栅极介质层5c的较薄区域位于鳍形结构上方，用于改善顶部栅极金属层对于沟道的控制能力；两侧较厚的顶部栅极介质层分别位于底部左侧栅极金属层与底部右侧栅极金属层上方，用于降低顶部栅极金属层与底部栅极金属层之间的寄生电容对器件性能的影响。
关于本发明具备独立三栅结构的新型FinFET器件的详细工艺制造步骤请参阅图1-图4，具体步骤如下：
步骤一：如图1所示，形成鳍形结构3。半导体衬底1的材质可以是体硅或是绝缘体上硅SOI，也可以是其它的半导体材料，例如III-V族化合物半导体GaAS。在本发明中选择的衬底1材质为体硅，与现有的CMOS制造工艺兼容以降低成本。①如图1(b)所示，在硅衬底1上沉积氧化物层2。氧化物层2通常选用介电常数小于或等于二氧化硅(k＝3.9)的材料以降低寄生电容。②如图1(c)所示，对氧化物层2进行光刻、刻蚀。③如图1(d)所示，沉积掩模，对掩模进行光刻、刻蚀，保留氧化物层上方掩模的部分。④如图1(e)所示，对硅衬底1进行选择性外延，生成的鳍形结构3与衬底1选用相同的材料，鳍形结构3垂直穿过氧化物层2与衬底1相连，其中心区域用于形成沟道区，而其两端用于形成源区3a和漏区3b。⑤如图1(f)所示，刻蚀掩模。以上所述以及后续所述的沉积可以是PVD也可以是CVD，例如蒸发、溅射、LPCVD、PECVD、MBE等等，依照具体材质和器件结构特性合理选择。
步骤二：如图2所示，形成栅极介质层5与栅极金属层4。①如图2(a)所示，沉积栅极介质层5，其材质可以是氮化硅或二氧化铪等高介电常数的材料。②如图2(b)所示，对栅极介质层5进行光刻、刻蚀，保留鳍形结构3的中心区域也即沟道区周围的超薄栅极介质层。③如图2(c)所示，在栅极介质层5与氧化物层2上沉积形成栅极金属层4，垂直于鳍形结构3，其材质可以是金属或是多晶硅。
步骤三：如图3所示，形成独立双栅的结构。如图3(a)所示，通过化学机械抛光(CMP，chemical mechanical polish)的方式去除鳍形结构3的中心区域也即沟道区上方的栅极介质层5与栅极金属层4，保留沟道区左右两侧的左侧栅极介质层5a、右侧栅极介质层5b、左侧栅极金属层4a和右侧栅极金属层4b。图3中两个栅极金属层4a、4b相互独立。
步骤四：如图4所示，形成顶部栅极介质层与顶部栅极金属层。①如图4(a)所示，在整个结构上沉积具有一定厚度的栅极介质层5c，其材质与底部栅极介质层5a、5b相同。进行光刻、刻蚀，只保留栅极金属层4a、4b、栅极介质层5a、5b以及鳍形结构3的沟道区上方的栅极介质层5c。②如图4(b)所示，对顶部栅极介质层5c进行光刻、刻蚀，使其呈现U形。③如图4(c)所示，在整个结构上沉积顶部栅极金属层4c，其材质与底部栅极金属层4a、4b相同。进行光刻、刻蚀，只保留顶部栅极介质层5c上方的顶部栅极金属层4c。通过化学机械抛光使得顶部栅极金属层4c的上表面保持平整。图4中三个栅极金属层4a、4b、4c相互独立。
步骤五：如图5所示，形成栅极金属层两侧的侧墙10。为了抑制热载流子效应(HCE,hot carrier effect)对栅极金属层的影响，在栅极金属层4两侧、鳍形结构3上沉积侧墙(spacer)10，其材质是氮化硅等高介电常数的材料。为了降低器件的寄生电容进而降低电路的延迟，可使用双层侧墙的结构。
步骤六：如图6所示，在鳍形结构3两端形成源区3a和漏区3b。①在整个结构上沉积较薄的金属层，其材质可以是钴(Co)、镍(Ni)或是镍铂合金。②实行自对准硅化工艺(Salicide)，鳍形结构3两端的本征硅与金属层发生反应形成金属硅化物，刻蚀其余部分未反应的金属层，便可以在侧墙10外得到由金属硅化物构成的源区3a和漏区3b。③对源区3a和漏区3b进行掺杂，对N型器件掺杂P、As、Te等原子；对P型器件掺杂B、Al、Ga、In等原子。
本发明提出的具备独立三栅结构的新型FinFET器件组成的SRAM存储单元，通过对三个栅极金属层进行独立控制，可实现SRAM存储单元所需的较高读取静态噪声容限和写入能力，并有效提高SRAM的读写稳定性。
图7给出了传统6T SRAM存储单元的连接图。SRAM存储单元存储信息“0”时，表现为在第一存储节点6为低电平，第二存储节点9为高电平；SRAM存储单元存储信息“1”时，表现为在第一存储节点6为高电平，第二存储节点9为低电平。
传统的SRAM存储单元进行读取操作时字线WL为高电平，使得第一传输晶体管与第二传输晶体管都处于开启状态。第一位线BL、第二位线BLB都预充为高电平，从而使第一传输晶体管和第二传输晶体管的源极均为高电平。当SRAM单元存储的信息为“0”时，第一存储节点6为低电平，第二存储节点9为高电平，因此第一传输晶体管PG1的漏极为低电平，由于PG1的源极和漏极之间存在电势差，会有电流流过PG1；第二传输晶体管PG2的漏极为高电平，由于PG2的源极和漏极之间不存在电势差，故第二存储节点9的电平不会变化。因为第二存储节点9与第一读写节点7相连，因此第一读写节点7同样为高电平，使得第一下拉晶体管PD1开启，电流可以从第一位线BL、第一传输晶体管PG1、第一下拉晶体管PD1流过，使得第一位线BL的电平下降，当第一位线BL与第二位线BLB之间电压差超过一定的阈值，即可读取得到6TSRAM单元存储的信息为“0”。但在实际情况中，当第一传输晶体管PG1的导电能力强于第一下拉晶体管PD1时，电荷容易在第一存储节点6上发生积累，当电荷积累过多时，原先低电平的第一存储节点6转变为高电平，而与第一存储节点6相连的第二读写节点8同样转变为高电平，继而使得第二下拉晶体管PD2开启，第二存储节点9由高电平转变至低电平，从而使SRAM单元存储的信息由“0”转变为“1”，此时SRAM存储单元失去了读取的稳定性。
传统的SRAM存储单元进行写入操作时，假定原先存储的信息为“0”，即第一存储节点6为低电平，第二存储节点9为高电平，需要将“1”写入SRAM存储单元，此时第一位线BL置为高电平，第二位线BLB置为低电平。①由于第二存储节点9为高电平并且与第一读写节点7相连，第一下拉晶体管PD1开启。由于读取稳定性的要求，第一传输晶体管PG1的导电能力弱于第一下拉晶体管PD1，来自第一位线BL的电流通过第一传输晶体管PG1后很快从第一下拉晶体管PD1流失，所以第一存储节点6很难存储足够的电荷到高电平，这时便要依靠第一读写节点7为低电平使得第一存储节点6变为高电平。②第二传输晶体管PG2的开启使得电流从原本高电平的第二存储节点9流向低电平的第二位线BLB。由于读取稳定性的要求，第二传输晶体管的导电能力较差，为了使第二存储节点9的高电平顺利变为低电平，需要将第二上拉晶体管PU2的导电能力设计为远小于第二传输晶体管PG2的导电能力，使得第二存储节点9无法积累电荷，不能维持高电平。当第二存储节点9变为低电平后，与其相连的第一读写节点7变为低电平，进而使得第一存储节点6变为高电平。此时，SRAM存储单元才顺利写入“1”。
根据上述分析可以得出，SRAM存储单元的良好读取稳定性需要传输晶体管的导电能力弱于下拉晶体管的导电能力；良好的写入能力需要传输晶体管的导电能力强于上拉晶体管的导电能力。
为了同时提高SRAM存储单元的读取稳定性与写入能力，本发明提出了一种新的SRAM存储单元的连接方式。图8给出了具备独立三栅结构的新型FinFET器件组成的SRAM存储单元的连接图。该SRAM存储单元的传输晶体管PG1、PG2、第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2均采用具备独立三栅结构的新型FinFET器件。传输晶体管PG1、PG2的顶部栅极金属层与存储节点相连；底部左侧栅极金属层与字线W相连；底部右侧栅极金属层与字线RW相连。第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2的顶部栅极金属层与底部左侧、右侧栅极金属层相连，其功能等同于连续栅极FinFET器件。
传输晶体管顶部的栅极金属层与存储节点相连，能够提供反馈，同时提高读取稳定性与写入能力。①SRAM存储单元进行读取操作时，第一位线BL和第二位线BLB都置为高电平。当第一存储节点6为低电平，第二存储节点9为高电平时，第二传输晶体管PG2的源漏两侧没有电势差，故没有电流流过。第一传输晶体管PG1的一侧是高电平的第一位线BL，另一侧是低电平的第一存储节点6，故电流自第一位线BL，流向第一传输晶体管PG1和第一下拉晶体管PD1。由于第一传输晶体管PG1的顶部栅极金属层与第一存储节点6相连，低电平的第一存储节点6能够降低第一传输晶体管PG1的导电能力，进而提升SRAM存储单元的读取稳定性。当第一存储节点6为高电平，第二存储节点9为低电平时同理。②SRAM存储单元进行写入操作，当SRAM单元原先存储的数据是“1”时，即第一存储节点6为高电平，第二存储节点9为低电平，需要写入“0”，即第一位线BL置为低电平，第二位线BLB置为高电平。如前文所述，由于第二传输晶体管PG2的导电能力弱于第二下拉晶体管PD2的导电能力，第二存储节点9无法积累足够的电荷达到高电平，需要第二读写节点8变为低电平，也即第一存储节点6转变为低电平。由于原先第一存储节点6为高电平，顶部栅极金属层与第一存储节点6相连使得第一传输晶体管PG1的导电能力增强，电流能更快从第一存储节点6流向低电平的第一位线BL，使得第一存储节点6更快降为低电平，与第一存储节点6相连的第二读写节点8同样转变为低电平，使得第二存储节点9转变为高电平，完成写入“0”的操作。由此可见，反馈的引入使得第一传输晶体管的导电能力增强，进而提升SRAM存储单元的写入能力。当SRAM单元原先存储的数据是“0”，需要写入“1”时同理。
传输晶体管的底部左侧栅极金属层与字线W相连，底部右侧栅极金属层与字线RW相连，当SRAM存储单元进行读取操作时，字线RW为高电平，字线W为低电平；当SRAM存储单元进行写入操作时，字线RW为高电平，字线W同样为高电平。由于具备独立三栅结构的新型FinFET器件组成的SRAM存储单元采用了两条位线的设计，其版图面积相比传统6T SRAM存储单元会略有增加，但读取稳定性能有大幅的提升，这是由于SRAM存储单元进行读取操作时字线W处于低电平，使得传输晶体管的导电能力大幅降低。而当SRAM存储单元进行写入操作时，字线W和RW同时为高电平，提升了传输晶体管的导电能力，使得采用两条字线的SRAM存储单元在写入能力上与传统连接方式的SRAM存储单元相仿。由此可见，采用两条字线的SRAM存储单元在不降低写入能力的同时能够明显提升读取的稳定性。
综上所述，采用顶部栅极金属层与存储节点相连形成反馈、底部左侧栅极金属层、右侧栅极金属层分别与两条字线W、RW相连的方式，可以在不显著增加版图面积与复杂度的基础上，大幅提高具备独立三栅结构的新型FinFET器件组成的SRAM存储单元的读取稳定性与写入能力。
本发明的保护内容不局限于以上实施例。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。
Claims (10)
1.一种适用于存储单元的具备独立三栅结构的FinFET器件，其特征在于，包括如下结构：
衬底(1)；
氧化物层(2)，其位于所述衬底(1)的表面，中央具有空置的条状区域；
鳍形结构(3)，其透过所述空置的条状区域与所述衬底(1)连接，形成中央的沟道区及两端的源区(3a)和漏区(3b)；
栅极介质层(5)，其垂直设置在所述鳍形结构(3)的沟道区上且包围所述沟道区；所述栅极介质层(5)包括：设置在所述鳍形结构(3)左侧的左侧栅极介质层(5a)、设置在所述鳍形结构(3)右侧的右侧栅极介质层(5b)、以及设置在所述鳍形结构(3)顶部的顶部栅极介质层(5c)，所述顶部栅极介质层(5c)为U形；
栅极金属层(4)，其包括：
左侧栅极金属层(4a)，其位于所述顶部栅极介质层(5c)、所述左侧栅极介质层(5a)及所述氧化物层(2)之间；
右侧栅极金属层(4b)，其位于所述顶部栅极介质层(5c)、所述右侧栅极介质层(5b)及所述氧化物层(2)之间；
顶部栅极金属层(4c)，其位于所述顶部栅极介质层(5c)的上方；及
侧墙(10)，其设置在所述栅极介质层(5)与所述栅极金属层(4)的两侧。
2.如权利要求1所述的适用于存储单元的具备独立三栅结构的FinFET器件，其特征在于，所述衬底(1)为体硅或SOI。
3.如权利要求1所述的适用于存储单元的具备独立三栅结构的FinFET器件，其特征在于，所述栅极介质层(5)为氮化硅或二氧化铪。
4.如权利要求1所述的适用于存储单元的具备独立三栅结构的FinFET器件，其特征在于，所述栅极金属层(4)为金属或多晶硅材料。
5.一种制作如权利要求1-4之任一项权利要求所述的具备独立三栅结构的FinFET器件的方法，其特征在于，包括如下步骤：
步骤一：在所述衬底(1)表面形成氧化物层(2)；在所述氧化物层(2)中央的空置条状区域内设置鳍形结构(3)；在所述鳍形结构(3)中央的沟道区上垂直地设置栅极介质层(5)，所述栅极介质层(5)包围所述沟道区的左侧、右侧及顶部；在所述栅极介质层(5)的外部设置栅极金属层(4)；
步骤二：磨平所述栅极金属层(4)和所述栅极介质层(5)的顶部，直至露出所述鳍形结构(3)的上表面，形成位于所述鳍形结构(3)左侧的左侧栅极介质层(5a)、位于所述左侧栅极介质层(5a)外侧的左侧栅极金属层(4a)、位于所述鳍形结构(3)右侧的右侧栅极介质层(5b)和位于所述右侧栅极介质层(5b)外侧的右侧栅极金属层(4b)；在所述栅极金属层(4)、所述栅极介质层(5)和所述鳍形结构(3)顶部沉积顶部栅极介质层(5c)，并以光刻、刻蚀形成凹陷制成U形；
步骤三：在所述顶部栅极介质层(5c)上沉积金属层形成顶部栅极金属层(4c)；
步骤四：在所述栅极金属层(4)与所述栅极介质层(5)两侧沉积具有高介电常数的侧墙(10)；
步骤五：在所述鳍形结构(3)的两端形成源区(3a)和漏区(3b)。
6.一种利用如权利要求1-4之任一项所述的具备独立三栅结构的FinFET器件构成的静态随机存取存储器，其特征在于，包括：
采用所述具备独立三栅结构的FinFET器件构成的第一反相器和第二反相器；所述第一反相器的输出端形成第一存储节点(6)，所述第二反相器的输出端形成第二存储节点(9)，所述第一反相器与所述第二反相器交叉耦合；
采用上述具备独立三栅结构的FinFET器件构成第一传输晶体管和第二传输晶体管；
所述第一传输晶体管的顶部栅极金属层与所述第一存储节点(6)连接，左侧栅极金属层与字线W连接，右侧栅极金属层与字线RW连接，源极与第一位线(BL)连接，漏极与第一存储节点(6)连接；
所述第二传输晶体管的顶部栅极金属层与所述第二存储节点(9)连接，左侧栅极金属层与字线W连接，右侧栅极金属层与字线RW连接，源极与第二位线(BLB)连接，漏极与第二存储节点(9)连接。
7.如权利要求6所述的静态随机存取存储器，其特征在于，所述第一反相器由所述第一上拉晶体管及所述第一下拉晶体管(PD1)组成；所述第一上拉晶体管与所述第一下拉晶体管(PD1)采用上述具备独立三栅结构的FinFET器件，所述第一上拉晶体管与所述第一下拉晶体管(PD1)的漏极相连形成所述第一存储节点(6)；其中，
所述第一上拉晶体管的左侧栅极金属层与右侧栅极金属层、顶部栅极金属层连接，形成统一控制的栅极金属层，所述栅极金属层与第一读写节点(7)连接；
所述第一下拉晶体管(PD1)的左侧栅极金属层与右侧栅极金属层、顶部栅极金属层连接，形成统一控制的栅极金属层，所述栅极金属层与第一读写节点(7)连接。
8.如权利要求7所述的静态随机存取存储器，其特征在于，所述第二反相器由所述第二上拉晶体管及所述第二下拉晶体管(PD2)组成；所述第二上拉晶体管与所述第二下拉晶体管(PD2)采用上述具备独立三栅结构的FinFET器件，所述第二上拉晶体管与所述第二下拉晶体管(PD2)的漏极相连形成所述第二存储节点(9)；其中，
所述第二上拉晶体管的左侧栅极金属层与右侧栅极金属层、顶部栅极金属层连接，形成统一控制的栅极金属层，所述栅极金属层与第二读写节点(8)连接；
所述第二下拉晶体管(PD2)的左侧栅极金属层与右侧栅极金属层、顶部栅极金属层连接，形成统一控制的栅极金属层，所述栅极金属层与第二读写节点(8)连接。
9.如权利要求8所述的静态随机存取存储器的数据写入方法，其特征在于，包括如下步骤：步骤一：静态随机存取存储器需要写入数据“0”或“1”时，位线BL置为低电平或高电平，位线BLB置为高电平或低电平，第一传输晶体管(PG1)和第二传输晶体管(PG2)的源漏两侧都存在电势差；
步骤二：电流自第一上拉晶体管(PU1)或第二上拉晶体管(PU2)的源极流向所述第一传输晶体管(PG1)或第二传输晶体管(PG2)及第一位线(BL)或第二位线(BLB)；
步骤三：第一存储节点变为低电平或高电平，第二存储节点变为高电平或低电平。
10.如权利要求8所述的静态随机存取存储器的数据读取方法，其特征在于，包括如下步骤：步骤一：第一位线(BL)和第二位线(BLB)置为高电平；当第一存储节点为低电平或高电平，第二存储节点为高电平或低电平时，第二传输晶体管(PG2)或第一传输晶体管(PG1)的源漏极两侧没有电势差；
步骤二：电流自所述第一位线(BL)或所述第二位线(BLB)从所述第一传输晶体管(PG1)或所述第二传输晶体管(PG2)的源极流向所述第一传输晶体管(PG1)或所述第二传输晶体管(PG2)，和第一下拉晶体管(PD1)或第二下拉晶体管(PD2)；
步骤三：所述第一位线(BL)或所述第二位线(BLB)变为低电平，所述第二位线(BLB)或所述第一位线(BL)保持高电平。
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Legal Events
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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| CP02 | Change in the address of a patent holder | ||
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