CN110544717A - 一种三独立栅FinFET器件 - Google Patents

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Abstract

本发明公开勒一种三独立栅FinFET器件，包括衬底、绝缘层、源极、沟道、漏极、背栅电极、前栅电极、顶栅电极、第一栅氧化层、第二栅氧化层和第三栅氧化层，衬底和绝缘层均为长方体结构，源极、沟道和漏极按照从右到左的顺序依次设置在绝缘层上表面，源极、沟道和漏极分别采用T型结构实现；优点是可以代替原本复杂的“与或非”门结构，采用该三独立栅FinFET器件实现具有三输入多数功能的逻辑电路时，只需要采用一个N型三独立栅FinFET器件和P型三独立栅FinFET器件，由此可以使具有三输入多数功能的逻辑电路采用的晶体管数量较少，结构简单，硬件消耗面积减少，功耗较低，延迟较小。

Description

一种三独立栅FinFET器件
技术领域
本发明涉及一种FinFET器件，尤其是涉及一种三独立栅FinFET器件。
背景技术
FinFET器件(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新型互补式金氧半导体晶体管。FinFET器件的沟道采用零掺杂或是低掺杂，其沟道被栅三面包围，这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，从而抑制了FinFET器件的漏电流。由于FinFET器件可以用前栅和背栅来控制电路的接通和断开，因此当前FinFET器件可以分为同栅FinFET器件和分栅FinFET器件。
在数字电路设计领域中，具有三输入多数功能的逻辑电路作为一种基本逻辑电路，应用在很多数字电路系统中。具有三输入多数功能的逻辑电路的实现原理为：当该电路的三个输入中有两个或者两个以上为高电平时，该电路导通，否则，该电路关断。
现有的具有三输入多数功能的逻辑电路的核心器件主要通过“与或非”等门电路结合FinFET器件来实现。但是不管是采用现有的分栅FinFET器件还是采用现有的同栅FinFET器件，其数量都需要至少两对(一对FinFET器件包括一个N型FinFET器件和一个p型FinFET器件)。由此导致具有三输入多数功能的逻辑电路采用晶体管数量较多，结构复杂，硬件消耗面积大，功耗高，延迟大。
发明内容
本发明所要解决的技术问题是提供一种三独立栅FinFET器件，采用该三独立栅FinFET器件实现具有三输入多数功能的逻辑电路时，只需要采用一个N型三独立栅FinFET器件和P型三独立栅FinFET器件，由此可以使具有三输入多数功能的逻辑电路采用的晶体管数量较少，结构简单，硬件消耗面积减少，功耗较低，延迟较小。
本发明解决上述技术问题所采用的技术方案为：一种三独立栅FinFET器件，其特征在于包括衬底、绝缘层、源极、沟道、漏极、背栅电极、前栅电极、顶栅电极、第一栅氧化层、第二栅氧化层和第三栅氧化层；所述的衬底和所述的绝缘层均为长方体结构，所述的绝缘层设置在所述的衬底上表面，所述的衬底的前端面和所述的绝缘层的前端面位于同一平面，所述的衬底的后端面和所述的绝缘层的后端面位于同一平面，所述的衬底的左端面和所述的绝缘层的左端面位于同一平面，所述的衬底的右端面和所述的绝缘层的右端面位于同一平面；所述的源极、所述的沟道和所述的漏极按照从右到左的顺序依次设置在所述的绝缘层上表面；所述的源极采用T型结构实现，所述的源极包括沿水平方向设置的第一矩形块和沿竖直方向设置的第二矩形块，所述的第一矩形块的下端面与所述的第二矩形块的上端面贴合连接，所述的第二矩形块的下端面与所述的绝缘层的上端面贴合连接，所述的第一矩形块的右端面、所述的第二矩形块的右端面和所述的绝缘层的右端面位于同一平面，所述的第一矩形块的左端面和所述的第二矩形块的左端面位于同一平面，所述的第一矩形块的前端面与所述的绝缘层的前端面位于同一平面，所述的第一矩形块的后端面与所述的绝缘层的后端面位于同一平面，所述的第一矩形块沿前后方向的长度大于所述的第二矩形块沿前后方向的长度，所述的第二矩形块的前端面所在平面与所述的第一矩形块的前端面所在平面之间的距离等于所述的第二矩形块的后端面所在平面与所述的第一矩形块的后端面所在平面之间的距离。所述的沟道采用T型结构实现，所述的沟道包括沿水平方向设置的第三矩形块和沿竖直方向设置的第四矩形块，所述的第三矩形块的下端面与所述的第四矩形块的上端面贴合连接，所述的第四矩形块的下端面与所述的绝缘层的上端面贴合连接，所述的第三矩形块的右端面与所述的第一矩形块的左端面贴合连接，所述的第四矩形块的右端面和所述的第二矩形块的左端面贴合连接，所述的第三矩形块的前端面与所述的第一矩形块的前端面位于同一平面，所述的第三矩形块的后端面与所述的第一矩形块的后端面位于同一平面，所述的第四矩形块的前端面与所述的第二矩形块的前端面位于同一平面，所述的第四矩形块的后端面与所述的第二矩形块的后端面位于同一平面，所述的第三矩形块的上端面与所述的第一矩形块的上端面位于同一平面，所述的第三矩形块的下端面与所述的第一矩形块的下端面位于同一平面；所述的漏极采用T型结构实现，所述的漏极包括沿水平方向设置的第五矩形块和沿竖直方向设置的第六矩形块，所述的第五矩形块的下端面与所述的第六矩形块的上端面贴合连接，所述的第六矩形块的下端面与所述的绝缘层的上端面贴合连接，所述的第五矩形块的右端面与所述的第三矩形块的左端面贴合连接，所述的第六矩形块的右端面和所述的第四矩形块的左端面贴合连接，所述的第五矩形块的前端面与所述的第三矩形块的前端面位于同一平面，所述的第五矩形块的后端面与所述的第三矩形块的后端面位于同一平面，所述的第六矩形块的前端面与所述的第四矩形块的前端面位于同一平面，所述的第六矩形块的后端面与所述的第四矩形块的后端面位于同一平面，所述的第五矩形块的上端面与所述的第三矩形块的上端面位于同一平面，所述的第五矩形块的下端面与所述的第三矩形块的下端面位于同一平面，所述的第五矩形块的左端面、所述的第六矩形块的左端面与所述的绝缘层的左端面位于同一平面；所述的第一栅氧化层包括第七矩形块和第八矩形块，所述的第七矩形块和所述的第八矩形块位于所述的第四矩形块的后侧，所述的第七矩形块的上端面与所述的第三矩形块的下端面贴合连接，所述的第七矩形块的前端面与所述的第四矩形块的后端面贴合连接，所述的第七矩形块的后端面与所述的第三矩形块的后端面位于同一平面，所述的第七矩形块沿左右方向的长度小于所述的第三矩形块沿左右方向的长度，所述的第七矩形块的左端面所在平面和所述的第三矩形块的左端面所在平面之间的距离等于所述的第七矩形块的右端面所在平面和所述的第三矩形块的右端面所在平面之间的距离，所述的第八矩形块的前端面与所述的第七矩形块的前端面位于同一平面，所述的第八矩形块的前端面与所述的第四矩形块的后端面贴合连接，所述的第八矩形块的上端面与所述的第七矩形块的下端面贴合连接，所述的第八矩形块的下端面与所述的绝缘层的上端面贴合连接，所述的第八矩形块的左端面与所述的第七矩形块的左端面位于同一平面，所述的第八矩形块的右端面与所述的第七矩形块的右端面位于同一平面，所述的第八矩形块沿前后方向的长度小于所述的第七矩形块沿前后方向的长度；所述的背栅电极为矩形块，所述的背栅电极的上端面与所述的第七矩形块的下端面贴合连接，所述的背栅电极的前端面与所述的第八矩形块的后端面贴合连接，所述的背栅电极的下端面与所述的绝缘层的上端面贴合连接，所述的背栅电极的左端面与所述的第七矩形块的左端面位于同一平面，所述的背栅电极的右端面与所述的第七矩形块的右端面位于同一平面，所述的背栅电极的后端面与所述的第七矩形块的后端面位于同一平面；所述的第二栅氧化层的结构与所述的第一栅氧化层的结构相对于所述的第三矩形块沿左右方向的中心平面对称，所述的前栅电极的结构与所述的背栅电极的结构相对于所述的第三矩形块沿左右方向的中心平面对称；所述的第三栅氧化层为矩形块，所述的第三栅氧化层的下端面与所述的第三矩形块的上端面贴合连接，所述的第三栅氧化层的前端面与所述的第三矩形块的前端面位于同一平面，所述的第三栅氧化层的后端面与所述的第三矩形块的后端面位于同一平面，所述的第三栅氧化层的左端面与所述的第七矩形块的左端面位于同一平面，所述的第三栅氧化层的右端面与所述的第七矩形块的右端面位于同一平面；所述的顶栅电极为矩形块，所述的顶栅电极的下端面与所述的第三栅氧化层的上端面贴合连接，所述的顶栅电极的前端面与所述的第三栅氧化层的前端面位于同一平面，所述的顶栅电极的后端面与所述的第三栅氧化层的后端面位于同一平面，所述的顶栅电极的左端面与所述的第三栅氧化层的左端面位于同一平面，所述的顶栅电极的右端面与所述的第三栅氧化层的右端面位于同一平面。
所述的第一矩形块沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；所述的第二矩形块沿左右方向的长度为20nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；所述的第三矩形块沿左右方向的长度为28nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；所述的第四矩形块沿左右方向的长度为28nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；所述的第五矩形块沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；所述的第六矩形块沿左右方向的长度为20nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；所述的第七矩形块沿左右方向的长度为24nm，沿前后方向的长度为40nm，沿上下方向的长度为3nm；所述的第八矩形块沿左右方向的长度为24nm，沿前后方向的长度为3nm，沿上下方向的长度为37nm；所述的背栅电极沿左右方向的长度为24nm，沿前后方向的长度为37nm，沿上下方向的长度为37nm；所述的顶栅电极沿左右方向的长度为24nm，沿前后方向的长度为84nm，沿上下方向的长度为20nm；所述的第三栅氧化层沿左右方向的长度为24nm，沿前后方向的长度为84nm，沿上下方向的长度为3nm。该结构中，尺寸的匹配可以使得顶栅电极、前栅电极和背栅电极对整体器件的影响效果基本上相同，保证整体器件的性能。
所述的衬底的材料为单晶硅，所述的绝缘层的材料为二氧化硅，所述的第一矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，所述的第二矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，所述的第三矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为1*1016cm-3，所述的第四矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为1*1016cm-3，所述的第五矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，所述的第六矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，所述的第七矩形块的材料为二氧化铪，所述的第八矩形块的材料为二氧化铪，所述的第一栅极氧化层、所述的第二栅极氧化层和所述的第三栅极氧化层的材料均为二氧化铪，所述的背栅电极、所述的前栅电极和所述的顶栅电极的材料均为多晶硅，功函数为4.95eV。该结构通过材料的匹配实现N型FinFET器件。
所述的衬底的材料为单晶硅，所述的绝缘层的材料为二氧化硅，所述的第一矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，所述的第二矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，所述的第三矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为1*1016cm-3，所述的第四矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为1*1016cm-3，所述的第五矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，所述的第六矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，所述的第七矩形块的材料为二氧化铪，所述的第八矩形块的材料为二氧化铪，所述的第一栅极氧化层、所述的第二栅极氧化层和所述的第三栅极氧化层的材料均为二氧化铪，所述的背栅电极、所述的前栅电极和所述的顶栅电极的材料均为多晶硅，功函数为4.55eV。该结构通过材料的匹配实现P型FinFET器件。
与现有技术相比，本发明的优点在于通过衬底、绝缘层、源极、沟道、漏极、背栅电极、前栅电极、顶栅电极、第一栅氧化层、第二栅氧化层和第三栅氧化层构成三独立栅FinFET器件，衬底和绝缘层均为长方体结构，源极、沟道和漏极按照从右到左的顺序依次设置在绝缘层上表面，源极、沟道和漏极分别采用T型结构实现，本发明具有三个独立的栅极(背栅电极、前栅电极以及顶栅电极)，且当三个栅极中有两个及以上栅极上的电压为高电平时，FinFET器件开始导通，否则，FinFET器件不导通，从而可以直接实现三输入的多数功能，本发明的使用的采用T型结构实现的源极、沟道和漏极可以使三个栅极之间两两耦合，从而获得三输入多数功能，可以代替原本复杂的“与或非”门结构，采用该三独立栅FinFET器件实现具有三输入多数功能的逻辑电路时，只需要采用一个N型三独立栅FinFET器件和P型三独立栅FinFET器件，由此可以使具有三输入多数功能的逻辑电路采用的晶体管数量较少，结构简单，硬件消耗面积减少，功耗较低，延迟较小。
附图说明
图1为本发明的三独立栅FinFET器件的立体图；
图2为本发明的三独立栅FinFET器件的主视图；
图3为本发明的三独立栅FinFET器件的侧视图。
图4为本发明的三独立栅FinFET器件的俯视图；
图5为本发明的三独立栅FinFET器件的的TCAD仿真图；
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1～图4所示，一种三独立栅FinFET器件，包括衬底1、绝缘层2、源极、沟道、漏极、背栅电极3、前栅电极、顶栅电极4、第一栅氧化层、第二栅氧化层和第三栅氧化层5；衬底1和绝缘层2均为长方体结构，绝缘层2设置在衬底1上表面，衬底1的前端面和绝缘层2的前端面位于同一平面，衬底1的后端面和绝缘层2的后端面位于同一平面，衬底1的左端面和绝缘层2的左端面位于同一平面，衬底1的右端面和绝缘层2的右端面位于同一平面；源极、沟道和漏极按照从右到左的顺序依次设置在绝缘层2上表面；源极采用T型结构实现，源极包括沿水平方向设置的第一矩形块6和沿竖直方向设置的第二矩形块7，第一矩形块6的下端面与第二矩形块7的上端面贴合连接，第二矩形块7的下端面与绝缘层2的上端面贴合连接，第一矩形块6的右端面、第二矩形块7的右端面和绝缘层2的右端面位于同一平面，第一矩形块6的左端面和第二矩形块7的左端面位于同一平面，第一矩形块6的前端面与绝缘层2的前端面位于同一平面，第一矩形块6的后端面与绝缘层2的后端面位于同一平面，第一矩形块6沿前后方向的长度大于第二矩形块7沿前后方向的长度，第二矩形块7的前端面所在平面与第一矩形块6的前端面所在平面之间的距离等于第二矩形块7的后端面所在平面与第一矩形块6的后端面所在平面之间的距离。沟道采用T型结构实现，沟道包括沿水平方向设置的第三矩形块8和沿竖直方向设置的第四矩形块9，第三矩形块8的下端面与第四矩形块9的上端面贴合连接，第四矩形块9的下端面与绝缘层2的上端面贴合连接，第三矩形块8的右端面与第一矩形块6的左端面贴合连接，第四矩形块9的右端面和第二矩形块7的左端面贴合连接，第三矩形块8的前端面与第一矩形块6的前端面位于同一平面，第三矩形块8的后端面与第一矩形块6的后端面位于同一平面，第四矩形块9的前端面与第二矩形块7的前端面位于同一平面，第四矩形块9的后端面与第二矩形块7的后端面位于同一平面，第三矩形块8的上端面与第一矩形块6的上端面位于同一平面，第三矩形块8的下端面与第一矩形块6的下端面位于同一平面；漏极采用T型结构实现，漏极包括沿水平方向设置的第五矩形块10和沿竖直方向设置的第六矩形块11，第五矩形块10的下端面与第六矩形块11的上端面贴合连接，第六矩形块11的下端面与绝缘层2的上端面贴合连接，第五矩形块10的右端面与第三矩形块8的左端面贴合连接，第六矩形块11的右端面和第四矩形块9的左端面贴合连接，第五矩形块10的前端面与第三矩形块8的前端面位于同一平面，第五矩形块10的后端面与第三矩形块8的后端面位于同一平面，第六矩形块11的前端面与第四矩形块9的前端面位于同一平面，第六矩形块11的后端面与第四矩形块9的后端面位于同一平面，第五矩形块10的上端面与第三矩形块8的上端面位于同一平面，第五矩形块10的下端面与第三矩形块8的下端面位于同一平面，第五矩形块10的左端面、第六矩形块11的左端面与绝缘层2的左端面位于同一平面；第一栅氧化层包括第七矩形块12和第八矩形块13，第七矩形块12和第八矩形块13位于第四矩形块9的后侧，第七矩形块12的上端面与第三矩形块8的下端面贴合连接，第七矩形块12的前端面与第四矩形块9的后端面贴合连接，第七矩形块12的后端面与第三矩形块8的后端面位于同一平面，第七矩形块12沿左右方向的长度小于第三矩形块8沿左右方向的长度，第七矩形块12的左端面所在平面和第三矩形块8的左端面所在平面之间的距离等于第七矩形块12的右端面所在平面和第三矩形块8的右端面所在平面之间的距离，第八矩形块13的前端面与第七矩形块12的前端面位于同一平面，第八矩形块13的前端面与第四矩形块9的后端面贴合连接，第八矩形块13的上端面与第七矩形块12的下端面贴合连接，第八矩形块13的下端面与绝缘层2的上端面贴合连接，第八矩形块13的左端面与第七矩形块12的左端面位于同一平面，第八矩形块13的右端面与第七矩形块12的右端面位于同一平面，第八矩形块13沿前后方向的长度小于第七矩形块12沿前后方向的长度；背栅电极3为矩形块，背栅电极3的上端面与第七矩形块12的下端面贴合连接，背栅电极3的前端面与第八矩形块13的后端面贴合连接，背栅电极3的下端面与绝缘层2的上端面贴合连接，背栅电极3的左端面与第七矩形块12的左端面位于同一平面，背栅电极3的右端面与第七矩形块12的右端面位于同一平面，背栅电极3的后端面与第七矩形块12的后端面位于同一平面；第二栅氧化层的结构与第一栅氧化层的结构相对于第三矩形块8沿左右方向的中心平面对称，前栅电极的结构与背栅电极3的结构相对于第三矩形块8沿左右方向的中心平面对称；第三栅氧化层5为矩形块，第三栅氧化层5的下端面与第三矩形块8的上端面贴合连接，第三栅氧化层5的前端面与第三矩形块8的前端面位于同一平面，第三栅氧化层5的后端面与第三矩形块8的后端面位于同一平面，第三栅氧化层5的左端面与第七矩形块12的左端面位于同一平面，第三栅氧化层5的右端面与第七矩形块12的右端面位于同一平面；顶栅电极4为矩形块，顶栅电极4的下端面与第三栅氧化层5的上端面贴合连接，顶栅电极4的前端面与第三栅氧化层5的前端面位于同一平面，顶栅电极4的后端面与第三栅氧化层5的后端面位于同一平面，顶栅电极4的左端面与第三栅氧化层5的左端面位于同一平面，顶栅电极4的右端面与第三栅氧化层5的右端面位于同一平面。
本实施例中，第一矩形块6沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；第二矩形块7沿左右方向的长度为20nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；第三矩形块8沿左右方向的长度为24nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；第四矩形块9沿左右方向的长度为24nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；第五矩形块10沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；第六矩形块11沿左右方向的长度为20nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；第七矩形块12沿左右方向的长度为20nm，沿前后方向的长度为40nm，沿上下方向的长度为3nm；第八矩形块13沿左右方向的长度为20nm，沿前后方向的长度为3nm，沿上下方向的长度为40nm；背栅电极3沿左右方向的长度为20nm，沿前后方向的长度为37nm，沿上下方向的长度为37nm；顶栅电极4沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的长度为20nm；第三栅氧化层5沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的长度为3nm。
本实施例中，衬底1的材料为单晶硅，绝缘层2的材料为二氧化硅，第一矩形块6的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，第二矩形块7的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，第三矩形块8的材料为P型单晶硅，P型单晶硅的掺杂浓度为1*1016cm-3，第四矩形块9的材料为P型单晶硅，P型单晶硅的掺杂浓度为1*1016cm-3，第五矩形块10的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，第六矩形块11的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，第七矩形块12的材料为二氧化铪，第八矩形块13的材料为二氧化铪，第一栅极氧化层、第二栅极氧化层和第三栅极氧化层的材料均为二氧化铪，背栅电极3、前栅电极和顶栅电极4的材料均为多晶硅，功函数为4.95eV。
实施例二：如图1～图4所示，一种三独立栅FinFET器件，包括衬底1、绝缘层2、源极、沟道、漏极、背栅电极3、前栅电极、顶栅电极4、第一栅氧化层、第二栅氧化层和第三栅氧化层5；衬底1和绝缘层2均为长方体结构，绝缘层2设置在衬底1上表面，衬底1的前端面和绝缘层2的前端面位于同一平面，衬底1的后端面和绝缘层2的后端面位于同一平面，衬底1的左端面和绝缘层2的左端面位于同一平面，衬底1的右端面和绝缘层2的右端面位于同一平面；源极、沟道和漏极按照从右到左的顺序依次设置在绝缘层2上表面；源极采用T型结构实现，源极包括沿水平方向设置的第一矩形块6和沿竖直方向设置的第二矩形块7，第一矩形块6的下端面与第二矩形块7的上端面贴合连接，第二矩形块7的下端面与绝缘层2的上端面贴合连接，第一矩形块6的右端面、第二矩形块7的右端面和绝缘层2的右端面位于同一平面，第一矩形块6的左端面和第二矩形块7的左端面位于同一平面，第一矩形块6的前端面与绝缘层2的前端面位于同一平面，第一矩形块6的后端面与绝缘层2的后端面位于同一平面，第一矩形块6沿前后方向的长度大于第二矩形块7沿前后方向的长度，第二矩形块7的前端面所在平面与第一矩形块6的前端面所在平面之间的距离等于第二矩形块7的后端面所在平面与第一矩形块6的后端面所在平面之间的距离；沟道采用T型结构实现，沟道包括沿水平方向设置的第三矩形块8和沿竖直方向设置的第四矩形块9，第三矩形块8的下端面与第四矩形块9的上端面贴合连接，第四矩形块9的下端面与绝缘层2的上端面贴合连接，第三矩形块8的右端面与第一矩形块6的左端面贴合连接，第四矩形块9的右端面和第二矩形块7的左端面贴合连接，第三矩形块8的前端面与第一矩形块6的前端面位于同一平面，第三矩形块8的后端面与第一矩形块6的后端面位于同一平面，第四矩形块9的前端面与第二矩形块7的前端面位于同一平面，第四矩形块9的后端面与第二矩形块7的后端面位于同一平面，第三矩形块8的上端面与第一矩形块6的上端面位于同一平面，第三矩形块8的下端面与第一矩形块6的下端面位于同一平面；漏极采用T型结构实现，漏极包括沿水平方向设置的第五矩形块10和沿竖直方向设置的第六矩形块11，第五矩形块10的下端面与第六矩形块11的上端面贴合连接，第六矩形块11的下端面与绝缘层2的上端面贴合连接，第五矩形块10的右端面与第三矩形块8的左端面贴合连接，第六矩形块11的右端面和第四矩形块9的左端面贴合连接，第五矩形块10的前端面与第三矩形块8的前端面位于同一平面，第五矩形块10的后端面与第三矩形块8的后端面位于同一平面，第六矩形块11的前端面与第四矩形块9的前端面位于同一平面，第六矩形块11的后端面与第四矩形块9的后端面位于同一平面，第五矩形块10的上端面与第三矩形块8的上端面位于同一平面，第五矩形块10的下端面与第三矩形块8的下端面位于同一平面，第五矩形块10的左端面、第六矩形块11的左端面与绝缘层2的左端面位于同一平面；第一栅氧化层包括第七矩形块12和第八矩形块13，第七矩形块12和第八矩形块13位于第四矩形块9的后侧，第七矩形块12的上端面与第三矩形块8的下端面贴合连接，第七矩形块12的前端面与第四矩形块9的后端面贴合连接，第七矩形块12的后端面与第三矩形块8的后端面位于同一平面，第七矩形块12沿左右方向的长度小于第三矩形块8沿左右方向的长度，第七矩形块12的左端面所在平面和第三矩形块8的左端面所在平面之间的距离等于第七矩形块12的右端面所在平面和第三矩形块8的右端面所在平面之间的距离，第八矩形块13的前端面与第七矩形块12的前端面位于同一平面，第八矩形块13的前端面与第四矩形块9的后端面贴合连接，第八矩形块13的上端面与第七矩形块12的下端面贴合连接，第八矩形块13的下端面与绝缘层2的上端面贴合连接，第八矩形块13的左端面与第七矩形块12的左端面位于同一平面，第八矩形块13的右端面与第七矩形块12的右端面位于同一平面，第八矩形块13沿前后方向的长度小于第七矩形块12沿前后方向的长度；背栅电极3为矩形块，背栅电极3的上端面与第七矩形块12的下端面贴合连接，背栅电极3的前端面与第八矩形块13的后端面贴合连接，背栅电极3的下端面与绝缘层2的上端面贴合连接，背栅电极3的左端面与第七矩形块12的左端面位于同一平面，背栅电极3的右端面与第七矩形块12的右端面位于同一平面，背栅电极3的后端面与第七矩形块12的后端面位于同一平面；第二栅氧化层的结构与第一栅氧化层的结构相对于第三矩形块8沿左右方向的中心平面对称，前栅电极的结构与背栅电极3的结构相对于第三矩形块8沿左右方向的中心平面对称；第三栅氧化层5为矩形块，第三栅氧化层5的下端面与第三矩形块8的上端面贴合连接，第三栅氧化层5的前端面与第三矩形块8的前端面位于同一平面，第三栅氧化层5的后端面与第三矩形块8的后端面位于同一平面，第三栅氧化层5的左端面与第七矩形块12的左端面位于同一平面，第三栅氧化层5的右端面与第七矩形块12的右端面位于同一平面；顶栅电极4为矩形块，顶栅电极4的下端面与第三栅氧化层5的上端面贴合连接，顶栅电极4的前端面与第三栅氧化层5的前端面位于同一平面，顶栅电极4的后端面与第三栅氧化层5的后端面位于同一平面，顶栅电极4的左端面与第三栅氧化层5的左端面位于同一平面，顶栅电极4的右端面与第三栅氧化层5的右端面位于同一平面。
本实施例中，第一矩形块6沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；第二矩形块7沿左右方向的长度为20nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；第三矩形块8沿左右方向的长度为28nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；第四矩形块9沿左右方向的长度为28nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；第五矩形块10沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；第六矩形块11沿左右方向的长度为20nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；第七矩形块12沿左右方向的长度为24nm，沿前后方向的长度为40nm，沿上下方向的长度为3nm；第八矩形块13沿左右方向的长度为24nm，沿前后方向的长度为3nm，沿上下方向的长度为37nm；背栅电极3沿左右方向的长度为24nm，沿前后方向的长度为37nm，沿上下方向的长度为37nm；顶栅电极4沿左右方向的长度为24nm，沿前后方向的长度为84nm，沿上下方向的长度为20nm；第三栅氧化层5沿左右方向的长度为24nm，沿前后方向的长度为84nm，沿上下方向的长度为3nm。
本实施例中，衬底1的材料为单晶硅，绝缘层2的材料为二氧化硅，第一矩形块6的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，第二矩形块7的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，第三矩形块8的材料为N型单晶硅，N型单晶硅的掺杂浓度为1*1016cm-3，第四矩形块9的材料为N型单晶硅，N型单晶硅的掺杂浓度为1*1016cm-3，第五矩形块10的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，第六矩形块11的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，第七矩形块12的材料为二氧化铪，第八矩形块13的材料为二氧化铪，第一栅极氧化层、第二栅极氧化层和第三栅极氧化层的材料均为二氧化铪，背栅电极3、前栅电极和顶栅电极4的材料均为多晶硅，功函数为4.55eV。
本发明的三独立栅FinFET器件的的TCAD仿真曲线如图5所示。图5中从上向下，第一条曲线为当三独立栅FinFET器件的三个栅极(前栅电极、背栅电极和顶栅电极)中的任意两个栅极接0.8V电压，第三个栅极的电压从0V提高到0.8V的仿真曲线；第二条曲线为当三独立栅FinFET器件的任意一个栅极接0.8V电压，另一个栅极接0V电压，第三个栅极的电压从0V提高到0.8V的仿真曲线；第三条曲线为当三独立栅FinFET器件的任意两个栅极接0V电压，第三个栅极的电压从0V提高到0.8V的仿真曲线。分析图5可知：当本发明的三个栅极中任意两个栅极上接0V电压，另一个栅极上将电压从0V提高到0.8V时，器件的漏极电流(Drain Current)从1.6e-17A变化到2.0e-8A，器件始终处于未导通状态；当三个栅极中有一个栅极上接0V电压，另一个栅极上接0.8V电压，第三个栅极上将电压从0V提高到0.8V时，器件的漏极电流(Drain Current)从2.0e-8A变化到1.2e-5A，器件从一开始未导通状态变成导通状态；当三个栅极中两个栅极上接0.8V电压，另一个栅极上将电压从0V提高到0.8V时，器件的漏极电流(Drain Current)从1.2e-5A变化到3.9e-5A，器件始终处于导通状态。由此可知，本发明的三独立栅FinFET器件可以实现具有三输入多数功能的逻辑电路。

Claims (4)

1.一种三独立栅FinFET器件，其特征在在于包括衬底、绝缘层、源极、沟道、漏极、背栅电极、前栅电极、顶栅电极、第一栅氧化层、第二栅氧化层和第三栅氧化层；
所述的衬底和所述的绝缘层均为长方体结构，所述的绝缘层设置在所述的衬底上表面，所述的衬底的前端面和所述的绝缘层的前端面位于同一平面，所述的衬底的后端面和所述的绝缘层的后端面位于同一平面，所述的衬底的左端面和所述的绝缘层的左端面位于同一平面，所述的衬底的右端面和所述的绝缘层的右端面位于同一平面；
所述的源极、所述的沟道和所述的漏极按照从右到左的顺序依次设置在所述的绝缘层上表面；所述的源极采用T型结构实现，所述的源极包括沿水平方向设置的第一矩形块和沿竖直方向设置的第二矩形块，所述的第一矩形块的下端面与所述的第二矩形块的上端面贴合连接，所述的第二矩形块的下端面与所述的绝缘层的上端面贴合连接，所述的第一矩形块的右端面、所述的第二矩形块的右端面和所述的绝缘层的右端面位于同一平面，所述的第一矩形块的左端面和所述的第二矩形块的左端面位于同一平面，所述的第一矩形块的前端面与所述的绝缘层的前端面位于同一平面，所述的第一矩形块的后端面与所述的绝缘层的后端面位于同一平面，所述的第一矩形块沿前后方向的长度大于所述的第二矩形块沿前后方向的长度，所述的第二矩形块的前端面所在平面与所述的第一矩形块的前端面所在平面之间的距离等于所述的第二矩形块的后端面所在平面与所述的第一矩形块的后端面所在平面之间的距离。
所述的沟道采用T型结构实现，所述的沟道包括沿水平方向设置的第三矩形块和沿竖直方向设置的第四矩形块，所述的第三矩形块的下端面与所述的第四矩形块的上端面贴合连接，所述的第四矩形块的下端面与所述的绝缘层的上端面贴合连接，所述的第三矩形块的右端面与所述的第一矩形块的左端面贴合连接，所述的第四矩形块的右端面和所述的第二矩形块的左端面贴合连接，所述的第三矩形块的前端面与所述的第一矩形块的前端面位于同一平面，所述的第三矩形块的后端面与所述的第一矩形块的后端面位于同一平面，所述的第四矩形块的前端面与所述的第二矩形块的前端面位于同一平面，所述的第四矩形块的后端面与所述的第二矩形块的后端面位于同一平面，所述的第三矩形块的上端面与所述的第一矩形块的上端面位于同一平面，所述的第三矩形块的下端面与所述的第一矩形块的下端面位于同一平面；
所述的漏极采用T型结构实现，所述的漏极包括沿水平方向设置的第五矩形块和沿竖直方向设置的第六矩形块，所述的第五矩形块的下端面与所述的第六矩形块的上端面贴合连接，所述的第六矩形块的下端面与所述的绝缘层的上端面贴合连接，所述的第五矩形块的右端面与所述的第三矩形块的左端面贴合连接，所述的第六矩形块的右端面和所述的第四矩形块的左端面贴合连接，所述的第五矩形块的前端面与所述的第三矩形块的前端面位于同一平面，所述的第五矩形块的后端面与所述的第三矩形块的后端面位于同一平面，所述的第六矩形块的前端面与所述的第四矩形块的前端面位于同一平面，所述的第六矩形块的后端面与所述的第四矩形块的后端面位于同一平面，所述的第五矩形块的上端面与所述的第三矩形块的上端面位于同一平面，所述的第五矩形块的下端面与所述的第三矩形块的下端面位于同一平面，所述的第五矩形块的左端面、所述的第六矩形块的左端面与所述的绝缘层的左端面位于同一平面；
所述的第一栅氧化层包括第七矩形块和第八矩形块，所述的第七矩形块和所述的第八矩形块位于所述的第四矩形块的后侧，所述的第七矩形块的上端面与所述的第三矩形块的下端面贴合连接，所述的第七矩形块的前端面与所述的第四矩形块的后端面贴合连接，所述的第七矩形块的后端面与所述的第三矩形块的后端面位于同一平面，所述的第七矩形块沿左右方向的长度小于所述的第三矩形块沿左右方向的长度，所述的第七矩形块的左端面所在平面和所述的第三矩形块的左端面所在平面之间的距离等于所述的第七矩形块的右端面所在平面和所述的第三矩形块的右端面所在平面之间的距离，所述的第八矩形块的前端面与所述的第七矩形块的前端面位于同一平面，所述的第八矩形块的前端面与所述的第四矩形块的后端面贴合连接，所述的第八矩形块的上端面与所述的第七矩形块的下端面贴合连接，所述的第八矩形块的下端面与所述的绝缘层的上端面贴合连接，所述的第八矩形块的左端面与所述的第七矩形块的左端面位于同一平面，所述的第八矩形块的右端面与所述的第七矩形块的右端面位于同一平面，所述的第八矩形块沿前后方向的长度小于所述的第七矩形块沿前后方向的长度；
所述的背栅电极为矩形块，所述的背栅电极的上端面与所述的第七矩形块的下端面贴合连接，所述的背栅电极的前端面与所述的第八矩形块的后端面贴合连接，所述的背栅电极的下端面与所述的绝缘层的上端面贴合连接，所述的背栅电极的左端面与所述的第七矩形块的左端面位于同一平面，所述的背栅电极的右端面与所述的第七矩形块的右端面位于同一平面，所述的背栅电极的后端面与所述的第七矩形块的后端面位于同一平面；
所述的第二栅氧化层的结构与所述的第一栅氧化层的结构相对于所述的第三矩形块沿左右方向的中心平面对称，所述的前栅电极的结构与所述的背栅电极的结构相对于所述的第三矩形块沿左右方向的中心平面对称；
所述的第三栅氧化层为矩形块，所述的第三栅氧化层的下端面与所述的第三矩形块的上端面贴合连接，所述的第三栅氧化层的前端面与所述的第三矩形块的前端面位于同一平面，所述的第三栅氧化层的后端面与所述的第三矩形块的后端面位于同一平面，所述的第三栅氧化层的左端面与所述的第七矩形块的左端面位于同一平面，所述的第三栅氧化层的右端面与所述的第七矩形块的右端面位于同一平面；所述的顶栅电极为矩形块，所述的顶栅电极的下端面与所述的第三栅氧化层的上端面贴合连接，所述的顶栅电极的前端面与所述的第三栅氧化层的前端面位于同一平面，所述的顶栅电极的后端面与所述的第三栅氧化层的后端面位于同一平面，所述的顶栅电极的左端面与所述的第三栅氧化层的左端面位于同一平面，所述的顶栅电极的右端面与所述的第三栅氧化层的右端面位于同一平面。
2.根据权利要求1所述的一种三独立FinFET器件，其特征在于所述的第一矩形块沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；所述的第二矩形块沿左右方向的长度为20nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；所述的第三矩形块沿左右方向的长度为28nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；所述的第四矩形块沿左右方向的长度为28nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；所述的第五矩形块沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的长度为4nm；所述的第六矩形块沿左右方向的长度为20nm，沿前后方向的长度为4nm，沿上下方向的长度为40nm；所述的第七矩形块沿左右方向的长度为24nm，沿前后方向的长度为40nm，沿上下方向的长度为3nm；所述的第八矩形块沿左右方向的长度为24nm，沿前后方向的长度为3nm，沿上下方向的长度为37nm；所述的背栅电极沿左右方向的长度为24nm，沿前后方向的长度为37nm，沿上下方向的长度为37nm；所述的顶栅电极沿左右方向的长度为24nm，沿前后方向的长度为84nm，沿上下方向的长度为20nm；所述的第三栅氧化层沿左右方向的长度为24nm，沿前后方向的长度为84nm，沿上下方向的长度为3nm。
3.根据权利要求1所述的一种三独立FinFET器件，其特征在于所述的衬底的材料为单晶硅，所述的绝缘层的材料为二氧化硅，所述的第一矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，所述的第二矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，所述的第三矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为1*1016cm-3，所述的第四矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为1*1016cm-3，所述的第五矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，所述的第六矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为2*1020cm-3，所述的第七矩形块的材料为二氧化铪，所述的第八矩形块的材料为二氧化铪，所述的第一栅极氧化层、所述的第二栅极氧化层和所述的第三栅极氧化层的材料均为二氧化铪，所述的背栅电极、所述的前栅电极和所述的顶栅电极的材料均为多晶硅，功函数为4.95eV。
4.根据权利要求1所述的一种三独立栅FinFET器件，其特征在于所述的衬底的材料为单晶硅，所述的绝缘层的材料为二氧化硅，所述的第一矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，所述的第二矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，所述的第三矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为1*1016cm-3，所述的第四矩形块的材料为N型单晶硅，N型单晶硅的掺杂浓度为1*1016cm-3，所述的第五矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，所述的第六矩形块的材料为P型单晶硅，P型单晶硅的掺杂浓度为2*1020cm-3，所述的第七矩形块的材料为二氧化铪，所述的第八矩形块的材料为二氧化铪，所述的第一栅极氧化层、所述的第二栅极氧化层和所述的第三栅极氧化层的材料均为二氧化铪，所述的背栅电极、所述的前栅电极和所述的顶栅电极的材料均为多晶硅，功函数为4.55eV。
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