CN108630545A - 一种半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法，所述方法包括:提供半导体衬底，所述半导体衬底的源漏区形成有凹槽；在所述凹槽的底部和侧壁上形成内衬层；在所述内衬层的表面形成种子层。根据本发明提供的半导体器件的制作方法，首先在所述凹槽的底部和侧壁上形成内衬层，然后在所述内衬层的表面形成种子层，采用上述方法可以有效减少半导体器件表面的颗粒数量，并且避免种子层厚度偏薄的情况发生，从而保证半导体器件的性能稳定，提高产品良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法。
背景技术
在先进半导体器件的制造工艺中，嵌入式锗硅工艺(embedded SiGe，eSiGe)是一种用来提高PFET性能的应变硅技术。它是通过在沟道中产生单轴压应力来增加PFET的空穴迁移率，从而提高晶体管的电流驱动能力，是45nm及以下技术代高性能工艺中的核心技术。其原理是在PFET源/漏区形成凹槽，然后在源/漏区凹槽内部外延生长SiGe层，利用SiGe晶格常数与Si的不匹配来引入对沟道的压应力，这种应力使得半导体晶体晶格发生畸变，生成沟道区域内的单轴应力(uniaxial stress)，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴的迁移率，从而改善器件的性能。
在现有的嵌入式锗硅工艺中，通常在PFET的源/漏区形成∑状凹槽以用于在其中选择性外延生长嵌入式锗硅层，∑状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。通常采用先干法蚀刻再湿法蚀刻的工艺形成∑状凹槽，然后采用选择性外延生长工艺在∑状凹槽中形成嵌入式锗硅层。
根据现有生产工艺，在形成嵌入式锗硅层后，产品存在表面颗粒多、不均匀等不良，影响静态随机存储器(SRAM)和逻辑区域(Logic Area)的性能，从而影响半导体器件的稳定性和产品的良率。
因此，有必要提出一种新的半导体器件的制作方法，能有效避免上述不良，保证半导体器件的性能稳定和产品良率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制作方法，包括：
提供半导体衬底，所述半导体衬底的源漏区形成有凹槽；
在所述凹槽的底部和侧壁上形成内衬层；
在所述内衬层的表面形成种子层。
进一步，所述内衬层的材料包括二氯硅烷。
进一步，形成所述内衬层的方法包括无选择性外延生长。
进一步，在所述凹槽的底部和侧壁上形成内衬层的步骤之前还包括执行清洗处理以去除所述半导体衬底表面的颗粒副产物的步骤。
进一步，所述清洗处理包括采用SC1清洗液进行湿法清洗。
进一步，在形成所述种子层之后还包括在所述凹槽中形成嵌入式硅锗层以及在所述嵌入式硅锗层上形成盖帽层的步骤，所述盖帽层的上表面高于所述半导体衬底的上表面。
进一步，在形成所述盖帽层之后还包括蚀刻所述盖帽层，以得到平齐、均匀的盖帽层的步骤。
进一步，蚀刻所述盖帽层的方法包括采用HCl气体蚀刻。
另外，本发明还提供了一种半导体器件，其包括：
半导体衬底，所述半导体衬底的源漏区形成有凹槽；
所述凹槽的底部和侧壁上形成有内衬层；
所述内衬层的表面形成有种子层。
进一步，所述内衬层的材料包括二氯硅烷。
根据本发明提供的半导体器件的制作方法，首先在所述凹槽的底部和侧壁上形成内衬层，然后在所述内衬层的表面形成种子层，采用上述方法可以有效减少半导体器件表面的颗粒数量，并且避免种子层厚度偏薄的情况发生，从而保证半导体器件的性能稳定，提高产品良率。
附图说明
通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
附图中：
图1A-1B是根据现有技术制作的半导体器件的示意性剖面图。
图2A-2E是根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
图3是根据本发明示例性实施例一的一种半导体器件的制作方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在现有的嵌入式锗硅工艺中，通常在PFET的源/漏区形成∑状凹槽以用于在其中选择性外延生长嵌入式锗硅，∑状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。通常采用先干法蚀刻再湿法蚀刻的工艺形成∑状凹槽，然后采用选择性外延生长工艺在∑状凹槽中形成嵌入式锗硅层。参照图1A-1B，首先提供半导体衬底100，所述半导体衬底100的源漏区形成有凹槽103。接着，对所述凹槽103进行湿法清洗处理。然后在所述凹槽103中外延生长SiGe层105。所述SiGe层105包括种子层、嵌入式硅锗层和盖帽层(cap layer)。
根据现有生产工艺，在形成SiGe层后，产品存在表面颗粒多、盖帽层不均匀等不良，影响静态随机存储器(SRAM)和逻辑区域(Logic Area)的性能，从而影响半导体器件的稳定性和产品的良率。通过湿法清洗处理可以减少表面颗粒数量，但会导致种子层厚度偏薄的情况，从而影响半导体器件的稳定性。
因此，有必要提出一种半导体器件的制作方法，能有效避免金属残留，保证半导体的性能稳定。
针对现有技术的不足，本发明提供一种半导体器件的制作方法，包括：
提供半导体衬底，所述半导体衬底的源漏区形成有凹槽；
在所述凹槽的底部和侧壁上形成内衬层；
在所述内衬层的表面形成种子层。
其中，所述内衬层的材料包括二氯硅烷；形成所述内衬层的方法包括无选择性外延生长；在所述凹槽的底部和侧壁上形成内衬层的步骤之前还包括执行清洗处理以去除所述半导体衬底表面的颗粒副产物的步骤；所述清洗处理包括采用SC1清洗液进行湿法清洗；在形成所述种子层之后还包括在所述凹槽中形成嵌入式硅锗层以及在所述嵌入式硅锗层上形成盖帽层的步骤，所述盖帽层的上表面高于所述半导体衬底的上表面；在形成所述盖帽层之后还包括蚀刻所述盖帽层，以得到平齐、均匀的盖帽层的步骤；蚀刻所述盖帽层的方法包括采用HCl气体蚀刻。
根据本发明提供的半导体器件的制作方法，首先在所述凹槽的底部和侧壁上形成内衬层，然后在所述内衬层的表面形成种子层，采用上述方法可以有效减少半导体器件表面的颗粒数量，并且避免种子层厚度偏薄的情况发生，从而保证半导体器件的性能稳定，提高产品良率。
[实施例一]
参照图2A-2E和图3，其中图2A-2E示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图，图3示出了本发明示例性实施例一的一种半导体器件的制作方法的示意性流程图。
本发明提供一种半导体器件的制备方法，如图3所示，该制备方法的主要步骤包括：
步骤S301：提供半导体衬底，所述半导体衬底的源漏区形成有凹槽；
步骤S302：在所述凹槽的底部和侧壁上形成内衬层；
步骤S303：在所述内衬层的表面形成种子层。
根据本发明实施例，本发明的半导体器件的制作方法具体包括以下步骤：
首先，执行步骤S301，如图2A所示，提供半导体衬底200，所述半导体衬底200的源漏区形成有凹槽203。
示例性地，所述半导体衬底200可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在半导体衬底200中还形成有隔离结构201。所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，隔离结构将半导体衬底200分为NFET区和PFET区，为了简化，图示中仅示出PFET区。在半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。作为一个实例，半导体衬底200中的隔离结构201为浅沟槽隔离(STI)结构。
在半导体衬底200上形成有栅极结构202。作为示例，栅极结构202包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。栅极介电层、栅极材料层以及栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，在半导体衬底200上还形成有位于栅极结构202两侧且紧靠栅极结构202的间隙壁结构，为了简化，图示中予以省略。在形成有间隙壁结构之前，还包括LDD注入以在源/漏区形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。
接下来，在所述半导体衬底200的源漏区形成凹槽203。为了有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求，凹槽203的截面形状通常为∑状。作为示例，形成所述∑状凹槽的工艺步骤包括：先采用各向异性的干法蚀刻形成U形凹槽，蚀刻气体包括HBr、Cl2、He和O2，不含有氟基气体；再采用湿法蚀刻工艺蚀刻所述U形凹槽，利用湿法蚀刻的蚀刻剂在半导体衬底200的构成材料的不同晶向上的蚀刻速率不同的特性(100晶向和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述U形凹槽以形成所述∑状凹槽。作为示例，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵(TMAH)溶液，温度为30℃-60℃，持续时间依据所述∑状凹槽的期望尺寸而定，一般为100s-300s。
接下来，在所述凹槽的底部和侧壁上形成内衬层的步骤之前还包括执行清洗处理以去除所述半导体衬底200表面的残留物以及反应副产物的步骤。在利用腐蚀液TMAH蚀刻半导体衬底的过程中，发生化学反应：
(CH3)4NH2·OH+Si→H2SiO6
H2SiO6→H2O+SiO2
生成的SiO2小颗粒附着在半导体衬底200的表面。为减少半导体器件表面的颗粒数量，需要对半导体衬底200的表面进行清洗处理。
示例性地，所述清洗处理包括采用SC1清洗液进行湿法清洗。湿法清洗的清洗液可以包括SC2、H2SO4、HNO3、HCl、SC1或NH3·H2O种的一种或多种。作为一个实例，选用SC1作为清洗液对半导体衬底200进行清洗。所述SC1清洗液为1号标准清洗液，其为NH3·H2O、H2O2、H2O的混合物。采用SC1清洗液进行湿法清洗可以有效减少半导体器件表面颗粒的数量，但会导致后续工艺过程中种子层变薄。
接下来，还包括采用SiCoNi蚀刻工艺对凹槽203表面进行处理以去除暴露面的氧化物以及降低蚀刻后表面的粗糙度的步骤。蚀刻工艺使用氨(NH3)作为氢的来源，三氟化氮(NF3)作为氟的来源，两者一起流经远端等离子体系统(RPS)转变成氟化氨(NH4F)和二氟化氨(NH4F·HF)进入反应区，与氧化硅反应进行低温(30℃左右)刻蚀。
接着，执行步骤S302，如图2B和2C所示，在所述凹槽203的底部和侧壁上形成内衬层204。示例性地，形成所述内衬层204的方法包括无选择性外延生长。
示例性地，所述内衬层204的材料包括二氯硅烷(DCS)。所述内衬层204可以有效改善所述后续工艺过程中种子层205偏薄的情况。在所述半导体衬底200和所述凹槽203的底部和侧壁上形成内衬层204的方法可以包括：首先在所述半导体衬底200和所述凹槽203的底部和侧壁上形成内衬层204；然后蚀刻去除所述半导体衬底200表面的内衬层，保留所述凹槽203底部和侧壁的内衬层204。
示例性地，蚀刻去除所述半导体衬底200表面的内衬层204的方法包括干法刻蚀。干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。作为一个实例，干法刻蚀的刻蚀气体可以包括HCl气体，刻蚀气体的流量范围可为5sccm～50sccm。
接着，执行步骤S303，如图2C所示，在所述内衬层204的表面形成种子层205。
示例性地，采用选择性外延生长工艺在所述内衬层204上形成种子层205。所述种子层205为Ge含量较小的SiGe层，其晶格常数更接近衬底中硅的晶格常数。种子层205作为选择性外延生长Ge含量较大的嵌入式硅锗层过程中的缓冲层，有利于得到高质量的嵌入式硅锗层。示例性地，外延生长种子层205的工艺参数为：温度400～750℃，SiH2Cl2或者SiH4流量20sccm～100sccm，HCl流量40sccm～200sccm，H2流量20sccm～40slm，GeH4流量10sccm～50sccm。示例性地，种子层205的含Ge浓度优选为5-20％，在本实施例中，可采用含Ge浓度优选为20％的种子层205，种子层205的厚度优选为200埃。
示例性地，参考图2D，在形成所述种子层205之后还包括在所述凹槽203中形成嵌入式硅锗层206的步骤。
采用选择性外延生长工艺(SEG)形成嵌入式硅锗层206。所述选择性外延生长工艺包括低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。具体地，采用气体源分子束外延方法生长嵌入式硅锗层206，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，沉积的温度为300-1000℃，气体压力为1-50Torr。示例性地，所述嵌入式硅锗层206中的含Ge浓度高于种子层205。嵌入式硅锗层的含Ge浓度优选为30-50％。在本实施例中，可采用含Ge浓度优选为40％，嵌入式硅锗层206的厚度优选为500埃。
示例性地，在形成所述嵌入式硅锗层206之后还包括在所述嵌入式硅锗层206上形成盖帽层207的步骤，所述盖帽层207的上表面高于所述半导体衬底200的上表面。
为了确保对半导体器件的沟道区施加适当的应力，所述盖帽层207的上表面通常都会高于所述半导体衬底200的上表面。其中，盖帽层的材料包括但不限于SiGe,SiGeB,SiB,SiC,SiCB等。在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种，具体的形成方法不再赘述。
接着，参考图2E，在形成所述盖帽层207之后还包括蚀刻所述盖帽层207，以得到平齐均匀的盖帽层表面的步骤。
示例性地，蚀刻所述盖帽层的方法包括以HCl作为蚀刻气体，蚀刻所述盖帽层207，以得到表面光滑、高度平齐的盖帽层207。
[实施例二]
下面结合附图2A和2E，对本发明实施例提供的半导体器件的结构进行描述。该半导体器件包括半导体衬底200、内衬层204和种子层205。其中：
提供半导体衬底200，所述半导体衬底的源漏区形成有凹槽203。
示例性地，所述半导体衬底200可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在半导体衬底200中还形成有隔离结构201。所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，隔离结构将半导体衬底200分为NFET区和PFET区，为了简化，图示中仅示出PFET区。在半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。作为一个实例，半导体衬底200中的隔离结构201为浅沟槽隔离(STI)结构。
在半导体衬底200上形成有栅极结构202。作为示例，栅极结构202包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。
所述半导体衬底200的源漏区形成有凹槽203。为了有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求，所述凹槽203的截面形状通常为∑状。
所述凹槽203的底部和侧壁上形成有内衬层204。示例性地，所述内衬层204的材料包括二氯硅烷(DCS)。所述内衬层204可以有效改善所述种子层205偏薄的情况。
所述内衬层204的表面形成有种子层205。示例性地，所述种子层205为Ge含量较小的SiGe层。
根据本发明提供的半导体器件的制作方法，首先在所述凹槽的底部和侧壁上形成内衬层，然后在所述内衬层的表面形成种子层，采用上述方法可以有效减少半导体器件表面的颗粒数量，并且避免种子层厚度偏薄的情况发生，从而保证半导体器件的性能稳定，提高产品良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底的源漏区形成有凹槽；
在所述凹槽的底部和侧壁上形成内衬层；
在所述内衬层的表面形成种子层。
2.如权利要求1所述的方法，其特征在于，所述内衬层的材料包括二氯硅烷。
3.如权利要求1所述的方法，其特征在于，形成所述内衬层的方法包括无选择性外延生长。
4.如权利要求1所述的方法，其特征在于，在所述凹槽的底部和侧壁上形成内衬层的步骤之前还包括执行清洗处理以去除所述半导体衬底表面的颗粒副产物的步骤。
5.如权利要求4所述的方法，其特征在于，所述清洗处理包括采用SC1清洗液进行湿法清洗。
6.如权利要求1所述的方法，其特征在于，在形成所述种子层之后还包括在所述凹槽中形成嵌入式硅锗层以及在所述嵌入式硅锗层上形成盖帽层的步骤，所述盖帽层的上表面高于所述半导体衬底的上表面。
7.如权利要求6所述的方法，其特征在于，在形成所述盖帽层之后还包括蚀刻所述盖帽层，以得到平齐、均匀的盖帽层的步骤。
8.如权利要求7所述的方法，其特征在于，蚀刻所述盖帽层的方法包括采用HCl气体蚀刻。
9.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底的源漏区形成有凹槽；
所述凹槽的底部和侧壁上形成有内衬层；
所述内衬层的表面形成有种子层。
10.如权利要求9所述的器件，其特征在于，所述内衬层的材料包括二氯硅烷。
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