JPH01158775A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH01158775A JPH01158775A JP31770187A JP31770187A JPH01158775A JP H01158775 A JPH01158775 A JP H01158775A JP 31770187 A JP31770187 A JP 31770187A JP 31770187 A JP31770187 A JP 31770187A JP H01158775 A JPH01158775 A JP H01158775A
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタ（以下、Ｔ１］’Ｔと示す）
の構造及び製造方法に関する。
の構造及び製造方法に関する。
従来のＴ］ｌｒＴにおいては、第２図に示される如く、
高濃度不純物領域（第１の領域）と低濃度不純物領域（
・第２の領域）が接する構造であった。
高濃度不純物領域（第１の領域）と低濃度不純物領域（
・第２の領域）が接する構造であった。
同図において、１０１は絶縁基板、１０３はゲート絶縁
膜、１０５は多結晶（非晶質）シリコン中の低濃度不純
物領域（第２の領域）、１０７はゲート電極、１０Ｂは
多結晶（非晶質）シリコン中の高濃度不純物領域（第１
の領域）、１０９は層間絶縁膜、１１０は配線材料であ
る。
膜、１０５は多結晶（非晶質）シリコン中の低濃度不純
物領域（第２の領域）、１０７はゲート電極、１０Ｂは
多結晶（非晶質）シリコン中の高濃度不純物領域（第１
の領域）、１０９は層間絶縁膜、１１０は配線材料であ
る。
ＴＰＴのしきい値電圧（以下、ｖｔｈと示す）を制御す
るため、前記第２の領域には、１０１７ｍ−３程度の不
純物が混入される。ＮｃｈＴＦＴの場合、第１の領域に
はリン、ヒ素等の不純物が混入され、Ｎ型半導体となっ
ている。第２の領域にＰ型半導体となる様なボロン等の
不純物を混入した場合、ゲートが零バイアス（ＴＰＴは
オフ）の時、第１の領域と第２の領域との間にポテンシ
ャル障壁が形成されるが、多結晶及び非晶質シリコンＴ
７Ｔの場合第１．第２の領域の境界面近傍に形成される
局在準位が多いためか、リーク電流が大きくなる。一方
、第２の領域にＮ型半導体となる不純物を混入した場合
、前記の理由と、更にポテンシャル障壁が小さくなる為
、リーク電流は大きい。結局、多結晶及び非晶質シリコ
ンＴＰＴのオフ状態のリーク電流を下げるには、第２の
領域が真性半導体に近い状態が良い。ところがこれでは
ＴＰＴのｖｔｈが制御出来ず、結果的にリーク電流を増
大させる場合がある。
るため、前記第２の領域には、１０１７ｍ−３程度の不
純物が混入される。ＮｃｈＴＦＴの場合、第１の領域に
はリン、ヒ素等の不純物が混入され、Ｎ型半導体となっ
ている。第２の領域にＰ型半導体となる様なボロン等の
不純物を混入した場合、ゲートが零バイアス（ＴＰＴは
オフ）の時、第１の領域と第２の領域との間にポテンシ
ャル障壁が形成されるが、多結晶及び非晶質シリコンＴ
７Ｔの場合第１．第２の領域の境界面近傍に形成される
局在準位が多いためか、リーク電流が大きくなる。一方
、第２の領域にＮ型半導体となる不純物を混入した場合
、前記の理由と、更にポテンシャル障壁が小さくなる為
、リーク電流は大きい。結局、多結晶及び非晶質シリコ
ンＴＰＴのオフ状態のリーク電流を下げるには、第２の
領域が真性半導体に近い状態が良い。ところがこれでは
ＴＰＴのｖｔｈが制御出来ず、結果的にリーク電流を増
大させる場合がある。
本発明は以上の問題点を解決するもので、その目的とす
るところは、ｖｔｈが制御出来、更にオフ状態のリーク
電流が小さい多結晶及び非晶質シリコンＴＰＴを実現す
ることにある。
るところは、ｖｔｈが制御出来、更にオフ状態のリーク
電流が小さい多結晶及び非晶質シリコンＴＰＴを実現す
ることにある。
以上の問題点を解決するため、多結晶もしくは非晶質シ
リコン中の高濃度不純物領域（第１の領域）と低濃度不
純物領域（第２の領域）の境界部に、前記第２の領域よ
り更に低濃度不純物の領域（第３の領域）を設けたこと
を特徴とする。
リコン中の高濃度不純物領域（第１の領域）と低濃度不
純物領域（第２の領域）の境界部に、前記第２の領域よ
り更に低濃度不純物の領域（第３の領域）を設けたこと
を特徴とする。
第１図（α）〜（ｇ）は本発明の実施例のＴＰＴの断面
図を製造工程順に並べたものである。同図（１）は同図
（ｃ）または（ｄ）の状態の平面図である。同図（α）
において、１０１は絶縁基板、１０２は絶縁基板１０１
上に形成される多結晶もしくは非晶質シリコン薄膜であ
る。１０３はゲート絶縁膜で、熱酸化法、ＯＶＤ法等に
より形成される。１０４は低濃度不純物領域を形成する
為のマスク電極で、ゲート電極の一部となる。マスク電
極１０４には、多結晶シリコン等の材料が用いられる。
図を製造工程順に並べたものである。同図（１）は同図
（ｃ）または（ｄ）の状態の平面図である。同図（α）
において、１０１は絶縁基板、１０２は絶縁基板１０１
上に形成される多結晶もしくは非晶質シリコン薄膜であ
る。１０３はゲート絶縁膜で、熱酸化法、ＯＶＤ法等に
より形成される。１０４は低濃度不純物領域を形成する
為のマスク電極で、ゲート電極の一部となる。マスク電
極１０４には、多結晶シリコン等の材料が用いられる。
同図（ｂ）において、１０５は低濃度不純物領域、１０
６は更に低濃度不純物の領域である。第１図（α）の状
態からイオン注入法や熱拡散法により低濃度不純物領域
１０５を形成する。１０”６は真性半導体に近い状態で
ある。同図（Ｃ）において、１０７はゲート電極であり
、多結晶シリコン等の材料により形成される。この時の
平面図が同図（１）となる。同図Ｃｄ）において１０８
は高濃度不純物領域である。同図（ｃ）の状態からイオ
ン注入法や熱拡散法により高濃度不純物領域（第１の領
域）１．０８を形成する。低濃度不純物領域（第２の領
域）１０５に比べ、１０８の不純物濃度は３桁程度大き
いため、第１の領域に当初逆タイプ半導体となる不純物
が存在しても、１０８の形成工程で所望の型の半導体と
することができる。同図Ｃ８）において、１０９は酸化
シリコン等による層間絶縁膜、１１０はアルミニウム合
金等による配線材料である。
６は更に低濃度不純物の領域である。第１図（α）の状
態からイオン注入法や熱拡散法により低濃度不純物領域
１０５を形成する。１０”６は真性半導体に近い状態で
ある。同図（Ｃ）において、１０７はゲート電極であり
、多結晶シリコン等の材料により形成される。この時の
平面図が同図（１）となる。同図Ｃｄ）において１０８
は高濃度不純物領域である。同図（ｃ）の状態からイオ
ン注入法や熱拡散法により高濃度不純物領域（第１の領
域）１．０８を形成する。低濃度不純物領域（第２の領
域）１０５に比べ、１０８の不純物濃度は３桁程度大き
いため、第１の領域に当初逆タイプ半導体となる不純物
が存在しても、１０８の形成工程で所望の型の半導体と
することができる。同図Ｃ８）において、１０９は酸化
シリコン等による層間絶縁膜、１１０はアルミニウム合
金等による配線材料である。
第３図に本発明の実施例におけるＴ ”Ｆ Ｔのトンイ
ン電流対ゲート電圧特性を示す。同図（α）はドレイン
電圧５Ｖ、同図（ｈ）はドレイン電圧１６■の場合で、
それぞれの図において■は本発明の構造、■は従来の構
造におけるＴＰＴ特性である。これらは、多結晶シリコ
ンＴＰＴの例であり、チャネル長Ｌ＝（Ｓμ専、チャネ
ル幅Ｗ＝１０μｍ、第１の領域にリンをＩ Ｘ １０２
０ｔｙｎ−３，第２の領域にポロンを１×１０１７ｃｒ
ｎ−３混入している。第３図において明らかなように本
発明を用いることにより、オフ時のリーク電流が従来に
比べ２桁程度減少する。即ち、オンオフ比が２桁程度向
上する。
ン電流対ゲート電圧特性を示す。同図（α）はドレイン
電圧５Ｖ、同図（ｈ）はドレイン電圧１６■の場合で、
それぞれの図において■は本発明の構造、■は従来の構
造におけるＴＰＴ特性である。これらは、多結晶シリコ
ンＴＰＴの例であり、チャネル長Ｌ＝（Ｓμ専、チャネ
ル幅Ｗ＝１０μｍ、第１の領域にリンをＩ Ｘ １０２
０ｔｙｎ−３，第２の領域にポロンを１×１０１７ｃｒ
ｎ−３混入している。第３図において明らかなように本
発明を用いることにより、オフ時のリーク電流が従来に
比べ２桁程度減少する。即ち、オンオフ比が２桁程度向
上する。
第４図（α）〜（ｃ）に本発明の実施例における、ＴＰ
Ｔの断面図を製造工程順に並べたものを示す。同図にお
いて、第１図と同一の記号は第１図と同一のものを表わ
す。同図（α）において４０１は、低濃度不純物領域（
第２及び第３の領域）を形成する為のマスクに用いるレ
ジストである。絶縁基板１０１上に多結晶もしくは非晶
質シリコン薄膜１０２、及びゲート絶縁膜１０３を形成
し、上部にレジスト４０１を形成する。この第４図（α
）の状態からイオン注入を行い、第２の領域１０５と第
３の領域１０６を形成し、レジスト剥離を行った状態が
同図（ｈ）である。更にゲート電極１０７を形成し、イ
オン注入、熱処理を行い、第１の領域１０８を形成した
のが同図（Ｃ）である。同実施例の構造の利点はゲート
電極が平担に形成出来ることにある。
Ｔの断面図を製造工程順に並べたものを示す。同図にお
いて、第１図と同一の記号は第１図と同一のものを表わ
す。同図（α）において４０１は、低濃度不純物領域（
第２及び第３の領域）を形成する為のマスクに用いるレ
ジストである。絶縁基板１０１上に多結晶もしくは非晶
質シリコン薄膜１０２、及びゲート絶縁膜１０３を形成
し、上部にレジスト４０１を形成する。この第４図（α
）の状態からイオン注入を行い、第２の領域１０５と第
３の領域１０６を形成し、レジスト剥離を行った状態が
同図（ｈ）である。更にゲート電極１０７を形成し、イ
オン注入、熱処理を行い、第１の領域１０８を形成した
のが同図（Ｃ）である。同実施例の構造の利点はゲート
電極が平担に形成出来ることにある。
第５図は本発明をゲート電極が下側にある構造のＴ］］
’Ｔに用いた実施例の断面図である。同図において第１
図と同一の記号は第１図と同一のものを表わす。本実施
例の如く、本発明はあらゆる形態のＴＦＴに適用できる
。
’Ｔに用いた実施例の断面図である。同図において第１
図と同一の記号は第１図と同一のものを表わす。本実施
例の如く、本発明はあらゆる形態のＴＦＴに適用できる
。
以上述べた如く本発明を用いることにより、ｖ’ ｔ
ｈを制御することが出来、更にオフ状態のリーク電流が
小さい、即ちオンオフ比の大きい多結晶及び非晶質シリ
コンＴＰＴが実現された。
ｈを制御することが出来、更にオフ状態のリーク電流が
小さい、即ちオンオフ比の大きい多結晶及び非晶質シリ
コンＴＰＴが実現された。
第１図（α）〜Ｃｆ）は本発明の実施例におけるＴＰＴ
の製造工程図。同図ＣＩ）は同図（ｃ）または（ｄ）の
状態における平面図。 第２図は従来のＴＰＴの断面図。 第３図（α）、Ｃｂ）は本発明の実施例におけるＴＦＴ
のドレイン電流対ゲート電圧特性を示した図。 第４図（α）〜（ｃ）は本発明の実施例におけるＴＦＴ
の断面図。（製造工程順） 第５図は本発明をゲート電極が下側にある構造のＴＦＴ
に用いた実施例の断面図。 １０１・・・・・・絶縁基板 １０２・・・・・・多結晶（非晶質）シリコン１０３・
・・・・・ゲート絶縁膜 １０４・・・・・・マスク電極（ゲート電極の一部）１
０５・・・・・・低濃度不純物領域（第２の領域）１０
６・・・・・・第２の領域１０５より更に低濃度不純物
の領域（第３の領域） １０７・・・・・・ゲート電極 １０８・・・・・・高濃度不純物領域（第１の領域）１
０９・・・・・・層間絶縁膜 １１０・・・・・・配線材料 以上 出願人 セイコーエプソン株式会社 １０７ ・ 糸色ｈ４基Ｊ反 ）−７ρｌ 第１図 第１図 ■しｓ＝ ｅｖ （Ｖ） 第３図 第２図 Ｖυ５・／ＡＶ 第３図 （ｆｊ）
の製造工程図。同図ＣＩ）は同図（ｃ）または（ｄ）の
状態における平面図。 第２図は従来のＴＰＴの断面図。 第３図（α）、Ｃｂ）は本発明の実施例におけるＴＦＴ
のドレイン電流対ゲート電圧特性を示した図。 第４図（α）〜（ｃ）は本発明の実施例におけるＴＦＴ
の断面図。（製造工程順） 第５図は本発明をゲート電極が下側にある構造のＴＦＴ
に用いた実施例の断面図。 １０１・・・・・・絶縁基板 １０２・・・・・・多結晶（非晶質）シリコン１０３・
・・・・・ゲート絶縁膜 １０４・・・・・・マスク電極（ゲート電極の一部）１
０５・・・・・・低濃度不純物領域（第２の領域）１０
６・・・・・・第２の領域１０５より更に低濃度不純物
の領域（第３の領域） １０７・・・・・・ゲート電極 １０８・・・・・・高濃度不純物領域（第１の領域）１
０９・・・・・・層間絶縁膜 １１０・・・・・・配線材料 以上 出願人 セイコーエプソン株式会社 １０７ ・ 糸色ｈ４基Ｊ反 ）−７ρｌ 第１図 第１図 ■しｓ＝ ｅｖ （Ｖ） 第３図 第２図 Ｖυ５・／ＡＶ 第３図 （ｆｊ）
Claims (2)
- （１）絶縁基板上の多結晶シリコンもしくは非晶質シリ
コン中に設ける高濃度不純物領域（第１の領域）及び低
濃度不純物領域（第２の領域）、及びゲート絶縁膜、及
びゲート電極より成る薄膜トランジスタにおいて、前記
多結晶シリコンもしくは非晶質シリコン中の第１の領域
と第２の領域の境界部に、前記第２の領域より更に低濃
度不純物の領域（第３の領域）を設けたことを特徴とす
る、薄膜トランジスタ。 - （２）絶縁基板上の多結晶シリコンもしくは非晶質シリ
コン中に設ける高濃度不純物領域（第１の領域）、低濃
度不純物領域（第２の領域）、前記第１の領域と第２の
領域の境界部に設ける第３の領域、及びゲート絶縁膜、
及びゲート電極より成る薄膜トランジスタの製造方法に
おいて、前記第３の領域には不純物を注入もしくは拡散
せしめないことを特徴とする、薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317701A JP2525630B2 (ja) | 1987-12-16 | 1987-12-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317701A JP2525630B2 (ja) | 1987-12-16 | 1987-12-16 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01158775A true JPH01158775A (ja) | 1989-06-21 |
| JP2525630B2 JP2525630B2 (ja) | 1996-08-21 |
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ID=18091060
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317701A Expired - Fee Related JP2525630B2 (ja) | 1987-12-16 | 1987-12-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2525630B2 (ja) |
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-
1987
- 1987-12-16 JP JP62317701A patent/JP2525630B2/ja not_active Expired - Fee Related
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