JPH0298968A - Ｍｏｓ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＳ　ＯＩ　（Ｓｉｌｉｃｏｎ　Ｏｎ　　Ｉｎ５
ｕｌａｔｏｒ）構造のＭｏＳトランジスタに関するもの
である。

従来の技術 近年、ＳＯ■の膜厚を薄くしてＳＯｒＭＯＳトランジス
タの高性能化をはかる試みが、広く行われている。（例
えば、第３５回応用物理学関係連合講演会予稿集第２分
冊ｐ６１２−６１３）。第５図はこの従来の超薄膜５０
１Ｍ０Ｓトランジスタの断面図を示すものである。半導
体膜５８を薄膜化し、チャネル部５７の不純物濃度を適
当に選び、ゲートに電圧を加えていくと半導体膜５８が
薄いためにソース５５近傍のチャネル部５７表面の電位
が上がって、ソース５５からキャリアの流入がおこる前
にチャネル部５７が完全に空乏化し、完全空乏化以後、
さらにゲート電圧を加えてもゲート電圧の増加分は、は
とんど膜厚の厚い下部絶縁膜５２にかかり、その結果半
導体膜５８のチャネル部５７にかかる電圧は半導体膜５
８が充３、発明の詳細な説明 産業上の利用分野 本発明はＳＯＴ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌ
ａｔｏｒ＞構造のＭＯＳ　トランジスタに関するもので
ある。

従来の技術 分に厚い場合に比べて小さく、チャネル部５７の垂直方
向の電界も弱い。したがってゲート電位がしきい値に達
し、ソース５５からキャリアの流入が起こり、チャネル
部５７に電流が流れた時垂直方向の電界が弱いために高
い移動度が得られた。

発明が解決しようとする課題 第６図にｎチャネル３０１ＭＯ３）ランジスタのシリコ
ン膜（半導体膜５８）の膜厚に対するしき５図はこの従
来の超薄膜ＳＯＩＭＯＳトランジスタの断面図を示すも
のである。半導体膜５８を薄膜化し、チャネル部５７の
不純物濃度を適当に選び、ゲートに電圧を加えていくと
半導体膜５８が薄いためにソース５５近傍のチャネル部
５７表面の電位が上がって、ソース５５からキャリアの
流入がおこる前にチャネル部５７が完全に空乏化し、完
全空乏化以後、さらにゲート電圧を加えてもゲート電圧
の増加分は、はとんど膜厚の厚い下部絶縁膜５２にかか
り、その結果半導体膜５８のチャネル部５７にかかる電
圧は半導体膜５８が充すコン電極として計算している。

第６図を見ると、シリコン半導体膜厚が約０．１μｍ以
下になるとしきい値電圧の減少が見られる。高い移動度
を得る為には、シリコン半導体膜厚ができるだけ薄い方
が良いが、シリコン膜の薄膜化によりしきい値電圧も減
少する。通常ｎチャネルＭＯＳトランジスタのしきい値
電圧は＋０．７Ｖ前後に設定されるが、第６図の結果で
は、不純物濃度を１　Ｘ　１０　ｌ７ｃｍ”とかなり高
くしているにもががわらずゲート酸化膜が３０ｎｍの時
のしきい値電圧は約０．３Ｖと低く、問題となる。ゲー
ト酸化膜厚を変えないでしきい値電圧を０．７Ｖ程度に
するためには、シリコン膜厚を厚くするが、不純物濃度
をさらに高くすればよいが、いずれも移動度を大きく低
下させる。本発明は、薄膜ｓｏＩトランジスタの特長の
一つである高移動度をあまりそこなわずに、薄膜ＳＯＩ
トランジスタのしきい値電圧を制御する構造を提供する
ものである。

課題を解決するための手段 本発明は、絶縁物上の半導体膜に形成されたとであり、
また、絶縁物上の半導体膜に形成された５０１ＭＯ３）
ランジスタにおいて、ソース近傍のチャネル部の不純物
濃度が、ソース近傍以外のチャネル部の不純物濃度に比
べ高くなっていることである。そして、本発明はゲート
電位の増加にともないチャネル部に電流が流れ出す前に
、ソース近傍に比べてソース近傍以外のチャネル部分の
半導体膜が完全に空乏化するものである。

作用 本発明において、ソース近傍以外のチャネル部の半導体
膜の膜厚より、ソース近傍のチャネル部の膜厚を厚くす
ることにより、ゲート電圧の上昇に伴い、ソース近傍以
外のチャネル部が完全に空乏化するゲート電圧でも、膜
厚の厚いソース近傍のチャネル部は完全には空乏化され
ない。したがってさらにゲート電圧を増加してもソース
近傍のチャネル部においては、ソース近傍以外のチャネ
ル部の電位に比べると電位上昇は小さくなる。

よって、しきい値電圧は、半導体膜が一様にドレインに
隣接する半導体膜厚の薄いチャネル部の膜しきい値電圧
を高くすることができる。

実施例 以下、図面に基づいて本発明について更に詳しく説明す
る。第１図（ａ）は、本発明の第１の実施例である８０
１ＭＯＳ）ランジスタの断面図、同（ｂ）は動作時の状
態を示すものである。基板１は例えばシリコン基板や石
英基板を用いる。シリコン基板に１層目の半導体素子が
形成されていてもよい。絶縁物２は例えばシリコン酸化
膜を用いる。半導体膜９には例えばシリコン単結晶膜を
用いる。

ゲート電極４には例えばｎ＋多結晶シリコン膜を用いる
。ソース５近傍のチャネル部８においては、ソース５近
傍以外のチャネル部７の部分より、半導体膜９は下方に
厚く形成する。半導体膜９の表面においては平坦な構造
とする。

以上のような構造のＳＯＩＭＯＳトランジスタは例えば
次のようにして作成される。

第３図において、第１図（ａ）の製造方法を説明すると
、まず（ａ）図で、絶縁物２に写真食刻法等を用にＳＯ
Ｉ層バルク不純物濃度合決定するイオン注入を行った後
、例えば、エネルギービームによるアニールで半導体膜
１０を単結晶化する。次にエッチバック法等で平坦化と
同時に半導体膜を薄膜化しＰ型車結晶シリコン薄膜９を
形成したのが第３図（ｂ）である。次に、ゲート絶縁膜
３および膜３を介してゲート電極４の一部が断差部に重
なるように形成したのが、第３図（Ｃ）である。第３図
（ｃ）以後は、通常のＭＯＳトランジスタプロセスによ
り、ＭＯＳトランジスタを形成する。すなわち、ゲート
電極４をマスクに不純物を選択的に膜中９中に導入して
、ｎ型ソース５．ドレイン６を形成する。

次にこのＳＯＩＭＯＳトランジスタの動作について説明
する。第１図（ａ）において、このＳＯＩトランジスタ
をｎチャネルトランジスタとすると、ゲート電極４に正
電圧を加えていくと半導体膜９はドレイン６近傍の半導
体膜厚の薄いチャネル部７では、０．１μｍ前後の厚さ
に薄膜化している９はドレイン６に隣接するチャネル部
７に比べて厚いためまだ完全には空乏化していない。し
たがって、さらにゲート電圧を加えていってもドレイン
６に隣接するチャネル部７ではゲート電圧増加分は下地
絶縁膜８にかかるため、半導体膜９のドレイン６に隣接
するチャネル部７の電位はほぼゲート電圧の上昇分がそ
のまま加わる。これに比して、半導体膜９のソース５近
傍のチャネル部８は完全に空乏化していないため、電位
上昇は小さい。ソース５からチャネル部８，７ヘキヤリ
アの流入がおこる。すなわち、このＭｏＳトランジスタ
がＯＮするのは、ソース５電位とソース５近傍のチャネ
ル部８の電位差が充分小さくなった時であるから、ソー
ス５近傍のチャネル部８の半導体膜厚を厚くすることに
より、チャネル部全体が薄い場合に比べて、しきい値電
圧を高くすることができる。このしきい値電圧の値は、
チャネル部の不純物濃度および、ソース５近傍チヤネル
部８の半導体膜厚によって制御される。

第２図（ａ）に本発明の第２の実施例であるＳＯＩＭＯ
５傍以外のチャネル部２７とで等しく全体に一様なこと
と、チャネル部の不純物濃度はソース２５近傍のチャネ
ル部２８において、ソース２５近傍以外のチャネル部２
７より高（している点である。

チャネル部において不純物元素は同一とする。

第２図（ａ）に示すような構成のＳＯＩＭＯＳトランジ
スタは例えば次のようにして形成される。

第４図において説明すると、まず絶縁物２２上にビーム
アニール法等を用いてＰ型シリコン半導体単結晶膜２９
を形成し、エッチバック法等で半導体膜を例えば厚さ０
．１μｍ程度に薄膜化したのが第４図（ａ）である。次
にフォトマスク工程とイオン注入法で、レジスト３０を
不純物３１を注入し、半導体膜２９の一部分にバルク不
純物濃度が高い領域を形成する（第４図（ｂ））。次に
ゲート絶縁膜２３を形成した後前記バルク不純物濃度が
高い領域に一部重なるようにゲート電極２４を形成した
のが、第４図（Ｃ）である。ゲート絶縁膜２３には、シ
リコン酸化膜を用い例えば膜厚３０ｎｍとする。これ以
後は通常のＭＯＳプロセスでトランジスタを形成する。

バルク不純物濃度の高い領域、すなわちソース近傍のチ
ャネル部２８の不純物濃度は例えばＩ　Ｘ　１０　”ｃ
＋ａ−３とする。ソース近傍以外のチャネル部の不純物
濃度は例えば、Ｉ　Ｘ　１０”ｃ＋ｗ−３とする。また
バルク不純物濃度が一部高い領域を形成するのに、ゲー
ト電極形成後、大角度傾斜イオン注入を用いても良い。

次にこのＭＯＳトランジスタの動作について説明する。

第２図（ａ）において、例えばチャネルＭＯＳトランジ
スタで説明すると、ゲートに正電圧をかけていくとこの
トランジスタのしきい値電圧より小さいある電圧でソー
ス２５近傍以外のチャネル部２７の半導体膜は完全に空
乏化する。この時、ソース２５近傍のチャネル部２８の
半導体膜２９は、不純物濃度を高くしであるので完全に
は空乏化しない。この時のＭＯＳ　トランジスタにおけ
る空乏層の拡がりを第２図（ｂ）に示す。したがって、
更にゲート電位を加えた時、ソース２５近傍のチャネル
部２８の電位上昇は、ソース２５近傍以外のチャネル部
２７より小さくなる。したがって、このＭＯＳトランジ
スタのしきい値電圧はソース２５近傍のチャネル部２８
の不純物濃度を高くしていない場合と比較して太き（な
る。したがってこのＳＯｒＭＯＳトランジスタのしきい
値電圧は、ゲート絶縁膜厚を一定とすると半導体膜２９
の膜厚とソース２５に隣接するチャネル部２８の不純物
濃度で制御することができる。

発明の効果 従来のｎ＋ゲート薄薄膜８ニ１ 導体膜の薄膜化により減少し実用的な値の０．７Ｖ程度
に制御するには、半導体膜の膜厚全体を厚くするあるい
は不純物濃度を高くする等で対処していたが、いずれも
、チャネル表面の垂直方向の電界を上昇を招き、移動度
を大幅に低下させた。

そこで本発明においては、半導体膜のソース近傍チャネ
ル部のみを厚（することにより、しきい値電圧を高くす
ることができる。この場合、ソース近傍チャネル部の表
面の垂直電界は高くなり、この部分のキャリアの移動度
は低下するが、ソース近傍以外のチャネル部の表面の垂
直電界は、変わらないためソース近傍チャネル部を抜け
たキャリアは高い移動度を保持するため、チャネル部全
体の半導体膜を厚くした場合に比べて高い移動度を実現
できる。また本発明は同様に半導体膜においてソース近
傍チャネル部のみ不純物濃度を高くすることにより、チ
ャネル部全体の不純物濃度を高くして、しきい値電圧を
制御する場合と比べて高い移動度を実現できる。また、
チャネル部全体の不純物濃度を高くした場合に問題とな
る。ドレインでの逆方向電圧耐圧の低下の心配も少ない
。

以上述べたように、本発明にかかる５０１ＭＯ５　トラ
ンジスタの構造は、移動度の低下を低く抑えつつ、しき
い値電圧が制御でき高性能半導体装置の実現に寄与する
ものである。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例の５ＯＩＨＯＳ　
トランジスタの断面図、第１図（ｂ）は第１の実施例の
ＳＯＩＭＯＳトランジスタにおいて、ドレイン近傍の膜
厚の薄いチャネル部分の半導体膜がゲート電位により完
全に空乏化した時の断面図、第２図（ａ）は本発明の第
２の実施例のＳＯｒＭＯＳｌ−ランジスタの断面図、第
２図（ｂ）は第２の実施例のＳＯＩＭＯＳトランジスタ
においてドレイン近傍の不純物濃度の低いチャネル部分
の半導体膜がゲート電位により完全に空乏化した時の断
面図、第３図は本発明の第１の実施例のＳＯ■ＭＯＳト
ランジスタの製造工程断面図、第４図は本発明の第２の
実施例のＳＯＩＭＯＳトランジスタの製造工程断面図、
第５図は従来の薄膜ＳＯＩＭＯＳトランジスタの断面図
、第６図はシリコン膜厚に対するＳ　ＯＩ　Ｍ　ＯＳ　
ｈランジスタのしきい値電圧の計算値を示す図である。 １．２１・・・・・・基板、２，２２・・・・・・絶縁
物、３゜２３・・・・・・ゲート絶縁膜、４．２４・・
・・・・ゲート電極、５．２５・・・・・・ソース、６
，２６・・・・・・ドレイン、７，２７・・・・・・チ
ャネル部、８，２８・・・・・・ソース近傍のチャネル
部。 特許出願人　工業技術院長　飯　塚　幸　三／暮斯 ｚノ基ダ （ｂ） 第 図 第４図 （ａ） ↓ ↓ ↓ ↓ ↓ ↓ ↓ １ヒ３ノ 窮 図 どｂ） 宵 図 シ２ブンＸＩ１．）ｇ （）ｔＭ）

Claims (2)

【特許請求の範囲】
1. （１）絶縁物上の平坦な表面を有する半導体膜にＭＯＳ
   トランジスタが形成され、チャネル領域の半導体膜厚が
   ソース近傍の一部において他の部分より下方に厚く、ゲ
   ート電位の増加にともないチャネル部分に電流が流れだ
   す前に、前記ソース近傍に比べて膜厚の薄い前記ソース
   近傍以外のチャネル部分の半導体膜が完全に空乏化する
   ことを特徴とするＭＯＳ型半導体装置。
2. （２）絶縁物上の膜厚が一様な半導体膜ＭＯＳトランジ
   スタが形成され、チャネル領域の半導体膜の不純物濃度
   がソース近傍の一部分において他の部分より高く形成さ
   れ、ゲート電位の増加にともないチャネル部分に電流が
   流れだす前に前記ソース近傍に比べて不純物濃度が低い
   ソース近傍以外のチャネル領域の半導体膜が完全に空乏
   化することを特徴とするＭＯＳ型半導体装置。